JP2017111848A - 半導体装置および半導体集積回路 - Google Patents

Abstract

【課題】電流源を制御するための制御電圧を高速に安定させることが可能な半導体装置を提供する。【解決手段】半導体装置は、電流源と、電流源を制御するための制御電圧を出力する制御電圧発生回路と、制御電圧発生回路と、電流源との間に設けられ、制御電圧のノイズを除去するためのフィルタ回路とを備える。フィルタ回路は、制御電圧発生回路と制御電圧を出力する出力ノードとの間に設けられた第１の抵抗素子と、出力ノードと第１の電圧との間に設けられた第１の容量素子と、第１の容量素子と並列に出力ノードと第１の電圧との間に接続された第２の容量素子と、第２の容量素子と出力ノードとの間に設けられた第１のスイッチ素子とを含む。第１のスイッチ素子の非導通時に第２の容量素子は、第１の電圧と第２の電圧との間に接続される。第１のスイッチ素子の導通時に第２の容量素子は、出力ノードを介して第１の容量素子と接続される。【選択図】図７

Description

本開示は、フィルタ回路を有する半導体装置および半導体集積回路に関する。

従来より、半導体集積回路に係り、フラッシュメモリ等の汎用メモリでは、低消費電力性と高速性とが強く要求されている。

一般的にフラッシュメモリ等では、低消費電力性を満たすために種々のモードが設けられており、例えば低消費電力モードを設けて電源回路を停止させる方式等が採用されている。

また、高速性を満たすために例えば、フラッシュメモリに内蔵されている電源回路から出力される電圧を高速に安定させることが求められている。

この点で、特開２００１−３１９４８８号公報においては、読出系回路の高速性を担保するためにバイアス回路から出力されるバイアス電圧を安定させる方式が提案されている。

特開２００１−３１９４８８号公報

一方で、半導体集積回路全体からのフィードバックノイズが当該バイアス回路から出力されるバイアス電圧に発生することが知られており、その対策として、バイアス回路等の電源回路にノイズを除去するフィルタ回路を設ける構成が取られている。

しかしながら、フィルタ回路を構成する容量成分の影響を受けて電源回路から出力される電圧レベルが所望の電圧レベルに安定するために時間がかかるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、半導体装置は、電流源と、電流源を制御するための制御電圧を出力する制御電圧発生回路と、制御電圧発生回路と、電流源との間に設けられ、制御電圧のノイズを除去するためのフィルタ回路とを備える。フィルタ回路は、制御電圧発生回路と制御電圧を出力する出力ノードとの間に設けられた第１の抵抗素子と、出力ノードと第１の電圧との間に設けられた第１の容量素子と、第１の容量素子と並列に出力ノードと第１の電圧との間に接続された第２の容量素子と、第２の容量素子と出力ノードとの間に設けられた第１のスイッチ素子とを含む。第１のスイッチ素子の非導通時に第２の容量素子は、第１の電圧と第２の電圧との間に接続される。第１のスイッチ素子の導通時に第２の容量素子は、出力ノードを介して第１の容量素子と接続される。

一実施例によれば、電流源を制御するための制御電圧を高速に安定させることが可能である。

実施形態に基づく半導体集積回路の全体構成の概略図である。 実施形態に基づくメモリモジュール８の構成を説明する図である。 実施形態に基づくメモリモジュール８のモードの遷移を説明する図である。 実施形態に基づくメモリモジュール８のスタンバイモードおよびリードスタンバイモードの遷移について説明する図である。 実施形態に基づくデータ読出について説明する図である。 実施形態に基づく電源回路２４の構成の一部を説明する図である。 実施形態に基づくチャージシェア付きフィルタ回路５５の構成を説明する図である。 比較例となる電源回路の構成の一部を説明する図である。 実施形態に基づく活性化信号ＥＡＭＰに従う制御電圧生成回路の制御電圧の生成について説明する図である。 電源回路２４における起動時間と消費電流との関係を説明する図である。

実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

＜Ａ．全体構成＞
図１は、実施形態に基づく半導体集積回路の全体構成の概略図である。

図１に示されるように、本例においては、半導体集積回路１の一例として、データプロセッサもしくはマイクロプロセッサ等とも称されるシングルチップのマイクロコンピュータについて説明する。マイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンのような１個の半導体基板（チップ）に形成される。

半導体集積回路１は、フラッシュメモリを有するメモリモジュールを内蔵している。
半導体集積回路１は、内部バス２と、ＣＰＵ（Central Processing Unit）３と、ＲＡＭ（Random Access Memory）４と、バスコントローラ５と、発振器６と、分周回路７と、メモリモジュール８と、電源回路９と、入出力ポート（Ｉ／Ｏ）１０と、周辺回路１１とを含む。

周辺回路１１は、ＡＤコンバータやタイマカウンタ等を含む。
内部バス２は、アドレスバス、データバス及びコントロールバスを含む。

内部バス２を介して各回路モジュールが接続されており、データの授受が実行される。
ＣＰＵ３は、半導体集積回路１全体を制御する。ＣＰＵ３は命令制御部と実行部とを含み、フェッチした命令を解読して解読結果に従って実行部で演算処理を実行する。

ＲＡＭ４は、ＣＰＵ２のワーク領域等に用いられる。
バスコントローラ５は、内部バス２の調停制御を実行し、内部バス２を用いたデータの授受を制御する。具体的には、バスコントローラ５は、ＣＰＵ３からのアクセス要求に応答してそのアクセス対象アドレスに応じたアクセスサイクル数、ウェイトステート数、バス幅等の調停制御を実行する。

発振器６は、クロック信号を生成する。発振器６は、分周回路７と接続されてクロック信号を分周して各種回路を制御するための動作基準クロック信号やその他の内部クロック信号等を生成して出力する。

メモリモジュール８は、一例としてフラッシュメモリを有し、ＣＰＵ３の動作プログラムあるいはデータ等を格納する。

電源回路９は、各種各回路モジュールの電圧を生成する。
ＣＰＵ３は、メモリモジュール８に対する消去及び書き込み制御を実行する。

デバイステスト又は製造段階では外部の書込装置（図示せず）が入出力ポート１０介してメモリモジュール８に対して直接消去及び書き込み制御を実行するようにしても良い。

電源投入後、リセット信号のローレベル期間に半導体集積回路１の内部が初期化される。リセット信号のハイレベルによりリセットが解除されると、ＣＰＵ３はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。

図２は、実施形態に基づくメモリモジュール８の構成を説明する図である。
図２に示されるように、メモリモジュール８は、入出力回路２１と、制御回路２２と、アドレスバッファ２３と、電源回路２４と、プリデコーダ２５と、行デコーダ・ドライバ２６と、書き込みラッチ２７と、センスアンプ回路２８と、列デコーダ２９と、メモリアレイ３０と、ソースデコーダ・ドライバ３１と、電流源３２とを含む。

メモリアレイ３０は、行列状に配置された複数のフラッシュメモリを含む。
入出力回路２１は、外部の内部バス２と接続され、データやコマンドを送受信する。

制御回路２２は、メモリモジュール８内の各回路を制御する。
アドレスバッファ２３は、外部の内部バス２と接続され、メモリアレイ３０へアクセスするためのアドレスを保持する。

電源回路２４は、メモリモジュール８内の各回路へ必要な電圧を供給する。具体的には、電源回路２４は、書き込みおよび消去用の電圧を生成するとともに電流源３２を駆動するための制御電圧を生成する。

プリデコーダ２５は、メモリアレイ３０へアクセスするためのアドレスをプリデコードする。

行デコーダ・ドライバ２６は、アドレスバッファ２３からの行アドレスＸをデコードしてワード線を駆動する。

書き込みラッチ２７は、電流源３２と接続されメモリアレイ３０への書き込みデータを保持する。

センスアンプ回路２８は、データ読出においてメモリアレイ３０から読み出された信号を増幅して読出データとして出力する。

列デコーダ２９は、アドレスバッファ２３からの列アドレスＹをデコードしてビット線等を選択する。

ソースデコーダ・ドライバ３１は、ソース線を駆動する。
図３は、実施形態に基づくメモリモジュール８のモードの遷移を説明する図である。

図３に示されるように、ここでは、スタンバイモードからリードスタンバイモードに遷移して、リードスタンバイモードからリードモードあるいは書込／消去モードに遷移する場合が示されている。

スタンバイモードは、低消費電力モードであり、メモリモジュール８の内部の電源回路２４および電流源３２は、非活性化状態に設定される。一例として、ＣＰＵ３から入力されるスタンバイ信号ＳＴＢＹＰ（「Ｌ」レベル）の入力に従って低消費電力モードからの復帰動作が実行される。本例においては、スタンバイモードからリードスタンバイモードに遷移する。これに伴い、メモリモジュール８の内部の電源回路２４および電流源３２が活性化状態に設定される。

そして、リードスタンバイモードからリードモードに遷移してデータ読出が実行される。

一方、ＣＰＵ３から入力されるスタンバイ信号ＳＴＢＹＰ（「Ｈ」レベル）の入力に従ってリードスタンバイモードから低消費電力モードであるスタンバイモードに遷移する。

図４は、実施形態に基づくメモリモジュール８のスタンバイモードおよびリードスタンバイモードの遷移について説明する図である。

図４に示されるように、ＣＰＵ３から入力されるスタンバイ信号ＳＴＢＹＰに従ってメモリモジュール８のモードが遷移する場合が示されている。具体的には、スタンバイ信号ＳＴＢＹＰが「Ｌ」レベルの場合にリードスタンバイモードに設定されている場合が示されている。時刻Ｔ１において、スタンバイ信号ＳＴＢＹＰが「Ｈ」レベルに遷移するのに伴い、リードスタンバイモードからスタンバイモードに遷移する。

次に、時刻Ｔ２において、スタンバイ信号ＳＴＢＹＰが「Ｌ」レベルに遷移するのに伴い、スタンバイモードからリードスタンバイモードに遷移する。

一方で、スタンバイモードからリードスタンバイモードに遷移する場合にメモリモジュール８の内部の電源回路２４および電流源３２が活性化状態に設定されるため当該電源回路２４からの電圧および電流源３２からの電流が安定するまで所定の待機状態を設けている。本例においては、待機時間ｔＷ＝Ｐμｓ待機した後、時刻Ｔ３において、リードスタンバイモードに遷移する。

図５は、実施形態に基づくデータ読出について説明する図である。
図５に示されるように、リードスタンバイモードにおいて、ＣＰＵ３からのメモリモジュール８のデータ読出命令に含まれるチップイネーブル信号ＣＥに従ってリードモードに遷移する。

一例として、時刻Ｔ４において、チップイネーブル信号ＣＥが「Ｌ」レベルに従って、リードスタンバイモードからリードモードに遷移する。

そして、メモリモジュール８は、分周回路７により生成された内部クロック信号ＣＬＫに同期して動作する。

内部クロック信号ＣＬＫの「Ｌ」レベルから「Ｈ」レベルの立ち上がりに従って、外部から入力される外部アドレス信号ＡＤがメモリモジュール８のアドレスバッファ２３にラッチされる。

ラッチされた外部アドレス信号ＡＤは、ＸアドレスおよびＹアドレスとしてプリデコーダ２５および列デコーダ２９にそれぞれ出力される。そして、プリデコーダ２５でプリデコードされた信号は、行デコーダ・ドライバ２６に入力される。そして、行デコーダ・ドライバ２６は、Ｘアドレスに基づいて行選択を実行する。また、列デコーダ２９は、Ｙアドレスをデコードして列選択を実行する。これによりメモリアレイ３０における指定されたメモリセルがアクセスされ、当該メモリセルからのデータ読出が実行される。

そして、読出された読出データＤＯＵＴは、入出力回路２１を介して内部バス２に出力される。

本例においては、リードモードにおいて、外部アドレス信号ＡＤの入力に従って、２回のデータ読出が実行された場合が示されている。

そして、時刻Ｔ５において、チップイネーブル信号ＣＥが「Ｈ」レベルに従って、リードモードからリードスタンバイモードに遷移する。

図６は、実施形態に基づく電源回路２４の構成の一部を説明する図である。
図６を参照して、電源回路２４は、制御電圧発生回路と、チャージシェア付きフィルタ回路５５とを含む。

チャージシェア付きフィルタ回路５５は、制御電圧発生回路と電流源３２との間に設けられ、制御電圧のノイズを除去する。本例においては、抵抗素子と容量素子とで構成されるローパスフィルタ回路が設けられる。フィルタ回路の遮断周波数は、抵抗素子の抵抗成分と容量素子の容量成分とに基づき設定される。

また、チャージシェア付きフィルタ回路５５は、後述するがチャージシェア可能な回路が設けられている。チャージシェア可能な回路は、活性化信号ＥＡＭＰに従って動作する。

制御電圧発生回路は、電流源を制御するための制御電圧を出力する。
制御電圧発生回路は、オペアンプ（ＡＭＰ）５０と、ＰチャネルＭＯＳトランジスタＭＯＳ１と、抵抗素子Ｒ１，Ｒ２とを含む。

ＰチャネルＭＯＳトランジスタＭＯＳ１は、ソースが電源電圧ＶＣＣと接続され、ドレインは抵抗素子Ｒ１と接続される。ＰチャネルＭＯＳトランジスタＭＯＳ１のゲートは、ＡＭＰ５０の出力信号を受ける。

ＡＭＰ５０は、活性化信号ＥＡＭＰに従って活性化される。本例においては、活性化信号ＥＡＭＰ（「Ｈ」レベル）に従って、ＡＭＰ５０は活性化され、活性化信号（「Ｌ」レベル）に従って、ＡＭＰ５０は非活性化される。

スタンバイモードにおいては、活性化信号ＥＡＭＰは、「Ｌ」レベルに設定される。リードスタンバイモードにおいて、活性化信号ＥＡＭＰは、「Ｈ」レベルに設定される。

抵抗素子Ｒ１，Ｒ２の接続ノードは、ＡＭＰ５０にフィードバックされて入力端子の一方と接続される。

ＡＭＰ５０の他方の入力端子は、基準電圧Ｖｒｅｆの入力を受ける。
ＡＭＰ５０は、抵抗素子Ｒ１，Ｒ２の接続ノードの電圧が基準電圧Ｖｒｅｆと同電位となるようにＰチャネルＭＯＳトランジスタＭＯＳ１に出力する電圧を調整する。

チャージシェア付きフィルタ回路５５は、ＡＭＰ５０の出力と接続され、ＡＭＰ５０から出力される制御電圧のノイズ成分を除去して電流源３２に出力する。

電流源３２は、ＡＭＰ５０から出力される制御電圧を受けて、抵抗素子Ｒ１，Ｒ２に流れる電流と同じ電流が流れるように調整される。

図７は、実施形態に基づくチャージシェア付きフィルタ回路５５の構成を説明する図である。

図７を参照して、チャージシェア付きフィルタ回路５５は、抵抗素子Ｒと、容量素子Ｃ１，Ｃ２と、スイッチ素子ＳＷ１，ＳＷ２とを含む。容量素子Ｃ１，Ｃ２とスイッチ素子ＳＷ１，ＳＷ２とはチャージシェア回路を構成する。

スイッチ素子ＳＷ１は、トランスファーゲートで構成される。具体的には、スイッチ素子ＳＷ１は、互いに並列に接続されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトランジスタのゲートには、活性化信号ＥＡＭＰが入力される。また、ＰチャネルＭＯＳトランジスタのゲートには、活性化信号ＥＡＭＰの反転信号／ＥＡＭＰが入力される。スイッチ素子ＳＷ２は、ＮチャネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトランジスタのゲートには、活性化信号／ＥＡＭＰが入力される。

抵抗素子Ｒは、制御電圧発生回路と出力ノードＮ１との間に設けられる。
容量素子Ｃ１は、出力ノードＮ１と電源電圧ＶＣＣとの間に設けられる。

容量素子Ｃ２は、容量素子Ｃ１と並列にスイッチ素子ＳＷ１を介して出力ノードＮ１と電源電圧ＶＣＣとの間に接続される。

容量素子Ｃ２は、電源電圧ＶＣＣと内部ノードＮ２との間に接続される。
スイッチ素子ＳＷ１は、出力ノードＮ１と内部ノードＮ２との間に設けられ、活性化信号ＥＡＮＰに従って導通／非導通状態（ＯＮ／ＯＦＦ）に設定される。

スイッチ素子ＳＷ２は、内部ノードＮ２と接地電圧ＶＳＳとの間に設けられ、活性化信号ＥＡＭＰの反転信号／ＥＡＭＰに従って導通／非導通状態（ＯＮ／ＯＦＦ）に設定される。

スイッチ素子ＳＷ２は、活性化信号ＥＡＭＰの反転信号／ＥＡＭＰに従ってスイッチ素子ＳＷ１と相補的に動作する。スイッチ素子ＳＷ１が導通状態の場合には、スイッチ素子ＳＷ２は、非導通状態であり、スイッチ素子ＳＷ１が非導通状態の場合には、スイッチ素子ＳＷ２は、導通状態である。

スタンバイモードにおいては、活性化信号ＥＡＭＰは「Ｌ」レベルに設定される。この場合は、ＡＭＰ５０の出力は「Ｈ」レベルに設定されるためＰチャネルＭＯＳトランジスタＭＯＳ１は、非導通状態となる。これに伴い、抵抗素子Ｒ１，Ｒ２への電流は遮断される。

チャージシェア付きフィルタ回路５５について説明すると、活性化信号ＥＡＭＰ（「Ｌ」レベル）にしたがって、スイッチ素子ＳＷ１は非導通状態、スイッチ素子ＳＷ２は導通状態となる。これに伴い、容量素子Ｃ１は、電源電圧ＶＣＣに充電されている。

一方、スイッチ素子ＳＷ２は導通状態であるため容量素子Ｃ２は、接地電圧ＶＳＳと接続され、接地電圧ＶＳＳに充電されている。

次に、リードスタンバイモードにおいては、活性化信号ＥＡＭＰは「Ｈ」レベルに設定される。この場合は、ＡＭＰ５０が活性化されて、抵抗素子Ｒ１，Ｒ２の接続ノードの電圧が基準電圧Ｖｒｅｆと同電位となるようにＰチャネルＭＯＳトランジスタＭＯＳ１に出力する電圧を調整する。

これとともに、活性化信号ＥＡＭＰ（「Ｈ」レベル）にしたがって、スイッチ素子ＳＷ１は導通状態、スイッチ素子ＳＷ２は非導通状態となる。これによりチャージシェア回路の動作が開始する。容量素子Ｃ１とＣ２とが接続されることにより、容量素子Ｃ１の電源電圧ＶＣＣに充電されている電荷は、スイッチ素子ＳＷ１を介して接地電圧ＶＳＳに充電された容量素子Ｃ２にチャージシェアされて充電される。

出力ノードＮ１の電圧と内部ノードＮ２の電圧が同電位となった後、抵抗素子Ｒ１，Ｒ２の接続ノードの電圧が基準電圧Ｖｒｅｆと同電位となるようにＡＭＰ５０が出力する制御電圧が調整されて、出力ノードＮ１を介して電流源３２に当該制御電圧が出力される。

図８は、比較例となる電源回路の構成の一部を説明する図である。
図８を参照して、当該電源回路は、図６の構成と比較して、フィルタ回路の構成が異なる。本例においては、チャージシェア付きフィルタ回路５５の代わりに通常のローパスフィルタ回路であるフィルタ回路５１が設けられている場合が示されている。フィルタ回路５１は、チャージシェア回路を有さない構成である。

図９は、実施形態に基づく活性化信号ＥＡＭＰに従う制御電圧生成回路の制御電圧の生成について説明する図である。

図９に示されるように、活性化信号ＥＡＭＰの「Ｌ」レベルから「Ｈ」レベルの立ち上がりに応答してＡＭＰ５０が活性化されるとともに、チャージシェア回路が動作を開始する。これに伴い、出力ノードＮ１と内部ノードＮ２とは電気的に接続され、電源電圧ＶＣＣと接地電圧ＶＳＳとの間の中間電位に設定される。容量素子Ｃ１と容量素子Ｃ２との電荷が等しくなった後、抵抗素子Ｒ１，Ｒ２の接続ノードの電圧が基準電圧Ｖｒｅｆと同電位となるようにＡＭＰ５０が出力する制御電圧が調整される。そして、制御電圧は、目標電圧に調整される。

一方で、図９に示されるように、比較回路においても活性化信号ＥＡＭＰの「Ｌ」レベルから「Ｈ」レベルの立ち上がりに応答してＡＭＰ５０が活性化されるが、制御電圧は、フィルタ回路５１の容量成分により電源電圧ＶＣＣから緩やかに目標電圧へと調整される。

したがって、実施形態に基づくチャージシェア付きフィルタ回路５５を設けることにより高速に目標電圧に制御電圧を調整することが可能である。これにより、図４で説明した待機時間ｔＷを大幅に短縮することが可能となりスタンバイモードからリードスタンバイモードに高速に遷移させることが可能である。

図１０は、電源回路２４における起動時間と消費電流との関係を説明する図である。
図１０に示されるように、起動時間と消費電流との関係として起動時間を早くするためには消費電流を大きくする必要がある。すなわち、消費電流を増加させるためにＡＭＰ５０の動作電圧を高くする必要がある。

本実施形態に基づくチャージシェア付きフィルタ回路５５は、チャージシェア回路による電荷の移動により電位を調整するため消費電流を増加させることなく制御電圧を目標電圧に高速に調整することが可能である。

また、容量素子Ｃ１，Ｃ２は、スイッチ素子ＳＷ１が導通している場合には、ローパスフィルタ回路として機能する。容量素子Ｃ１，Ｃ２と抵抗素子Ｒに基づいてフィルタ回路の遮断周波数が設定される。したがって、比較回路のフィルタ回路５１と比較した場合に余分な容量素子を設ける必要が無く、スイッチ素子ＳＷ１，ＳＷ２のみを追加した構成であり回路面積の拡大を抑制することが可能である。

なお、本例において、スイッチ素子ＳＷ１は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタをともに含む構成であるがいずれか一方の構成とすることも可能である。

また、本例においては、ローパスフィルタ回路の構成として容量素子Ｃ１，Ｃ２は、電源電圧ＶＣＣと接続される構成について説明したが、ハイパスフィルタ回路等の場合には、接地電圧ＶＳＳと接続される構成とすることも可能である。

また、本例においては、スタンバイモードからリードスタンバイモードへの遷移において高速起動が可能な方式について説明したが、当該モード遷移に限られず、例えば、スタンバイモードからリードモードあるいは書込／消去モードに遷移するような場合にも同様に適用可能である。

また、本例においては、メモリモジュール８で用いる電源回路の構成について説明したが、特にメモリモジュール８に限られず他の半導体装置の電源回路においても同様に適用可能である。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 半導体集積回路、２ 内部バス、４ ＲＡＭ、５ バスコントローラ、６ 発振器、７ 分周回路、８ メモリモジュール、９，２４ 電源回路、１０ 入出力ポート、１１ 周辺回路、３０ メモリアレイ、２１ 入出力回路、２２ 制御回路、２３ アドレスバッファ、２５ プリデコーダ、２６ 行デコーダ・ドライバ、２７ 書き込みラッチ、２８ センスアンプ回路、２９ 列デコーダ、３１ ソースデコーダ・ドライバ、３２ 電流源、５１ フィルタ回路、５５ チャージシェア付きフィルタ回路。

Claims (10)

1. 電流源と、
   前記電流源を制御するための制御電圧を出力する制御電圧発生回路と、
   前記制御電圧発生回路と、前記電流源との間に設けられ、前記制御電圧のノイズを除去するためのフィルタ回路とを備え、
   前記フィルタ回路は、
   前記制御電圧発生回路と前記制御電圧を出力する出力ノードとの間に設けられた第１の抵抗素子と、
   前記出力ノードと第１の電圧との間に設けられた第１の容量素子と、
   前記第１の容量素子と並列に前記出力ノードと前記第１の電圧との間に接続された第２の容量素子と、
   前記第２の容量素子と前記出力ノードとの間に設けられた第１のスイッチ素子とを含み、
   前記第１のスイッチ素子の非導通時に前記第２の容量素子は、前記第１の電圧と第２の電圧との間に接続され、
   前記第１のスイッチ素子の導通時に前記第２の容量素子は、前記出力ノードを介して前記第１の容量素子と接続される、半導体装置。
2. 前記フィルタ回路は、前記第２の容量素子と前記第１のスイッチ素子との間の内部ノードと、前記第２の電圧との間に設けられ、前記第１のスイッチ素子と相補的に動作する第２のスイッチ素子をさらに含む、請求項１記載の半導体装置。
3. 前記フィルタ回路の遮断周波数は、前記第１のスイッチ素子の導通時に前記第１の抵抗素子の抵抗成分と前記第１および第２の容量素子の容量成分とに基づき設定される、請求項１または２記載の半導体装置。
4. 前記制御電圧発生回路は、
   前記第１の電圧とソースが接続されたトランジスタと、
   前記トランジスタのドレインと前記第２の電圧との間に設けられた第２の抵抗素子と、
   前記トランジスタと前記第２の抵抗素子との間の接続ノードの電圧と、基準電圧との入力に基づいて前記トランジスタのゲートに対して前記制御電圧を出力するオペアンプとを含む、請求項２に記載の半導体装置。
5. 前記オペアンプは、活性化信号に従って活性化され、
   前記第１および第２のスイッチ素子は、前記活性化信号の入力を受ける、請求項４記載の半導体装置。
6. 前記第１および第２のスイッチ素子は、ＭＯＳトランジスタで構成される、請求項２記載の半導体装置。
7. 電流源と、
   前記電流源を制御するための制御電圧を出力する制御電圧発生回路と、
   前記制御電圧発生回路と、前記電流源との間に設けられ、前記制御電圧のノイズを除去するためのフィルタ回路とを備え、
   前記フィルタ回路は、
   前記制御電圧発生回路と前記制御電圧を出力する出力ノードとの間に設けられた抵抗素子と、
   前記出力ノードと第１の電圧との間に設けられた第１の容量素子と、
   前記第１の容量素子と並列に前記出力ノードと前記第１の電圧との間に接続された第２の容量素子と、
   前記第２の容量素子と前記出力ノードとの間に設けられた第１のスイッチ素子と、
   前記第２の容量素子と前記第１のスイッチ素子との間の内部ノードと、前記第２の電圧との間に設けられ、前記第１のスイッチ素子と相補的に動作する第２のスイッチ素子とを含む、半導体装置。
8. 前記制御電圧発生回路は、
   前記第１の電圧とソースが接続されたトランジスタと、
   前記トランジスタのドレインと前記第２の電圧との間に設けられた第２の抵抗素子と、
   前記トランジスタと前記第２の抵抗素子との間の接続ノードの電圧と、基準電圧との入力に基づいて前記トランジスタのゲートに対して前記制御電圧を出力するオペアンプとを含む、請求項７記載の半導体装置。
9. メモリモジュールと、
   前記メモリモジュールを制御するコントローラとを備え、
   電源回路を含むメモリモジュールは、
   前記電源回路は、
   電流源を制御するための制御電圧を出力する制御電圧発生回路と、
   前記制御電圧発生回路と、前記電流源との間に設けられ、前記制御電圧のノイズを除去するためのフィルタ回路とを含み、
   前記フィルタ回路は、
   前記制御電圧発生回路と前記制御電圧を出力する出力ノードとの間に設けられた第１の抵抗素子と、
   前記出力ノードと第１の電圧との間に設けられた第１の容量素子と、
   前記第１の容量素子と並列に前記出力ノードと前記第１の電圧との間に接続された第２の容量素子と、
   前記第２の容量素子と前記出力ノードとの間に設けられた第１のスイッチ素子とを有し、
   前記第１のスイッチ素子は、低消費電力モードにおいて非導通状態に設定され、前記低消費電力モードからの復帰時に導通状態に設定され、
   前記第２の容量素子は、前記低消費電力モードにおいて、前記第１の電圧と第２の電圧との間に接続され、前記低消費電力モードからの復帰時に前記出力ノードを介して前記第１の容量素子と接続される、半導体集積回路。
10. 前記コントローラは、前記メモリモジュールを前記低消費電力モードからリードスタンバイモードに移行するように指示する、請求項９記載の半導体集積回路。

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