JP2017092451A - Ｃｍｏｓ駆動回路との間における磁気メモリ統合の実装 - Google Patents

Ｃｍｏｓ駆動回路との間における磁気メモリ統合の実装 Download PDF

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Abstract

【課題】半導体ドライブ（ＳＳＤ）において使用される相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と磁気メモリとの統合方法を提供する。【解決手段】相補型金属酸化物半導体（ＣＭＯＳ）ウエハ１４０２を形成し、磁気メモリセルアレイを含むウエハ１４１４を形成し、相補型金属酸化物半導体（ＣＭＯＳ）ウエハ１４０２の上部において磁気メモリセルアレイを含むウエハ１４１４を接合して、磁気メモリチップを形成する。【選択図】図１４Ｃ

Description

関連出願
第 号という連番を有すると共に「ＩＭＰＬＥＭＥＮＴＩＮＧ ＥＮＨＡＮＣＥＤ ＭＡＧＮＥＴＩＣ ＭＥＭＯＲＹ ＣＥＬＬ」（Ｈ２０１４１１６４ＵＳ１）という名称を有する本譲受人及び発明者による関連出願が本出願と同日付けで出願されている。
第 号という連番を有すると共に「ＩＭＰＬＥＭＥＮＴＩＮＧ ＭＡＧＮＥＴＩＣ ＭＥＭＯＲＹ ＰＩＬＬＡＲ ＤＥＳＩＧＮ」（Ｈ２０１４１１６５ＵＳ１）という名称を有する本譲受人及び発明者による関連出願が本出願と同日付けで出願されている。
第 号という出願番号を有すると共に「ＩＭＰＬＥＭＥＮＴＩＮＧ ３Ｄ ＳＣＡＬＡＢＬＥ ＭＡＧＮＥＴＩＣ ＭＥＭＯＲＹ」（Ｈ２０１４１１６６ＵＳ１）という名称を有する本譲受人及び発明者による関連出願が本出願と同一の日付で出願されている。
第 号という連番を有すると共に「ＩＭＰＬＥＭＥＮＴＩＮＧ ＤＥＰＯＳＩＴＩＯＮ ＧＲＯＷＴＨ ＭＥＴＨＯＤ ＦＯＲ ＭＡＧＮＥＴＩＣ ＭＥＭＯＲＹ」（Ｈ２０１４１１６８ＵＳ１）という名称を有する本譲受人及び発明者による関連出願が本出願と同日付けで出願されている。
第 号という出願番号を有すると共に「ＩＭＰＬＥＭＥＮＴＩＮＧ ＳＥＧＲＥＧＡＴＥＤ ＭＥＤＩＡ ＢＡＳＥＤ ＭＡＧＮＥＴＩＣ ＭＥＭＯＲＹ」（Ｈ２０１４１１６９ＵＳ１）という名称を有する本譲受人及び発明者による関連出願が本出願と同一の日付で出願されている。
本発明は、一般に、データストレージの分野に関し、且つ、更に詳しくは、相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリと、半導体ドライブ（ＳＳＤ）において使用される相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリを実装する方法と、に関する。
通常、ＮＡＮＤフラッシュメモリは、半導体ドライブ（ＳＳＤ）内において使用される半導体不揮発性メモリである。いくつかの代替不揮発性メモリ技術が提案されている。大きな注目を集めると共にいずれも新生技術と見なされている代替技術のうちの２つが、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）と抵抗変化ＲＡＭである。
現時点において利用可能である半導体不揮発性メモリ技術の１つの欠点は、プログラミング／消去サイクルの低い耐久限度である。又、いくつかの既知の半導体不揮発性メモリ技術においては、保持とプログラミングするための電力の間におけるトレードオフも存在しており、且つ、信頼性の依存性を通じたプログラミングするための電力と耐久性の間におけるトレードオフも存在している。
半導体ドライブ（ＳＳＤ）において使用される相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリを実装する有効なメカニズムに対するニーズが存在している。
好適な実施形態の態様は、相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリと、半導体ドライブ（ＳＳＤ）において使用される相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリを実装する方法と、を提供するというものである。好適な実施形態のその他の重要な態様は、実質的に悪影響を伴なうことなしに、相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合されたこの種の磁気メモリ及び方法を提供し、且つ、従来技術の構成の欠点のいくつかを克服するというものである。
要すれば、相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリと、半導体ドライブ（ＳＳＤ）において使用される相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリを実装する方法と、が提供される。相補型金属酸化物半導体（ＣＭＯＳ）ウエハが提供され、且つ、磁気メモリがＣＭＯＳウエアの上部において形成され、これにより、機能する磁気メモリチップが提供される。
上述の且つその他の目的及び利点と共に、本発明については、図面に示されている本発明の好適な実施形態に関する以下の詳細な説明を参照することにより、十分に理解することができる。
好適な実施形態による電気的に等価な磁気メモリセルの垂直方向チャネル構造及び水平方向チャネル構造をそれぞれ示す。 好適な実施形態による電気的に等価な磁気メモリセルの垂直方向チャネル構造及び水平方向チャネル構造をそれぞれ示す。 好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセルの上向き磁化及び下向き磁化をプログラミングするステップをそれぞれ示す。 好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセルの上向き磁化及び下向き磁化をプログラミングするステップをそれぞれ示す。 好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセルの上向き磁化低抵抗値状態読出し動作及び下向き磁化高抵抗値状態読出し動作をプログラミングするステップをそれぞれ示す。 好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセルの上向き磁化低抵抗値状態読出し動作及び下向き磁化高抵抗値状態読出し動作をプログラミングするステップをそれぞれ示す。 好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセルの上向き磁化高抵抗値状態高コントラスト読出し動作及び下向き磁化低抵抗値状態読出し動作をプログラミングするステップをそれぞれ示す。 好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセルの上向き磁化高抵抗値状態高コントラスト読出し動作及び下向き磁化低抵抗値状態読出し動作をプログラミングするステップをそれぞれ示す。 好適な実施形態による複数のワードラインを有する電気的に等価な磁気メモリセルの垂直方向チャネル構造及び水平方向チャネル構造をそれぞれ示す。 好適な実施形態による複数のワードラインを有する電気的に等価な磁気メモリセルの垂直方向チャネル構造及び水平方向チャネル構造をそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの上向き磁化及び下向き磁化をプログラミングするステップをそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの上向き磁化及び下向き磁化をプログラミングするステップをそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの上向き磁化低抵抗値状態及び下向き磁化高抵抗値状態をプログラミングするステップをそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの上向き磁化低抵抗値状態及び下向き磁化高抵抗値状態をプログラミングするステップをそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリの上向き磁化高抵抗値状態及び下向き磁化低抵抗値状態をプログラミングするステップをそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリの上向き磁化高抵抗値状態及び下向き磁化低抵抗値状態をプログラミングするステップをそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの磁気メモリセルの使用法の垂直方向一次元（１Ｄ）アレイ実施形態を構築するための垂直方向軸を中心とした回転の使用をそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの磁気メモリセルの使用法の垂直方向一次元（１Ｄ）アレイ実施形態を構築するための垂直方向軸を中心とした回転の使用をそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの磁気メモリセルの使用法の垂直方向一次元（１Ｄ）アレイ実施形態を構築するための垂直方向軸を中心とした回転の使用をそれぞれ示す。 好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルの磁気メモリセルの使用法の垂直方向三次元（３Ｄ）アレイ実施形態を構築するための拡張された二次元（２Ｄ）プレーンを示す。 好適な実施形態による層間誘電体（ＩＤＬ）積層体を使用した磁気メモリセルの磁気メモリ三次元（３Ｄ）アレイ実施形態をそれぞれ示す。 好適な実施形態による層間誘電体（ＩＤＬ）積層体を使用した磁気メモリセルの磁気メモリ三次元（３Ｄ）アレイ実施形態をそれぞれ示す。 好適な実施形態による１接点／ワードラインを生成するための個々の例示用のステップを示す磁気メモリセルの三次元（３Ｄ）アレイ実施形態を示す。 好適な実施形態による１接点／ワードラインを生成するための個々の例示用のステップを示す磁気メモリセルの三次元（３Ｄ）アレイ実施形態を示す。 好適な実施形態による１接点／ワードラインを生成するための個々の例示用のステップを示す磁気メモリセルの三次元（３Ｄ）アレイ実施形態を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上への磁気メモリセルの三次元（３Ｄ）構成実施形態の統合のための個々の例示用の経路を示す。 好適な実施形態による相補型金属酸化物半導体（ＣＯＭＳ）ウエハ上において磁気メモリセルを成長させるための例示用のステップを示す。 好適な実施形態による相補型金属酸化物半導体（ＣＯＭＳ）ウエハ上において磁気メモリセルを成長させるための例示用のステップを示す。 好適な実施形態による相補型金属酸化物半導体（ＣＯＭＳ）ウエハ上において磁気メモリセルを成長させるための例示用のステップを示す。 好適な実施形態による相補型金属酸化物半導体（ＣＯＭＳ）ウエハ上において磁気メモリセルを成長させるための例示用のステップを示す。 好適な実施形態による相補型金属酸化物半導体（ＣＯＭＳ）ウエハ上において磁気メモリセルを成長させるための例示用のステップを示す。 好適な実施形態による例示用の隔離された媒体に基づいたサイロ磁気媒体を示す。 好適な実施形態による例示用の隔離された媒体に基づいたサイロ磁気媒体を示す。 好適な実施形態によるメモリセルの垂直方向ピラーチャネル磁気メモリの例示用の詳細側面図を示す。 好適な実施形態によるメモリセルの垂直方向ピラーチャネル磁気メモリの例示用の詳細側面図を示す。 好適な実施形態による図１７Ａ及び図１７Ｂの垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の相互変化磁化変形を示す。 好適な実施形態による図１７Ａ及び図１７Ｂの垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の相互変化磁化変形を示す。 好適な実施形態による図１７Ａ及び図１７Ｂの垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の相互変化磁化変形を示す。 好適な実施形態による図１７Ａ及び図１７Ｂの垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の相互変化磁化変形を示す。 好適な実施形態による図１７Ａ及び図１７Ｂの垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の相互変化磁化変形を示す。 好適な実施形態によるメモリセルの垂直方向ピラーチャネル磁気メモリの例示用の詳細平面図を示す。 好適な実施形態による図２１及び図２２の垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の交互変化磁化変形を示す。 好適な実施形態による図２１及び図２２の垂直方向ピラーチャネル磁気メモリのバイアスされた要素の例示用の交互変化磁化変形を示す。 好適な実施形態によるメモリセルの垂直方向ピラーチャネル磁気メモリの層Ｍ１内における隔離された媒体の例示用の詳細平面図を示す。 好適な実施形態によるメモリセルの垂直方向ピラーチャネル磁気メモリの層Ｍ１内における隔離された媒体の例示用の詳細平面図を示す。
本発明の実施形態の以下の詳細な説明においては、添付図面が参照されており、これらの添付図面は、本発明が実施されうる例示用の実施形態を示している。本発明の範囲を逸脱することなしに、その他の実施形態が利用されてもよく、且つ、構造的変更が実施されてもよいことを理解されたい。
本明細書において使用されている用語は、特定の実施形態の説明を目的としたものに過ぎず、且つ、本発明の限定を意図したものではない。本明細書において使用されている「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」という単数形は、文脈がそうではない旨を明瞭に示していない限り、複数形をも含むものと解釈されたい。「有する（ｃｏｍｐｒｉｓｅｓ）」及び／又は「有する（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書において使用されている際には、記述されている特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を規定しているが、１つ又は複数のその他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はこれらの群の存在又は追加を排除するものではないことを更に理解されたい。
好適な実施形態の特徴に従って、相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリと、例えば、半導体ドライブ（ＳＳＤ）において使用される相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリを実装する方法と、が提供される。相補型金属酸化物半導体（ＣＭＯＳ）ウエハが提供され、且つ、磁気メモリがＣＭＯＳウエハの上部において形成され、これにより、機能する磁気メモリチップが提供される。例えば、ストレージクラスメモリ（ＳＣＭ）用途用の磁気メモリセルは、パターン化されていないプログラム可能な磁気媒体を伴うプログラム可能なエリアを含む。磁気メモリセルは、スピンバイアスされた操向電流又はスピンバイアスされたトンネル電流により、その磁化状態のうちの少なくとも１つにおいてプログラムされる。磁気メモリセルの磁化状態は、例えば、低コントラスト読出し動作においては、操向電流により、或いは、高コントラスト読出し動作においては、トンネル電流により、読出し動作において検知される。磁気メモリセルは、様々な用途において、高耐久性、低電力、及び十分な保持の能力を有する。
図面は、好適な実施形態を理解するために十分な単純化された形態において示されている。当業者は、磁性層の間におけるスペーサ層に対する参照が、図面及び文章による説明において頻繁に省略されていることに気付くであろう。このような層に対するニーズは、当業者によって理解されるものと仮定されており、且つ、後述する図においてスペーサが省略されていることは、図面を単純化するという利益を目的としたものに過ぎない。
次に図面を参照すれば、図１Ａ及び図１Ｂは、好適な実施形態による電気的に等価な磁気メモリセルの垂直方向チャネル構造及び水平方向チャネル構造をそれぞれ示している。図１Ａ及び図１Ｂには、垂直方向チャネル構造及び水平方向チャネル構造を有する参照符号１００、１１０によって全体的に表記された例示用の個々の磁気メモリセル設計が示されている。
図１Ａにおいては、磁気メモリセル１００は、第１導体１０２、Ｍ１を含むプログラミング可能な磁気媒体を使用したプログラミング可能なエリアと、第２導体１０４、Ｍ２と、を含む。任意選択により、導体１０２、Ｍ１、１０４、Ｍ２は、磁性材料から形成され、且つ、導体１０４、Ｍ２は、導体１０２、Ｍ１よりも大きな導電性を有する。導体１０４、Ｍ２は、矢印Ａによって示されているものなどの永久的な磁化方向を有するように設計されており、導体１０２、Ｍ１は、個々の矢印Ｂ及びＣによって示されているものなどの平行な又は逆平行な磁化状態においてプログラミング可能である。ワードライン１０６には、磁気ワードライン１０６とチャネル導体１０２、Ｍ１の間における電流の流れのための適切な酸化物又はトンネルバリア１０７が提供されている。ライン１０８が、導体１０２、Ｍ１、１０４、Ｍ２の間において、ビットラインに向かって延在している。
図１Ｂにおいては、磁気メモリセル１１０は、第１導体１１２、Ｍ１を含むプログラミング可能な磁気媒体を使用したプログラミング可能なエリアと、第２導体１１４、Ｍ２と、を含む。導体１１２、Ｍ１、１１４、Ｍ２は、任意選択により、磁性材料から形成され、且つ、導体１１４、Ｍ２は、導体１１２、Ｍ１よりも大きな導電性を有する。導体１１４、Ｍ２は、矢印Ａによって示されているものなどの永久的な磁化方向を有するように設計されており、導体１１２、Ｍ１は、個々の矢印Ｂ及びＣによって示されているものなどの平行又は逆平行な磁化状態においてプログラミング可能である。ワードライン１１６には、磁気ワードライン１１６とチャネル導体１１２、Ｍ１の間における電流のための適切な酸化物又はトンネルバリア１１７が提供されている。ライン１１８が、導体１０２、Ｍ１、１０４、Ｍ２の間において、ビットラインに向かって延在している。
好適な実施形態の特徴に従って、導体１０４、Ｍ２及び導体１１４、Ｍ２は、任意選択により、非磁性材料から形成され、好ましくは、スピン軌道結合効果を有するタンタル（Ｔａ）から形成される。導体１０４、Ｍ２及び導体１１４、Ｍ２が磁性材料から形成されることにより、磁気メモリセル１００、１１０の動作の際に、スピン方向の相対的に良好なフィルタリングが得られる。導体１０４、Ｍ２及び導体１１４、Ｍ２を形成するべく、磁性材料の代わりに、例えば、タンタル（Ｔａ）が使用される。スピンホール効果（ＳＨＥ：Ｓｐｉｎ Ｈａｌｌ Ｅｆｆｅｃｔ）が、実装形態において十分に強力である場合には、タンタルの使用は、有効な選択肢である。タンタルにおけるＳＨＥが、十分に強力な効果である場合には、タンタルは、スピンのフィルタリングの代わりに、プログラミング可能なＭ１エリアを回転させることにもなるスピン電流を提供することができる。磁性導体Ｍ２は、プログラミング可能な導体Ｍ１内において磁化を回転させうるスピンを有する電子をフィルタリングするべく、使用することができる。
好適な実施形態の特徴に従って、磁気メモリセル１００、１１０の垂直方向及び水平方向の構造は、製造プロセスにおける異なる利点を可能にしつつ、電気的に等価である。磁気メモリセル１１０の水平方向の構造は、潜在的に、１セル実証の概念において実現するのが容易であるのに対して、磁気メモリセル１００の垂直方向の構造は、磁気メモリセルの有利な三次元（３Ｄ）アレイ構造の場合に相対的に適していることが判明しうる。
好適な実施形態の特徴に従って、導体１０２、Ｍ１、１０４、Ｍ２内の磁性材料は、有利には、パターン化されていない。導体１０２、Ｍ１、１０４、Ｍ２の関連付けは、トーテムと呼称される。図１Ａ及び図１Ｂに示されている垂直方向において、このトーテムは、任意選択により、エッチングされた孔又はサイロ内における材料の堆積によって構築され、従って、サイロメモリという名称であることに留意されたい。
好適な実施形態の特徴に従って、磁気メモリセル１００、１１０の垂直方向及び水平方向の構造は、電気的に等価であることから、磁気メモリセル１００の垂直方向の構造を使用することにより、プログラミング及び読取り動作について説明する。
好適な実施形態の特徴に従って、メモリセル１００は、パターン化されていない適切な酸化物／バリアと、非照会型（ｎｏｎ−ｑｕｅｒｉｅｄ）のセルの透明性と、を含む。プログラミングの容易性及び低電力に対して影響を及ぼすのに適したパターン化されていない酸化物／バリアにより、電気的に制御された応力／変形が使用される。メモリセル１００は、パターン化されていないプログラミング可能なセルエリアを含む。メモリセルをプログラミングするための電流の操向と、メモリセルを読み取るためのスピン偏極された電流の操向と、が提供される。任意選択により、スピン偏極された操向電流又はスピン偏極されたトンネル電流を伴うプログラミングの組合せが提供される。
図２Ａ及び図２Ｂを参照すれば、好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセル１００の参照符号２００によって全体的に表記された個々の例示用の上向き磁化のプログラミングステップ及び参照符号２１０によって全体的に表示された下向き磁化のプログラミングステップが示されている。図２Ａ及び図２Ｂは、例示用の動作を提供しており、且つ、当業者は、好適な実施形態の精神を逸脱することなしに、その他の変形が見出されうることを認識することを理解されたい。垂直方向トーテム内の電流は、相対的に大きな導電性を有する導体１０４、Ｍ２内において留まることを選好する。
図２Ａにおいて、設計１００において上向き磁化の状態をプログラミングするステップは、トーテム内のスピンバイアスされた電流を、ワードラインゲート１０６、１０７に直接的に隣接したエリア内において、プログラミング可能な導体１０２、Ｍ１内に操向することにより、実行される。ライン１０８が、導体１０２、Ｍ１、１０４、Ｍ２の間において、ビットラインに向かって延在している。図２Ｂにおいては、設計１００内の下向き磁化の状態をプログラミングするステップは、トーテムから流れるスピンバイアスされたトンネル電流を適切な酸化物又はバリア１０７を通じてワードラインゲート１０６に操向することにより、実行される。
好適な実施形態の特徴に従って、読取りは、２つの異なる方法によって実現することができる。図３Ａ及び図３Ｂに示されている方法１は、低コントラスト読出し動作と呼称される。図４Ａ及び図４Ｂに示されている方法２は、高コントラスト読出し動作と呼称される。
図３Ａ及び図３Ｂを参照すれば、好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセル１００の参照符号３００によって全体的に表記された例示用の上向き磁化低抵抗値状態読取り動作及び参照符号３１０によって全体的に表記された下向き磁化高抵抗値状態読取り動作が示されている。図３Ａ及び図３Ｂにおいては、導体１０２、Ｍ１、１０４、Ｍ２の間において延在するライン１０８は、ビットライン３０２に接続されており、且つ、基準３０４が示されている。抵抗器３０６が、ライン１０８及びビットライン３０２を電圧源Ｖに接続している。
好適な実施形態の特徴に従って、図３Ａ及び図３Ｂの低コントラスト読出し動作３００、３１０においては、垂直方向トーテム内において流れる電流をプログラミングされた磁気エリアに向かって操向することにより、メモリセル１００の磁化の状態が検知される。読出し用の安定した自己参照型のアルゴリズムは、まず、セルが検知され、次いで、既知のコンテンツに書き込まれ、且つ、次いで、再度検知されるという複数ステップの自己参照型の動作を含みうることに留意されたい。次いで、検知された状態読出しの間における差が、オリジナルのセルのコンテンツを判定するべく、使用される。このような複数ステップの読出し動作においては、オリジナルのコンテンツが破壊される場合があり、従って、セルは、読み取られた後に、再書込みされる必要がありうるであろう。
図４Ａ及び図４Ｂを参照すれば、好適な実施形態による図１Ａの垂直方向チャネル磁気メモリセル１００の参照符号４００によって全体的に表記された例示用の上向き磁化高抵抗値読取り動作及び参照符号４１０によって全体的に表記された下向き磁化低抵抗値状態読取り動作が示されている。図４Ａ及び図４Ｂは、接地電位接続とライン１０８及びビットライン３０２の間におけるスイッチ４０２を含む高コントラスト読出し動作を示している。
好適な実施形態の特徴に従って、図４Ａ及び図４Ｂの高コントラスト読出し動作４００、４１０においては、磁気セル１００のコンテンツは、適切な酸化物又はバリア１０７を通じて流れるスピンバイアスされた電流により、検知される。低コントラスト読出しのケースと同様に、自己参照型である読出し用の安定した複数ステップが、既知の磁化状態へのプログラミング動作によって後続される読出し動作と、第２読出し動作と、に伴って想定されうる。この結果、このようにして２つの読出し動作の間における差によって判定されたセルのコンテンツが得られる。
好適な実施形態の特徴に従って、低及び高読出し動作の両方において、使用される電流のレベルは、検知されたメモリセルをソフトプログラミングしないように、十分に低くなければならない。
図５Ａ及び図５Ｂは、好適な実施形態による複数のワードラインを有する電気的に等価な一次元（１Ｄ）アレイ磁気メモリセルの参照符号５００によって全体的に表記された垂直方向チャネル構造及び参照符号５１２によって全体的に表記された水平方向チャネル構造をそれぞれ示している。
図５Ａにおいて、磁気メモリセルアレイ５００は、第１導体５０２、Ｍ１及び第２導体５０４、Ｍ２を含むプログラミング可能な磁気媒体を使用したプログラミング可能なエリアを含む。導体５０２、Ｍ１、５０４、Ｍ２は、磁性材料から形成され、且つ、導体５０４、Ｍ２は、導体５０２、Ｍ１よりも大きな導電性を有する。導体５０４、Ｍ２は、矢印Ａによって示されているものなどの永久的な磁化方向を有するように設計されており、導体５０２、Ｍ１は、個々の矢印Ｂ及びＣによって示されているものなどの平行な又は逆平行な磁化状態においてプログラミング可能である。複数のワードライン５０６には、磁気ワードライン＃１〜Ｎとチャネル導体５０２、Ｍ１の間における電流のための適切な酸化物又はトンネルバリア５０７が提供されている。ライン５０８が、導体５０２、Ｍ１、５０４、Ｍ２の間において、ビットラインに向かって延在している。
図５Ｂにおいては、磁気メモリセルアレイ５１０は、第１導体５１２、Ｍ１及び第２導体５１４、Ｍ２を含むプログラミング可能な磁気媒体を使用したプログラミング可能なエリアを含む。導体５１２、Ｍ１、５１４、Ｍ２は、任意選択により、磁性材料から形成され、且つ、導体５１４、Ｍ２は、導体５１２、Ｍ１よりも大きな導電性を有する。導体５１４、Ｍ２は、矢印Ａによって示されているものなどの永久的な磁化方向を有するように設計され、導体５１２、Ｍ１は、個々の矢印Ｂ及びＣによって示されているものなどの平行な又は逆平行な磁化状態においてプログラミング可能である。複数のワードライン＃１〜Ｎ、５１６には、磁気ワードライン５１６とチャネル導体５１２、Ｍ１の間における電流のための適切な酸化物又はトンネルバリア５１７が提供されている。ライン５１８が、導体５１２、Ｍ１、５１４、Ｍ２の間において、ビットラインに向かって延在している。
好適な実施形態の特徴に従って、磁気メモリセルアレイ５００及び磁気メモリセルアレイ５１０は、電気的に等価であるが、製造プロセスにおける異なる利点を有している。水平方向の構造は、実証の概念において理解することが相対的に容易でありうるのに対して、垂直方向の構造は、磁気メモリセルの有利な３Ｄアレイ構造の場合に相対的に適していることが判明しうる。垂直方向及び水平方向の構造は、電気的に等価であることから、それぞれ、図６Ａ及び図６Ｂ、図７Ａ及び図７Ｂ、並びに、図８Ａ及び図８Ｂにおける垂直方向構造を使用することにより、プログラミング及び読取り動作について説明する。
図６Ａ及び図６Ｂは、好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセルアレイの参照符号６００によって全体的に表記された上向き磁化及び下向き磁化をプログラミングするステップをそれぞれ示している。図６Ａ及び図６Ｂは、例示用の設計を示しており、当業者は、好適な実施形態の精神を逸脱することなしに、その他の変形が見出されうることを認識するであろう。垂直方向のトーテム内の電流は、相対的に大きな導電性を有する導体５０４、Ｍ２内において留まることを選好する。図６Ａの設計において上向き磁化の状態をプログラミングするステップは、トーテム内のスピンバイアスされた電流を、ワードラインゲート５０６に直接的に隣接したエリア内において、プログラミング可能な導体５０２、Ｍ１内に操向することにより、実行される。図６Ｂの設計６１２において下向き磁化の状態をプログラミングするステップは、ライン５０８と電圧レールＶ及び接地の間においてそれぞれ接続されたスイッチのペア６１２、６１４を含む適切な酸化物又はバリア５０７を通じてトーテムからワードラインゲート５０６まで流れるスピンバイアスされたトンネル電流により、実現することが可能であり、且つ、ここで、「−−」は、「−」よりも負である電圧を示している。
好適な実施形態の特徴に従って、電流は、問合せされていないメモリセルに影響を及ぼすことなしに、トーテムを通じて流れることに留意されたい。共有された媒体が、問合せされていないセルを妨げることなしに、アレイ内のセルのいずれかをプログラミングすることを許容するアレイのこの特徴は、問合せされていないセルがトランスペアレントになることを許容する特徴と呼称される。又、適切な酸化物／バリア５０７のパターン化されていない層は、プログラミングを容易にするか又はプログラミングに必要とされる電流レベルを低下させるという効果を伴ってプログラミングされるように、導体５０２、Ｍ１のエリア上において印加される応力／変形を電気的に制御するという特徴の付加を許容している。
図７Ａ及び図７Ｂは、好適な実施形態による図５Ａの垂直方向チャネル磁気メモリセル５００の参照符号７００によって全体的に表記された上向き磁化低抵抗値状態低コントラスト読出し動作及び参照符号７１０によって全体的に表記された下向き磁化高抵抗値状態低コントラスト読出し動作をプログラミングするステップをそれぞれ示している。図７Ａ及び図７Ｂは、ライン５０８に接続されたビットライン７０２と、基準７０４と、ビットライン７０２と電圧レールＶの間において接続された及び抵抗器７０６と、を示している。
好適な実施形態の特徴に従って、図７Ａ及び図７Ｂの低コントラスト読出し動作においては、メモリセルの磁化の状態は、垂直方向トーテム内において流れる電流をプログラミングされた磁気エリアに向かって操向することにより、検知される。読出し用の安定した自己参照型のアルゴリズムは、まず、セルが検知され、次いで、既知のコンテンツに書き込まれ、且つ、次いで、再度検知されるという複数ステップの動作を含みうることに留意されたい。検知された状態読出しの間における差は、オリジナルのセルのコンテンツを判定するべく、使用される。このような複数ステップの読出し動作においては、オリジナルのコンテンツは、破壊される場合があり、従って、セルは、読み取られた後に、再書き込みされる必要がありうるであろう。
図８Ａ及び図８Ｂは、好適な実施形態による垂直方向チャネル磁気メモリセル５００の参照符号８００によって全体的に表記された上向き磁化高抵抗値状態高コントラスト読出し動作及び参照符号８１０によって全体的に表記された下向き磁化低抵抗値状態高コントラスト読出し動作をプログラミングするステップをそれぞれ示している。図８Ａ及び図８Ｂは、ライン５０８に接続されたビットライン７０２と、基準７０４と、ビットライン７０２と電圧レールＶの間において接続された抵抗器７０６と、ライン５０８と接地電位の間において接続されたスイッチ８０２と、を示している。
好適な実施形態の特徴に従って、図８Ａ及び図８Ｂの高コントラスト読出し動作においては、磁気セルのコンテンツは、適切な酸化物又はバリア５０７を通じて流れるスピンバイアスされた電流によって検知される。図７Ａ及び図７Ｂの低コントラスト読出し動作のケースと同様に、既知の磁化状態に対するプログラミング動作によって後続される読出し動作と、第２読出し動作と、に伴って、自己参照型である読出し用の安定した複数ステップを使用することができる。この結果、このようにして２つの読出し動作の間における差によって判定されたセルのコンテンツが得られる。
好適な実施形態の特徴に従って、図７Ａ及び図７Ｂ並びに図８Ａ及び図８Ｂの低及び高読出し動作の両方において、使用される電流のレベルは、検知されたメモリセルをソフトプログミングしないように、十分低くなければならない。
図９Ａ、図９Ｂ、及び図９Ｃは、好適な実施形態による垂直方向チャネル磁気メモリセル５００の磁気メモリセルの使用法の垂直方向一次元（１Ｄ）アレイ実施形態を構築するための垂直方向軸を中心とした回転の使用法をそれぞれ示している。
好適な実施形態の特徴に従って、図９Ａにおいては、複数のワードライン５０６を有する磁気メモリセルアレイ５００の参照符号９００によって全体的に表記された開始構造が示されている。図９Ｂには、酸化物９１２を延在させることにより、参照符号９１０によって全体的に表記された次の構造が示されている。図９Ｃにおいて、参照符号９２０によって全体的に表記された次の構造は、延在する磁気リード９１４を含み、且つ、矢印Ｒによって示されている１回の回転を実施している。導電性材料５０２、Ｍ１が、孔９１６の壁上において堆積されている。磁気リード９１４を定義する層が、孔９１６の前に、堆積されている。
図１０は、好適な実施形態による二次元（２Ｄ）プレーン又はワードプレーン１００２上において延在する構造９２０からなる参照符号１０００によって全体的に表記された垂直方向三次元（３Ｄ）アレイ実施形態を示している。図１０においては、磁気リード又はワードライン９１４が、ワードプレーン１００２まで延在している。
好適な実施形態の特徴に従って、３Ｄアレイ１０００は、すべての垂直方向トーテム用の単一のクリティカルエッチングステップと、これに後続する適切な酸化物／バリア及び磁性材料の堆積により、構築することができる。
図１１Ａ及び図１１Ｂは、好適な実施形態による層間誘電体（ＩＤＬ）積層体を使用した磁気メモリセルの磁気メモリ三次元（３Ｄ）アレイ実施形態をそれぞれ示している。図１１Ａには、参照符号１１００によって全体的に表記された層間誘電体（ＩＤＬ）積層体が示されている。図１１Ｂには、プレーンレベル内のすべてのメモリセル５００によって共有された複数のワードプレーン１〜Ｎを（ワードラインの代わりに）有する図９Ｃの複数の垂直方向一次元（１Ｄ）アレイ９２０を含む参照符号１１１０によって全体的に表記された磁気メモリ三次元（３Ｄ）アレイが示されている。個々のビットライン＃１〜４は、同一のトーテム内のメモリセルによってのみ、共有されている。抵抗器１１１２が、図１１Ｂに示されているように、ビットライン＃１〜４のそれぞれの間において接続されている。
図１２Ａ、図１２Ｂ、及び図１２Ｃは、好適な実施形態による１接点／ワードプレーンを生成するための個々の例示用のステップを示す磁気メモリセルの三次元（３Ｄ）アレイ実施形態を示している。図１２Ａには、好適な実施形態による参照符号１２００によって全体的に表記された開始構造が示されている。開始構造１２００は、個々の層間誘電体（ＩＤＬ）１２０４によって分離された複数のワードプレーン１２０２を含む。図１２Ｂにおいて、個々の離隔したワードプレーン１２０２を露出させるべく、参照符号１２１０によって全体的に表記された単一のエッチングステップが実行されている。図１２Ｂにおいて、参照符号１２２０によって全体的に表記された最終的な構造は、誘電体を堆積させ、個々の孔をエッチングし、個々の孔を酸化物層によって被覆し、且つ、個々のワードプレーン接点１２０６を形成するＭ１金属を有するＭ１及びＭ２磁気メモリセル材料によって孔を充填する第１堆積ステップにより、提供されている。
図１３Ａ、図１３Ｂ、及び図１３Ｃ、並びに、図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、及び図１４Ｅは、好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ウエハ上への磁気メモリセルの三次元（３Ｄ）アレイ実施形態の統合のための個々の例示用の経路を示している。
図１３Ａ、図１３Ｂ、及び図１３Ｃにおいて、第１の経路は、磁性物質の層を含み、且つ、必要なプログラミング及び読取り回路を有する既に完成したＣＭＯＳウエハ上に、層間誘電体が堆積される。図１３Ａの参照符号１３００によって全体的に表記された初期構造は、ＣＭＯＳウエハ１３０２を含む。図１３Ｂの参照符号１３１０によって全体的に表記された次の構造は、磁性物質及び層間誘電体の層１３１２、１３１４の積層体を含む。予備的なエッチングにより、ＣＭＯＳウエハ内に既に存在しているアライメントマークを露出させている。これらのアライメントマーク（図示されてはいない）は、図１３Ｃの参照符号１３２０によって全体的に表記された３Ｄ磁気メモリアレイを形成することになる磁性材料を堆積させるための個々のトーテム１３０６を生成するクリティカルエッチングをガイドする。
図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、及び図１４Ｅは、第２の経路２を示している。図１４Ａ及び図１４Ｂにおいて、別個の初期構造が、それぞれ、参照符号１４００及び１４１０によって全体的に表記されている。図１４Ａにおいては、構造１４００は、ＣＭＯＳウエハ１４０２を含み、且つ、図１４Ｂにおいては、構造１４１０は、別個のウエハ内において十分に完成されたメモリセルの３Ｄアレイを含むウエハ１４１４を含む。図１４Ｃにおいて、参照符号１４２０によって全体的に表記された次の構造は、ＣＭＯＳウエハ１４０２に接合された、メモリセルの３Ｄアレイを含むウエハ１４１４を含む。例えば、ウエハ１４０２、１４１４は、電界によって導電性フィラメントを生成する能力を含む仕上げによって処理される。両方のウエハが、図１４Ｃにおいて１つに接合された後に、構造１４２０は、図１４Ｄにおいて参照符号１４３０によって全体的に表記されているように、一連のダイスに切断される。
次いで、好適な実施形態の特徴に従って、例えば、個々の導電性フィラメント１４４０をそれぞれが含む図１４Ｅの参照符号１４４２、１４４４、及び１４４６によってそれぞれ全体的に表記されている例示用の構造において示されているように、最終的なメモリソリューションダイ／チップの完全な機能のための必要な電気的接続を実施することになる複数の導電性フィラメント１４４０を形成するように、ＣＭＯＳ及び３Ｄメモリアレイ内の回路が起動される。導電性フィラメント１４４０は、接合後のウエハ１４０２、１４１４の間におけるわずかなミスアライメントに抗する安定性を提供する。
図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄ、及び図１５Ｅは、好適な実施形態による相補型金属酸化物半導体（ＣＭＯＳ）ウエハ上において磁気メモリセルを成長させるための例示用のステップを示している。図１５Ａにおいて、参照符号１５００によって全体的に表記された第１ステップは、例えば、導体Ｍ２、１５０２の電気メッキされた成長又は柱状の成長を含む（バイアスされた）コアを含む。ステップ１５００は、影効果を活用すると共に将来のＣＭＯＳ技術のノードを捕えるように計画される必要がありうる。例えば、Ｆ＜２０ｎｍが、恐らくは、実行可能な寸法である。図１５Ｂにおいて、参照符号１５１０によって全体的に表記された次のステップは、ルテニウム層などの非磁性スペーサ層１５１２によって被覆された導体Ｍ２、１５０４と、Ｒｕ１５１２及び導体Ｍ２ １５０４を含むピラー上において成長させられたソフトプログラミング可能な層又は導体Ｍ１、１５１４と、を含む。それぞれの円筒形の磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルが独立的にプログラミング可能となるように、相対的に良好なドメイン壁の生成を可能にするか又は許容するべく、導体Ｍ１、１５１４を形成する磁性材料内の金属粒度が提供されている。図１５Ｃにおいて、参照符号１５２０によって全体的に表記された次のステップは、例えば、堆積されたＭｇＯ層などの酸化物層１５２２を含み、これにより、柱の電気的な短絡のリスク低減している。図１５Ｄにおいて、参照符号１５３０によって全体的に表記された次のステップは、ＩＬＤ層１５３２と、逆平行な垂直方向バイアスを有するワードプレーン層１５３４と、の堆積を含む。図１５Ｅにおいて、参照符号１５４０によって全体的に表記された次のステップは、例えば、追加のビア１５４２、導電性接続１５４４、及びパッケージボール１５４６を形成するステップを含む。
図１６Ａ及び図１６Ｂは、好適な実施形態による例示用の隔離された媒体に基づいたサイロ磁気媒体を示している。図１６Ａにおいては、参照符号１６００によって全体的に表記された例示用の隔離された媒体に基づいたピラー又はサイロ磁気メモリセルの平面図が、ワードプレーン１６０１によって取り囲まれた状態において、示されている。サイロ磁気メモリセル１６００は、ルテニウム層などの非磁性スペーサ層１６０６によって分離された導体Ｍ１、１６０２及び導体Ｍ２、１６０４を含む。薄い酸化物層１６０８である電子トンネルバリアが、導体Ｍ１、１６０２を取り囲んでいる。導体１６０２、Ｍ１、１６０４、Ｍ２の両方は、導電性を有し、且つ、任意選択により、導体１６０２、Ｍ１、１６０４、Ｍ２は、磁性材料から形成され、且つ、導体１６０４、Ｍ２は、導体１０２、Ｍ１よりも、小さな抵抗値と、大きな導電性と、を有する。設定された磁化１６１０は、磁性導体１６０４、Ｍ２のプレーンの外において示されている。ワードプレーン１６０１は、導電性及び磁性材料から形成されている。基準層１６１２が、ワードプレーン１６０１のプレーン内に示されている。
図１６Ｂを参照すれば、好適な実施形態によるワードプレーン１６０１を有する隔離された媒体に基づいたサイロ磁気媒体セルの１６００の参照符号１６２０によって全体的に表記された例示用のアレイが示されている。任意選択により、導体１６０４、Ｍ２は、例えば、タンタルなどの非磁性材料から形成され、且つ、導体１６０２、Ｍ１は、磁性材料から形成される。非磁性導体１６０４、Ｍ２は、磁性導体１６０２、Ｍ１よりも大きな導電性を有する。
図１７Ａ及び図１７Ｂを参照すれば、好適な実施形態に従って、複数のメモリセル１７０２の垂直方向ピラーチャネル磁気メモリを形成する参照符号１７００によって全体的に表記された例示用のアレイが、図１７Ａに示されており、且つ、１つの円筒形メモリセル１７０２の詳細図が、図１７Ｂに示されている。
好適な実施形態の特徴に従って、それぞれのメモリセル１７０２は、図１６Ａ及び図１６Ｂに示されているものなどの中央導体Ｍ２、１６０４及び導体Ｍ１、１６０２を含む。導体Ｍ１、１６０２は、図示のように、個々のワードプレーン１〜５、１７０６に結合されている。ワードプレーン１〜５、１７０６は、基準層であり、且つ、層間誘電体（ＩＤＬ）１７０８によって分離されている。導体Ｍ１、１６０２は、円筒形の磁気ランダムアクセスメモリ（ＭＲＡＭ）セル１７０２の独立的なプログラミングを可能にするための磁性材料内の金属粒度を有する。垂直方向ピラーチャネル磁気メモリアレイ１７００の導体Ｍ１、１６０２及び導体Ｍ２、１６０４を含むそれぞれのピラー１７０４は、パターン化されてはいない。それぞれのワードプレーン１〜５、１７０６におけるピラー１７０４内の導体Ｍ１、１６０２のプログラミング可能なセルエリア上において実行される別個のエッチングステップは存在していない。導体Ｍ１、１６０２のプログラミング可能なセルエリアは、隔離された媒体Ｍ１のそれぞれのドメイン内において上向き又は下向きにプログラミングされる能力を有し、導体Ｍ１、１６０２内の二重矢印は、それぞれのワードプレーンレベルにおいて、上向きに設定されることも可能であり、或いは、下向きに設定することもできる。導体Ｍ２、１６０４内の矢印は、磁性材料から形成された導体Ｍ２内の磁化の方向を示している。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、及び図１８Ｅ、並びに、図１９は、好適な実施形態によるプログラミングされた媒体Ｍ１内において使用される隔離された媒体を示している。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、及び図１８Ｅを参照すれば、好適な実施形態による垂直方向ピラーチャネル磁気メモリのバイアスされた要素の参照符号１８００、１８１０、１８２０、１８３０、及び１８４０によってそれぞれ全体的に表記された例示用の交互変化磁化変形が示されている。
図１８Ａ、図１８Ｂ、図１８Ｃには、磁性材料から形成された導体Ｍ２と共にプログラミングされた媒体又は導体Ｍ１、１６０２内のバイアスされた要素の交互変化磁化実施形態変形１８００、１８１０、及び１８２０が示されている。図１８Ｄ及び図１８Ｅには、非磁性材料から形成された導体Ｍ２と共にプログラミングされた媒体又は導体Ｍ１、１６０２内のバイアスされた要素の交互変化磁化実施形態変形１８３０及び１８４０が示されている。
好適な実施形態の特徴に従って、プログラミングされた媒体又は導体Ｍ１、１６０２内において使用される隔離された媒体により、様々な望ましい磁化状態を確立することができる。
好適な実施形態の特徴に従って、図１９には、参照符号１９００によって全体的に表記された例示用の隔離された媒体に基づいたピラー又はサイロ磁気メモリセルの平面図が、ワードプレーン１６０１によって取り囲まれた状態において、示されている。サイロ磁気メモリセル１９００は、個々の領域１９０４によって離隔した参照符号１９０２によって全体的に表記された複数の隔離された媒体領域を有する隔離された媒体導体Ｍ１、１６０２を含む。
好適な実施形態の特徴によれば、導体Ｍ１、１６０２内の連続的な媒体に伴う課題は、例えば、プログラミング可能な媒体導体Ｍ１、１６０２内における円形磁化が、プログラミングをエルステッド場によってのみ実行可能となるようにする場合があり、且つ、垂直方向ピラー内のすべてのビットが、一度にプログラミング可能であるという点を含む。容易なプログラミング可能性は、ビットが、過剰に背の高いピラーを伴う大きな磁気容積を必要とするようにする。図２０Ａ及び図２０Ｂ並びに図２１及び図２２に示されているものなどの複数の隔離された媒体領域を有する隔離された媒体導体Ｍ１、１６０２は、導体Ｍ１、１６０２内の連続的な媒体に伴う課題を軽減する。
次に図２１及び図２２を参照すれば、好適な実施形態による参照符号２１００、２２００によって全体的に表記された例示用の隔離された媒体に基づいたピラー又はサイロ磁気メモリセルの個々の平面図が示されている。それぞれのサイロ磁気メモリセル２１００、２２００は、離隔した個々の領域２１０４を有する参照符号２１０２によって全体的に表記された複数の隔離された媒体領域を有する隔離された媒体導体Ｍ１、１６０２を含む。
又、図２０Ａ及び図２０Ｂを参照すれば、好適な実施形態による図２１及び図２２の複数の隔離された媒体領域又はドメイン２１０２を有する隔離された媒体導体Ｍ１、１６０２のバイアスされた要素の参照符号２０００、２０１０によってそれぞれ全体的に表記された例示用の交互変化磁化実施形態変形が示されている。図２０Ａにおいて、例示用の交互変化磁化実施形態変形２０００は、それぞれのドメイン２１０２の内部における可能な上向き又は下向きのプログラミングを示している。図２０Ｂにおいては、例示用の交互変化磁化実施形態変形２０１０は、それぞれのドメイン２１０２の内部における可能な左右方向のプログラミングを示している。
以上、添付図面に示されている本発明の実施形態の詳細を参照し、本発明について説明したが、これらの詳細は、添付の請求項において特許請求されている本発明の範囲を限定することを意図したものではない。
１００ 磁気メモリセル
１０２ 第１導体
１０４ 第２導体
１３２０ 磁気メモリアレイ
１３０２ 相補型金属酸化物半導体（ＣＭＯＳ）ウエハ

Claims (20)

  1. 相補型金属酸化物半導体（ＣＭＯＳ）駆動回路との間における磁気メモリの統合を実装する方法であって、
    相補型金属酸化物半導体（ＣＭＯＳ）ウエハを形成するステップと、
    前記ＣＭＯＳウエハの上部において磁気メモリを形成して機能する磁気メモリチップを提供するステップと、
    を有する方法。
  2. 前記相補型金属酸化物半導体（ＣＭＯＳ）ウエハを形成するステップは、第１プロセスにおいてＣＭＯＳウエハを成長させるステップを含む請求項１に記載の方法。
  3. 前記ＣＭＯＳウエハの上部において前記磁気メモリを形成して機能する磁気メモリチップを提供するステップは、磁気メモリウエハを形成するステップを含む請求項１に記載の方法。
  4. 前記ＣＭＯＳウエハと前記磁気メモリウエハを１つに接合するステップを含む請求項３に記載の方法。
  5. 前記磁気メモリウエハを形成するステップは、三次元（３Ｄ）のスケーラブルな磁気メモリアレイを形成するステップを含む請求項３に記載の方法。
  6. 前記三次元（３Ｄ）のスケーラブルな磁気メモリアレイを形成するステップは、磁気ピラーメモリセルを形成する単一のエッチングステップを含む請求項５に記載の方法。
  7. 前記三次元（３Ｄ）のスケーラブルな磁気メモリアレイを形成するステップは、個々のＩＤＬによって分離されたワードプレーンの層間誘電体（ＩＤＬ）積層体を堆積させるステップと、複数のピラー孔を形成するステップと、酸化物バリアによって前記ピラー孔を被覆するステップと、前記ピラー孔の内部において第１導体Ｍ１及び第２導体Ｍ２を堆積させ、これにより、磁気ピラーメモリセルを形成するステップと、を含む請求項５に記載の方法。
  8. 個々のプレーンレベルにおけるすべての磁気ピラーメモリセルによってそれぞれの前記個々のワードプレーンを共有するステップと、前記個々のピラーホールの内部の前記磁気ピラーメモリセルによってのみ、１つのビットラインを共有するステップと、を含む請求項７に記載の方法。
  9. 電界によって導電性フィラメントを生成する能力を可能にする仕上げにより、前記磁気メモリウエハ及び前記ＣＭＯＳウエハを処理するステップを含む請求項３に記載の方法。
  10. 前記磁気メモリ及び前記ＣＭＯＳウエハを接合するステップと、一連のダイスに切断するステップと、を含む請求項９に記載の方法。
  11. 前記機能する磁気メモリチップのための電気的接続を提供するべく前記導電性フィラメントを形成するために、前記磁気メモリ及び前記ＣＭＯＳウエハダイスを起動するステップを含む請求項１０に記載の方法。
  12. 前記ＣＭＯＳウエハの上部において前記磁気メモリを形成して機能する磁気メモリチップを提供するステップは、前記ＣＭＯＳウエハ内においてアライメントマークを露出させるための予備的エッチングを実行するステップを含む請求項１に記載の方法。
  13. 磁気メモリセルのピラーを成長させるべく前記アライメントマークを使用するステップを含む請求項１２に記載の方法。
  14. 前記磁気メモリセルのピラーは、磁性材料から形成された第１導体Ｍ１と、前記導体Ｍ１よりも大きな導電性を有する前記第２導体Ｍ２と、を含み、且つ、前記第２導体Ｍ２を成長させるステップと、非磁性スペーサ層によって前記第２導体Ｍ２を被覆するステップと、前記被覆された第２導体Ｍ２上において前記第１磁気導体Ｍ１を成長させるステップと、を含む請求項１３に記載の方法。
  15. 個々のＩＤＬによって分離されたワードプレーンの層間誘電体（ＩＤＬ）積層体を堆積させるステップを含む請求項１３に記載の方法。
  16. 個々のプレーンレベル内のすべての磁気ピラーメモリセルによってそれぞれの前記個々のワードプレーンを共有するステップと、前記磁気メモリセルのピラー内においてのみ、１つのビットラインを共有するステップと、を含む請求項１５に記載の方法。
  17. 前記ＩＤＬ積層体内においてビアを形成するステップと、その他の導電性電気接続を形成するステップと、を含む請求項１５に記載の方法。
  18. 相補型金属酸化物半導体（ＣＭＯＳ）駆動回路と統合された磁気メモリであって、
    相補型金属酸化物半導体（ＣＭＯＳ）ウエハと、
    機能する磁気メモリチップを提供する、前記ＣＭＯＳウエハの上部において形成された磁気メモリと、
    を有する磁気メモリ。
  19. 前記ＣＭＯＳウエハの上部において形成された前記磁気メモリは、磁気メモリセルのピラーのアレイと、個々のＩＤＬによって分離されたワードプレーンの層間誘電体（ＩＤＬ）積層体と、を含む請求項１８に記載の磁気メモリ。
  20. 前記ＣＭＯＳウエハの上部において形成された前記磁気メモリは、前記相補型金属酸化物半導体（ＣＭＯＳ）ウエハに接合された磁気メモリアレイを含む磁気メモリウエハを含む請求項１８に記載の磁気メモリ。
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