CN106505077B - 磁性存储器及与互补金属氧化物半导体驱动电路集成方法 - Google Patents

磁性存储器及与互补金属氧化物半导体驱动电路集成方法 Download PDF

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Abstract

提供了一种与互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器，以及一种与固态驱动器(SSD)中使用的互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器的实施方法。提供了互补金属氧化物半导体(CMOS)晶片，并且在CMOS晶片的顶部上形成磁性存储器，提供有效的磁性存储器芯片。

Description

磁性存储器及与互补金属氧化物半导体驱动电路集成方法
相关申请
本受让人和发明人的相关申请在同日提交，序列号为，并且名称为“实施增强的磁性存储器元”(H20141164US1)。
本受让人和发明人的相关申请在同日提交，序列号为，并且名称为“实施磁性存储器柱设计”(H20141165US1)。
本受让人和发明人的相关申请在同日提交，序列号为，并且名称为“实施3D可扩展磁性存储器”(H20141166US1)。
本受让人和发明人的相关申请在同日提交，序列号为，并且名称为“实施用于磁性存储器的沉积生长方法”(H20141168US1)。
本受让人和发明人的相关申请在同日提交，序列号为，并且名称为“实施基于隔离介质的磁性存储器”(H20141169US1)。
技术领域
本发明总体上涉及数据存储领域，更特别地，涉及一种与互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器，以及与固态驱动器(SSD)中使用的互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器的实施方法。
背景技术
典型地NAND闪存为用于固态驱动器(SSD)的固态非易失性存储器。已经提出若干可替代的非易失性存储器技术。相变存储器(PCM)和电阻式RAM可替代的技术中的两个，其受到重点关注并均被认为是新兴技术。
当前可用固态非易失性存储器技术的缺点为编程/擦除循环的低持久性限制。并且在一些已知固态非易失性存储器技术中，在存储力(retention)和编程功率之间存在权衡，并且在编程功率和与可靠性相关的持久性之间也存在权衡。
需要有效机制来实施与固态驱动器(SSD)中使用的互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器。
发明内容
优选实施例的方面提供了一种与互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器，以及一种与固态驱动(SSD)中使用的互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器的实施方法。优选实施例的其他重要方面提供了与互补金属氧化物半导体(CMOS)驱动电路集成的这样的磁性存储器和方法，所述方法实质上没有负面效果，并克服了现有技术布置的一些缺点。
简言之，提供了一种与互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器，以及一种与固态驱动(SSD)中使用的互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器的实施方法。提供了互补金属氧化物半导体(CMOS)晶片，并且在CMOS晶片的顶部上形成磁性存储器，提供有效的磁性存储器芯片。
附图说明
从图示于附图的本发明优选实施例的如下详细描述，可以最好地理解本发明以及上述的和其他的目标和优点，其中：
图1A和图1B分别图示了根据优选实施例的电等效磁性存储器元的垂直通道构造和水平通道构造；
图2A和图2B分别图示了根据优选的实旋例的图1A的垂直通道磁性存储器元的编程上磁化和下磁化；
图3A和图3B分别图示了根据优选的实施例的图1A的垂直通道磁性存储器元的编程上磁化低电阻状态读出操作和下磁化高电阻状态读出操作；
图4A和图4B分别图示了根据优选的实施例的图1A的垂直通道磁性存储器元的编程上磁化高电阻状态高对比度读出操作和下磁化低电阻状态读出操作；
图5A和图5B分别图示了根据优选的实施例的具有多个字线的电等效磁性存储器元的垂直通道构造和水平通道构造；
图6A和图6B分别图示了根据优选的实施例的图5A的垂直通道磁性存储器元的编程上磁化和下磁化；
图7A和图7B分别图示了根据优选的实施例的图5A的垂直通道磁性存储器元的编程上磁化低电阻状态和下磁化高电阻状态；
图8A和图8B分别图示了根据优选的实施例的图5A的垂直通道磁性存储器元的编程上磁化高电阻状态和下磁化低电阻状态；
图9A、图9B和图9C分别图示了根据优选实施例使用围绕垂直轴的公转，以利用图5A的垂直通道磁性存储器元构造磁性存储器元的垂直一维(1)阵列的实施例；
图10图示了根据优选实施例延伸二维(2D)平面，以使用图5A的垂直通道磁性存储器元构造磁性存储器元的垂直三维(3D)阵列的实施例；
图11A和图11B分别图示了根据优选的实施例使用层间电介质(IDL)堆叠体的磁性存储器元的磁性存储器的三维(3D)阵列的实施例；
图12A、图12B和图12C图示了根据优选的实施例的磁性存储器元的三维(3D)阵列的实施例，其示出用以在每个字平面生成一个接触点的各自的示例步骤；
图13A、图13B和图13C以及图14A、图14B、图14C、图14D和图14E图示了根据优选实旋例用于将磁性存储器元的三维(3D)阵列的实施例集成到互补金属氧化物半导体(CMOS)晶片上的各自的示例途径；
图15A、图15B、图15C、图15D和图15E图示了根据优选的实施例用于在互补金属氧化物半导体(CMOS)晶片生长磁性存储器元的示例步骤；
图16A和图16B图示了根据优选实施例的基于隔离介质的示例筒仓磁性介质；
图17A和图17B图示了根据优选的实施例的存储器元的垂直柱通道磁性存储器的示例详细侧视图；
图18A、图18B、图18C、图18D和图18E图示了根据优选实施例的图17A和图17B的垂直柱通道磁性存储器的偏置元件的示例交替磁化变化；
图19图示了根据优选实施例的存储器元的垂直柱通道磁性存储器的示例详细俯视图；
图20A和图20B图示了根据优选实施例的图21和图22的垂直柱通道磁性存储器的偏置元件的示例交替磁化变化；以及
图21和图22图示了根据优选实施例的存储器元的垂直柱通道磁性存储器的层M1中的隔离介质的示例详细俯视图。
具体实施方式
在本发明的实施例的如下详细描述中，参考了附图，其图示了可实践本发明的示例实施例。应当理解，可使用其他实施例，并且可作出结构改变，而不背离本发明的范围。
本文使用的术语仅用于描述特定实施例的目的，并且不旨在限制本发明。如本文所使用的，单数形式意图也包括复数形式，除非上下文明确另行表示。还应当理解，当在该说明书使用术语“包括”和/或“包含”时，指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合的出现或附加。
根据优选实施例的特征，提供了一种与互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器，以及一种与例如固态驱动(SSD)中使用的互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器的实施方法。提供了互补金属氧化物半导体(CMOS)晶片，并且在CMOS晶片的顶部上形成磁性存储器，提供有效的磁性存储器芯片。磁性存储器元(例如，用于存储级存储器(SCM)应用)，包括具有未图案化可编程磁性介质的可编程区域。通过自旋偏置导向的电流或自旋偏置隧穿电流，将磁性存储器元编程为其磁化状态中的至少一个。磁性存储器元的磁化状态在读出操作中被感测，例如，以低对比度读出操作中的导向的电流，或例如，以高对比度读出操作中的隧穿电流。在各种应用中，磁性存储器元具备高持久性、低功率和足够的存储力。
附图以足以理解优选的实施例的简化形式示出。本领域技术人员将会注意到，在附图和文字说明中频繁地省略了对磁性层之间的间隔层的引用。假定了本领域技术人员理解这样的层的必要，并且仅出于简化附图，在下面描述的附图中省略了间隔。
现参考附图，图1A和图1B分别图示了根据优选的实施例的电等效磁性存储器元的垂直通道构造和水平通道构造。在图1A和图1B中，示出了各自的示例磁性存储器元设计，其总体上由参考标记100，110指代，具有垂直通道构造，以及具有水平通道构造。
在图1A中，磁性存储器元100包括使用可编程磁性介质的可编程区域，所述可编程磁性介质包括第一导体102，M1和第二导体104，M2。可选地，导体102，M1，104，M2由磁性材料形成，而导体104，M2比导体102，M1更导电。导体104，M2被设计为具有永久磁化方向(比如由箭头A表示)，而导体102，M1可编程为平行或反向平行的磁化状态(比如由各自的箭头B和C表示)。字线106提供有合适的氧化物或隧穿势垒107，用于磁性字线106和通道导体102，M1之间的电流流通。线108在导体102，M1，104，M2之间朝位线延伸。
在图1B中，磁性存储器元110包括使用可编程磁性介质的可编程区域，所述可编程磁性介质包括第一导体112，M1和第二导体114，M2。导体112，M1，114，M2可选地由磁性材料形成，并且导体114，M2比导体112，M1更导电。导体114，M2被设计为具有永久磁化方向(比如由箭头A表示)，而导体112，M1可编程为平行或反向平行的磁化状态(比如由相应箭头B和C表示)。字线116提供有合适的氧化物或隧穿势垒117，用于磁性字线116和通道导体112，M1之间的电流流通。线118在导体102，M1，104，M2之间朝位线延伸。
根据优选实施例的特征，导体104，M2和导体114，M2可选地由非磁性材料形成，优选地为具有自旋轨道耦合效应的钽(Ta)。在磁性存储器元100，110的操作中，由磁性材料形成的导体104，M2和导体114，M2提供更好的自旋方向过滤。例如，使用钽(Ta)代替磁性材料以形成导体104，M2，和导体114，M2。如果在实施方式中自旋霍尔效应(SHE)足够强，则钽的使用为有效选择。如果钽的SHE为足够强的效应，钽可提供也将扭转可编程M1区域的自旋电流，而非过滤自旋。磁性导体M2可用于过滤电子，所述电子具有能够在可编程导体M1中扭转磁化的自旋。
根据优选实施例的特征，磁性存储器元100，110的垂直和水平构造是电等效的，同时在制造工艺中产生了不同的优点。磁性存储器元110的水平构造在一元的概念演示中潜在地更易于实现，而磁性存储器元100的垂直构造可证明更适合诸磁性存储器元的有利的三维(3D)阵列结构。
根据优选实施例的特征，导体102，M1，104，M2的磁性材料有利地未图案化。导体102，M1，104，M2的组合称为图腾(totem)。应注意到，在如图1A和图1B所示的垂直方向上，可选地由在蚀刻的孔或筒仓中材料的沉积来构造此图腾，因此得名筒仓存储器。
根据优选实施例的特征，因为磁性存储器元100和110的垂直和水平构造是电等效的，使用磁性存储器元100的垂直构造来描述编程和读取操作。
根据优选实施例的特征，存储器元100包括未图案化的合适氧化物/势垒和非查询的元透明度(non-queried cell transparency)。通过适于起易可编程性的和低功率作用的未图案化的氧化物/势垒来使用电力地控制的应力/张力。存储器元100包括未图案化可编程元区域。提供用于编程存储器元的电流的导向和用于读取存储器元的自旋极化电流的导向。可选地提供有自旋极化导向的电流或自旋极化隧穿电流的编程的组合。
参考图2A和2B，示出了根据优选的实施例的图1A的垂直通道磁性存储器元100的编程上磁化和下磁化的各自的示例，所述编程上磁化总体上由参考标记200指代，所述下磁化总体上由参考标记210指代。应当理解，图2A和图2B提供了示例操作并且本领域技术人员将意识到，其他可以找到变化，而不背离优选实施例的精神。垂直图腾中的电流优选地留在更导电的导体104，M2中。
在图2A中，通过将图腾中的自旋偏置电流导向至紧邻于字线栅极106，107的区域中的可编程导体102，M1，来进行设计100中的上磁化状态的编程。线108在导体102，M1，104，M2之间朝位线延伸。在图2B中，通过将流自图腾的自旋偏置隧穿电流穿过合适的氧化物或势垒107导向至字线栅极106，来进行在设计100中下磁化状态的编程。
根据优选实施例的特征，可通过两种不同的方法实现读取。如图3A和3B所示的方法1称为低对比度读出操作。如图4A和4B所示的方法2称为高对比度读出操作。
参考图3A和图3B，示出了根据优选实施例的图1A的垂直通道磁性存储器元100的上磁化低电阻状态读取操作和下磁化高电阻状态读取操作的示例，所述上磁化低电阻状态读取操作总体上由参考标记300指代，所述下磁化高电阻状态读取操作总体上由参考标记310指代。在图3A和图3B中，在导体102，M1，104，M2之间延伸的线108连接到位线302，并且示出了基准304。电阻306将线108和位线302连接至电压供给V。
根据优选实施例的特征，在图3A和图3B的低对比度读出操作300，310中，通过将垂直图腾中流通的电流朝编程的磁性区域导向，感测存储器元100的磁化状态。应注意到，用于读出的鲁棒自参考算法可包括多步骤自参考操作，其中首先感测元，然后写入为已知内容，接着再次感测。诸感测的状态读出之间的差则用于确定原始的元内容。在这样的多步骤读出操作中，原始内容可能被销毁，并且元在读出之后可能需要重新写入。
参考图4A和图4B，示出了根据优选的实施例的图1A的垂直通道磁性存储器元100的上磁化高电阻读取操作和下磁化低电阻状态读取操作的示例，所述上磁化高电阻读取操作总体上由参考标记400指代，所述下磁化低电阻状态读取操作总体上由参考标记410指代。图4A和图4B示出了高对比度读出操作，其包括接地电位连接和线108与位线302之间的开关402。
根据优选实施例的特征，在图4A和图4B的高对比度读出操作400，410中，通过流通穿过合适的氧化物或势垒107的自旋偏置电流，感测磁性元100的内容。类似于低对比度读出的情况，可以与读出操作构想自参考的用于读出的鲁棒多个步骤，随后是编程操作至已知磁化状态，以及第二读出操作。因此通过两个读出操作结果之间的差确定元内容。
根据优选实施例的特征，在低和高读出操作两者中，使用的电流强度必须足够低，以免软编程(soft program)感测的存储器元。
图5A和图5B分别图示了根据优选的实施例的具有多个字线的电等效一维(1D)阵列磁性存储器元的垂直通道构造和水平通道构造，所述垂直通道构造总体上由参考标记500指代，所述水平通道构造总体上由参考标记512指代。
在图5A中，磁性存储器元阵列500包括使用可编程磁性介质的可编程区域，所述可编程磁性介质包括第一导体502，M1和第二导体504，M2。导体502，M1，504，M2由磁性材料形成，并且导体504，M2比导体502，M1更导电。导体504，M2设计为具有永久磁化方向(比如由箭头A表示)，而导体502，M1可编程为平行或反向平行磁化状态(比如由各自的箭头B和C表示)。多个字线506提供有合适的氧化物或隧穿势垒507，用于磁性字线#1-N，506和通道导体502，M1之间的电流。线508在导体502，M1，504，M2之间朝位线延伸。
在图5B中，磁性存储器元阵列510包括使用可编程磁性介质的可编程区域，所述可编程磁性介质包括第一导体512，M1和第二导体514，M2。导体512，M1，514，M2可选地由磁性材料形成，并且导体514，M2比导体512，M1更导电。导体514，M2设计为具有永久磁化方向(比如由箭头A表示)，而导体512，M1可编程为平行或反向平行磁化状态(比如由相应箭头B和C表示)。多个字线#1-N，516提供有合适的氧化物或隧穿势垒517，用于磁性字线516和通道导体512，M1之间的电流。线518在导体512，M1，514，M2之间朝位线延伸。
根据优选实施例的特征，磁性存储器元阵列500和磁性存储器元阵列510为电等效，但在制造工艺中隐含不同的优点。水平构造可在概念演示中更易于实现，但垂直构造可证明更适合诸磁性存储器元的有利的3D阵列结构。因为垂直和水平构造是电等效的，分别使用图6A和图6B，图7A和图7B以及图8A和图8B的垂直构造来描述编程和读取操作。
图6A和图6B分别图示了根据优选的实施例图5A的垂直通道磁性存储器元阵列的编程上磁化和下磁化，所述上磁化总体上由参考标记600指代。图6A和图6B图示了示例性设计，但本领域技术人员将意识到，可进行其他变化，而不背离优选实施例的精神。垂直图腾中的电流优选为留在更导电的导体504，M2中。通过将图腾中的自旋偏置电流导向至紧邻于字线栅极506的区域中的可编程导体502，M1，进行图6A的设计600中上磁化的状态的编程。可通过从图腾流通穿过包括一对开关612、614的合适的氧化物或势垒507至字线栅极506的自旋偏置隧穿电流，实现图6B的设计612中的下磁化状态的编程，所述一对开关612、614分别连接在线508和电压轨道V之间，以及接地与用“--”表示的比“-”更负的电压的部位之间。
根据优选实施例的特征，应注意到，在不影响非查询存储器元的情况下，电流穿过图腾。阵列这种允许共享介质，用于在不干扰非查询单元的情况下编程阵列中的任何单元的特征称为使非查询单元变透明的特征。并且，合适的氧化物/势垒507的未图案化层允许增加电力控制施加于导体502，M1的区域的应力/张力的特征，所述区域将以易于编程，或降低编程所需电流强度的效果来编程。
图7A和图7B分别图示了根据优选的实施例编程图5A的垂直通道磁性存储器元500的上磁化低电阻状态低对比度读出操作和下磁化高电阻状态低对比度读出操作，所述上磁化低电阻状态低对比度读出操作总体上由参考标记700指代，所述下磁化高电阻状态低对比度读出操作总体上由参考标记710指代。图7A和7B图示了连接到线508的位线702，基准704，以及连接在位线702和电压轨道V之间的电阻706。
根据优选实施例的特征，在图7A和图7B的低对比度读出操作中，通过将流通到垂直图腾中的电流朝编程的磁性区域导向，感测存储器元的磁化状态。应注意到，用于读出的鲁棒自参考算法可包括多步骤操作，其中首先感测元，然后写入为已知内容，并且然后再次感测。诸感测的状态读出之间的差用于确定原始元内容。在该多步骤读出操作中，原始内容可能被销毁，并且该元在被读取之后可能需要重新写入。
图8A和图8B分别图示了根据优选的实施例垂直通道磁性存储器元500的编程上磁化高电阻状态高对比度读出操作和下磁化低电阻状态高对比度读出操作，所述上磁化高电阻状态高对比度读出操作总体上由参考标记800指代，所述下磁化低电阻状态高对比度读出操作总体上由参考标记810指代。图8A和图8B图示了连接到线508的位线702，基准704和连接在位线702和电压轨道V之间的电阻706，以及连接在线508和接地电势之间的开关802。
根据优选实施例的特征，在图8A和图8B的高对比度读出操作中，由穿过合适的氧化物或势垒507的自旋偏置电流，感测磁性元的内容。类似于图7A和图7B低对比度读出操作的情况，可连同读出操作使用用于读出的自参考的鲁棒多步骤，随后是编程操作为已知磁化状态以及第二读出操作。因此由两个读出操作结果之间的差确定元内容。
根据优选实施例的特征，在图7A和图7B以及图8A和图8B的低读出操作和高读出操作中，使用的电流强度必须足够低，以免软编程感测的存储器元。
图9A、图9B和图9C分别图示了根据优选的实施例使用围绕垂直轴的公转，以使用垂直通道磁性存储器元500构造磁性存储器元的垂直一维(1D)阵列的实施例。
根据优选实施例的特征，在图9A中，起始构造示出为具有多个字线506的磁性存储器元阵列500，所述起始构造总体上由参考标记900指代。在图9B中，下一构造示出为延伸的氧化物912，所述下一构造总体上由参考标记910指代。在图9C中，又下一构造包括延伸的磁性引线914，并进行一个公转，所述公转由箭头R表示，所述又下一构造总体上由参考标记920指代。导电材料502，M1沉积于孔916的壁上。在孔916之前，沉积限定磁性引线914的层。
图10图示了根据优选的实施例的垂直三维(3D)阵列实施例，其总体上由参考标记1000指代，从构造920在二维(2D)平面或字平面1002上延伸。在图10中，磁性引线或字线914延伸至字平面1002。
根据优选实施例的特征，对于全部垂直图腾，能够以单个关键蚀刻步骤构造3D阵列1000，随后是沉积合适的氧化物/势垒和磁性材料。
图11A和图11B分别图示了根据优选的实施例使用层间电介质(IDL)堆叠体的磁性存储器元的磁性存储器三维(3D)阵列的实施例。在图11A中，示出了总体上由参考标记1100指代的层间电介质(IDL)堆叠体。在图11B中，示出了总体上由参考标记1110指代的磁性存储器三维(3D)阵列，其包括图9C的多个垂直一维(1D)阵列920，具有由平面级中的全部存储器元500共享的多个字平面1-N(而非字线)。各自的位线#1-4仅由相同图腾中的存储器元共享。电阻1112连接在如图11B所示的每个位线#1-4之间。
图12A、图12B和图12C图示了根据优选的实施例的磁性存储器元的三维(3D)阵列的实施例，示出了建立每字平面一个接触点的各自的示例步骤。在图12A中，根据优选的实施例，起始结构总体上由参考标记1200指代。起始结构1200包括多个字平面1202，所述多个字平面1202由各自的层间电介质(IDL)1204分隔开。在图12B中，执行总体上由参考标记1210指代的单个蚀刻步骤，以暴露各自的间隔开的字平面1202。在图12B中，通过沉积电介质的第一沉积步骤，蚀刻各自的孔，以及以氧化物层涂覆各自的孔并以M1和M2磁性存储器元材料填充孔，M1金属形成各自的字平面接触点1206，提供总体上由参考标记1220指代的最终结构。
图13A、图13B和图13C以及图14A、图14B、图14C、图14D和图14E图示了根据优选的实施例的将磁性存储器元的三维(3D)阵列的实施例集成于互补金属氧化物半导体(CMOS)晶片之上的各自的示例途径。
在图13A、图13B和图13C中，第一途径包括磁性层，并且层间电介质沉积在已完成的CMOS晶片之上，所述已完成的CMOS晶片具有必要的编程和读取电路。总体上由图13A的参考标记1300指代的初始结构包括CMOS晶片1302。总体上由图13B的参考标记1310指代的下一结构包括磁性层和层间电介质1312，1314的堆叠体。初步蚀刻暴露已呈现于CMOS晶片中的对准标记。这些对准标记(未示出)引导关键蚀刻，所述关键时刻建立用于沉积磁性材料的各自的图腾1306，所述磁性材料将形成总体上由图13C的参考标记1320指代的3D磁性存储器阵列。
在图14A、图14B、图14C、图14D和图14E中，图示了第二途径2。在图14A和图14B中，独立的初始结构总体上分别由参考标记1400和1410指代。在图14A中，结构1400包括CMOS晶片1402，而在图14B中，结构1410包括晶片1414，所述晶片1414包括完全完成于独立的晶片中的存储器元的3D阵列。在图14C中，总体上由参考标记1420指代的下一结构包括含有晶片1414，所述晶片1414包含接合于CMOS晶片1402的存储器元的3D阵列。例如，以终加工处理晶片1402，1414，所述终加工包括由电场生长导电细丝(filament)的能力。在图14C中晶片两者被接合在一起之后，结构1420被锯成裸芯(dice)的行，其一个总体上由图14D的参考标记1430指代。
根据优选实施例的特征，然后激活CMOS和3D存储器阵列中的电路，以形成多个导电细丝1440，其将为最终存储器解决方案晶片/芯片的完整功能进行必要的电连接，例如，如总体上分别由图14E中的参考标记1442，1444和1446指代的示例结构所示，各自包括各自的导电细丝1440。导电细丝1440提供抵抗在接合之后晶片1402，1414之间的轻微错位的鲁棒性。
图15A、图15B、图15C、图15D和图15E图示了根据优选的实施例在互补金属氧化物半导体(CMOS)晶片上生长磁性存储器元的示例步骤。在图15A中，总体上由参考标记1500指代的第一步骤包括形成核(偏置)，其包括例如，导体M2，1502的电镀生长或柱形生长。步骤1500可能需要利用阴影效应(shadow effect)，并计划以截取未来的CMOS技术节点。例如，F＜20nm可能是可行的尺寸。在图15B中，总体上由参考标记1510指代的下一步骤包括以非磁性间隔层1512涂覆导体M2，1504，所述非磁性间隔层1512是比如钌层，以及在柱上生长的软可编程层或导体M1，1514，所述柱包括Ru 1512和导体M2，1504。提供形成导体M1，1514的磁性材料的金属粒度，以使得或允许畴壁的更好的建立，以使每个圆柱磁性随机存取存储器(MRAM)单元独立地可编程。在图15C中，总体上由参考标记1520指代的又下一步骤包括例如，氧化物层1522(比如沉积的MgO层)，降低电力短路列的风险。在图15D中，总体上由参考标记1530指代的再下一步骤包括沉积ILD层1532和具有反向平行垂直偏压的字平面层1534。在图15E中，总体上由参考标记1540指代的另下一步骤例如包括形成通孔1542，导电连接体1544和附加的封装球1546。
图16A和图16B图示了根据优选的实施例的基于隔离介质的筒仓磁性介质的示例。在图16A中，总体上由参考标记1600指代的基于隔离介质的柱或筒仓磁性存储器元的示例的俯视图被示出由字平面1601包围。筒仓磁性存储器元1600包括导体M1，1602和导体M2，1604，所述导体M1，1602和导体M2，1604由非磁性间隔层1606(比如钌层)间隔开。电子隧穿势垒，薄氧化物层1608包围导体M1，1602。导体1602，M1，1604，M2两者都导电，并且可选地，导体1602，M1，1604，M2由磁性材料形成，并且导体1604，M2比导体102，M1具有更低的电阻并且更导电。设置磁化1610被示出为对于磁性导体1604，M2出平面之外。字平面1601由导电和磁性材料形成。基准层1612被图示为对于字平面1601向平面之中。
参考图16B，总体上由参考标记1620指代的示例阵列示出为根据优选的实施例的基于隔离介质的具有字平面1601的筒仓磁性介质单元1600。可选地，导体1604，M2由非磁性材料形成(例如，钽)，而导体1602，M1由磁性材料形成。非磁性导体1604，M2比磁性导体1602，M1更导电。
参考图17A和图17B，示出了根据优选的实施例的总体上由参考标记1700指代的示例阵列，形成图17A中的多个存储器元1702的垂直柱通道磁性存储器，并且图17B中示出了一个圆柱形存储器元1702的细节视图。
根据优选实施例的特征，每个存储器元1702包括中央导体M2，1604和导体M1，1602，比如图16A和图16B中示出的。导体M1，1602连接到所示的各自的字平面1-5，1706。字平面1-5，1706为基准层，并由层间电介质(IDL)1708分隔开。导体M1，1602具有磁性材料中的金属粒度，以允许独立地编程圆柱形磁性随机存取存储器(MRAM)元1702。垂直柱通道磁性存储器阵列1700的包括导体M1，1602和导体M2，1604的每个柱1704未图案化。在每个字平面1-5，1706处的柱1704内的导体M1，1602的可编程元区域上，不执行独立的蚀刻步骤。导体M1，1602的可编程元区域能够在M1隔离介质的每个畴内被上编程或下编程；在每个字平面级处，导体M1，1602中的双箭头可设置为向上或向下。导体M2，1604中的箭头表示由磁性材料形成的导体M2内的磁化方向。
图18A、图18B、图18C、图18D和图18E和图19图示了根据优选的实施例在编程的介质M1中使用的隔离介质。
参考图18A、图18B、图18C、图18D和图18E，根据优选的实施例示出了示例交替磁化变化，总体上分别由垂直柱通道磁性存储器的偏置元件的参考标记1800，1810，1820，1830和1840指代。
在图18A、图18B、图18C中，示出了编程介质或具有由磁性材料形成的导体M2的导体M1，1602中偏置元件的可选磁化实施例变型1800，1810和1820。在图18D和图18E中，示出了编程介质或连同由非磁性材料形成的导体M2的导体M1，1602中偏置元件的交替磁化实施例变化1830和1840。
根据优选实施例的特征，以用于编程的介质或导体M1，1602中的隔离介质，可以建立各种所需的磁化状态。
根据优选实施例的特征，在图19中，示出了基于隔离介质的柱或筒仓磁性存储器元的示例的俯视图，其总体上由参考标记1900指代，示出为由字平面1601包围。筒仓磁性存储器元1900包括隔离介质导体M1，1602，其具有总体上由参考标记1902指代的多个隔离介质区域1902，其由各自的区域1904间隔开。
根据优选实施例的特征，导体M1，1602中的连续介质的挑战包括例如，可编程介质导体M1，1602中的圆形磁化可能迫使编程仅以奥斯特磁场(Oersted field)可行，并且垂直柱中的全部位被一次编程。易可编程性使位需要具有过高的柱的大磁容量。具有多个隔离介质区域的隔离介质导体M1，1602，诸如图20A和图20B以及图21和图22中图示的，减轻了对导体M1，1602中的连续介质所具有的挑战。
现参考图21和图22，示出了根据优选的实施例的基于隔离介质的柱或筒仓磁性存储器元的示例的各自的俯视图，其总体上由参考标记2100，2200指代。每个筒仓磁性存储器元2100，2200包括具有多个隔离介质区域的隔离介质导体M1，1602，所述多个隔离介质区域总体上由参考标记2102指代，具有间隔的各自的区域2104。
还参考图20A和图20B，示出了根据优选的实施例的交替磁化实施例变化的示例，其总体上分别由隔离介质导体M1，1602的偏置元件的参考标记2000，2010指代，所述隔离介质导体M1，1602具有多个隔离介质区域，或图21和图22的畴2102。在图20A中，交替磁化实施例变化2000的示例图示了每个畴2102内可能的上或下编程。在图20B中，交替磁化实施例变化2010的示例图示了每个畴2102内可能的侧到侧编程。
尽管本发明参考附图示出的本发明的实施例的细节来描述，这些细节并不意图限制本发明如所附权利要求中所要求的范围。

Claims (18)

1.一种实施磁性存储器与互补金属氧化物半导体(CMOS)驱动电路的集成的方法，包括：
形成互补金属氧化物半导体(CMOS)晶片；
在互补金属氧化物半导体(CMOS)晶片的顶部上形成磁性存储器，以提供有效的磁性存储器芯片，在互补金属氧化物半导体(CMOS)晶片的顶部上形成磁性存储器以提供有效的磁性存储器芯片包括执行初步蚀刻，所述初步蚀刻用于暴露互补金属氧化物半导体(CMOS)晶片的对准标记，以及对于生长磁性存储器元的柱使用所述对准标记；以及
形成多个导电细丝，所述多个导电细丝用于在所述互补金属氧化物半导体(CMOS)晶片和所述磁性存储器之间提供电连接；所述导电细丝提供抵抗在所述互补金属氧化物半导体(CMOS)晶片和所述磁性存储器之间的错位的鲁棒性。
2.如权利要求1所述的方法，其中形成所述互补金属氧化物半导体(CMOS)晶片包括生长互补金属氧化物半导体(CMOS)晶片。
3.如权利要求1所述的方法，其中在互补金属氧化物半导体(CMOS)晶片的顶部上形成所述磁性存储器以提供有效的磁性存储器芯片包括形成磁性存储器晶片。
4.如权利要求3所述的方法，包括将所述互补金属氧化物半导体(CMOS)晶片和所述磁性存储器晶片接合在一起。
5.如权利要求3所述的方法，其中形成所述磁性存储器晶片包括形成三维(3D)可扩展磁性存储器阵列。
6.如权利要求5所述的方法，其中形成所述三维(3D)可扩展磁性存储器阵列包括形成磁性柱存储器元的单个蚀刻步骤。
7.如权利要求5所述的方法，其中形成所述三维(3D)可扩展磁性存储器阵列包括沉积由各自的层间电介质(IDL)分隔的字平面的层间电介质(IDL)堆叠体；形成多个柱孔；以氧化物势垒涂覆所述柱孔，并且在所述柱孔中沉积第一导体M1和第二导体M2，形成磁性柱存储器元。
8.如权利要求7所述的方法，包括通过各自的平面级中的全部磁性柱存储器元来共享每个所述各自的字平面，并且仅通过所述各自的柱孔内的所述磁性柱存储器元来共享位线。
9.如权利要求3所述的方法，包括以终处理来处理所述磁性存储器晶片和所述互补金属氧化物半导体(CMOS)晶片，使得具备由电场生成导电细丝的能力。
10.如权利要求9所述的方法，包括将所述磁性存储器和所述互补金属氧化物半导体(CMOS)晶片接合，并锯成裸芯的行。
11.如权利要求10所述的方法，包括激活所述磁性存储器和所述互补金属氧化物半导体(CMOS)晶片裸芯，以形成所述导电细丝，以为所述有效的磁性存储器芯片提供电连接。
12.如权利要求1所述的方法，其中所述磁性存储器单元的柱包括由磁性材料形成的第一导体M1，以及比所述第一导体M1更导电的第二导体M2，并包括生长所述第二导体M2，以非磁间隔层涂覆所述第二导体M2，并在所述涂覆的第二导体M2之上生长所述第一导体M1。
13.如权利要求1所述的方法，包括沉积字平面的层间电介质(IDL)堆叠体，所述字平面的层间电介质(IDL)堆叠体通过各自的层间电介质(IDL)分隔开。
14.如权利要求13所述的方法，包括通过各自的平面级中的全部磁性柱存储器元来共享每个所述各自的字平面，并且仅在所述磁性存储器元的柱中共享位线。
15.如权利要求13所述的方法，包括在所述层间电介质(IDL)堆叠体中形成通孔，并且形成其他导电的电连接。
16.一种与互补金属氧化物半导体(CMOS)驱动电路集成的磁性存储器，包括：
互补金属氧化物半导体(CMOS)晶片；所述互补金属氧化物半导体(CMOS)晶片包括通过初步蚀刻暴露的对准标记；
磁性存储器，所述磁性存储器形成在所述互补金属氧化物半导体(CMOS)晶片的顶部上，提供有效的磁性存储器芯片，所述磁性存储器包括在所述对准标记上生长的柱的阵列，形成磁性柱存储器元；以及
多个导电细丝，所述多个导电细丝用于在所述互补金属氧化物半导体(CMOS)晶片和所述磁性存储器之间提供电连接；所述导电细丝提供抵抗在所述互补金属氧化物半导体(CMOS)晶片和所述磁性存储器之间的错位的鲁棒性。
17.如权利要求16所述的磁性存储器，其中形成在所述互补金属氧化物半导体(CMOS)晶片的顶部上的所述磁性存储器包括磁性存储器元的柱的阵列和由各自的层间电介质(IDL)分隔的字平面的层间电介质(IDL)堆叠体。
18.如权利要求16所述的磁性存储器，其中形成在所述互补金属氧化物半导体(CMOS)晶片的顶部上的所述磁性存储器包括磁性存储器晶片，所述磁性存储器晶片包括接合至互补金属氧化物半导体(CMOS)晶片的磁性存储器阵列。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108010547B (zh) * 2016-10-31 2021-03-16 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其制造方法
US10693056B2 (en) * 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US20190295618A1 (en) * 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US20190296228A1 (en) * 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US10665581B1 (en) 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
CN114930455A (zh) * 2020-05-27 2022-08-19 华为技术有限公司 磁性随机存储器、数据读写方法及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof
CN1321985A (zh) * 2000-04-14 2001-11-14 因芬尼昂技术股份公司 磁性随机存取存储器
US6559516B1 (en) * 2002-01-16 2003-05-06 Hewlett-Packard Development Company Antifuse structure and method of making
CN101231993A (zh) * 2007-01-23 2008-07-30 米辑电子股份有限公司 一种线路组件
CN101308868A (zh) * 2007-05-15 2008-11-19 中国科学院物理研究所 一种可用于存储单元的多层量子点结构浮置栅
CN103296198A (zh) * 2012-01-20 2013-09-11 瑞萨电子株式会社 磁阻效应元件和磁存储器
CN103715176A (zh) * 2012-10-05 2014-04-09 三星电子株式会社 半导体器件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485553A (en) * 1983-06-27 1984-12-04 Teletype Corporation Method for manufacturing an integrated circuit device
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6549447B1 (en) 2001-10-31 2003-04-15 Peter Fricke Memory cell structure
US8565003B2 (en) 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US8802451B2 (en) * 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
JP5203844B2 (ja) * 2008-08-07 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8553449B2 (en) 2009-01-09 2013-10-08 Micron Technology, Inc. STT-MRAM cell structures
US8199576B2 (en) 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
TWI492432B (zh) 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
JP2011155222A (ja) * 2010-01-28 2011-08-11 Toshiba Corp 磁気ランダムアクセスメモリ
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8824183B2 (en) 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
JP5626016B2 (ja) * 2011-02-28 2014-11-19 富士通セミコンダクター株式会社 半導体装置の製造方法
US8976577B2 (en) 2011-04-07 2015-03-10 Tom A. Agan High density magnetic random access memory
US8638600B2 (en) 2011-04-22 2014-01-28 Hewlett-Packard Development Company, L.P. Random-access memory with dynamically adjustable endurance and retention
JP2013058521A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 記憶装置及びその製造方法
WO2013100939A1 (en) 2011-12-28 2013-07-04 Intel Corporation Memory module architecture
US9619174B2 (en) 2011-12-30 2017-04-11 Intel Corporation Write mechanism for storage class memory
JP5499264B2 (ja) * 2012-03-21 2014-05-21 株式会社東芝 磁気抵抗素子および磁気メモリ
US9171584B2 (en) * 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
US8923050B2 (en) 2012-06-15 2014-12-30 Sandisk 3D Llc 3D memory with vertical bit lines and staircase word lines and vertical switches and methods thereof
US9298383B2 (en) 2012-08-17 2016-03-29 International Business Machines Corporation Memory with mixed cell array and system including the memory
KR102031187B1 (ko) * 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US20140101370A1 (en) 2012-10-08 2014-04-10 HGST Netherlands B.V. Apparatus and method for low power low latency high capacity storage class memory
JP2015050339A (ja) * 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
US9356001B2 (en) * 2014-10-02 2016-05-31 HGST Netherlands B.V. Semiconductor device with at least one voltage-guided conductive filament

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof
CN1321985A (zh) * 2000-04-14 2001-11-14 因芬尼昂技术股份公司 磁性随机存取存储器
US6559516B1 (en) * 2002-01-16 2003-05-06 Hewlett-Packard Development Company Antifuse structure and method of making
CN101231993A (zh) * 2007-01-23 2008-07-30 米辑电子股份有限公司 一种线路组件
CN101308868A (zh) * 2007-05-15 2008-11-19 中国科学院物理研究所 一种可用于存储单元的多层量子点结构浮置栅
CN103296198A (zh) * 2012-01-20 2013-09-11 瑞萨电子株式会社 磁阻效应元件和磁存储器
CN103715176A (zh) * 2012-10-05 2014-04-09 三星电子株式会社 半导体器件

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