CN101231993A - 一种线路组件 - Google Patents

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Abstract

本发明是提供一种线路组件结构，其是通过保护层上方的金属线路或平面，使保护层下方之内部电路将讯号传送至同一芯片上的数个组件或电路单元，或是通过保护层上方的金属线路或平面将电源电压或接地参考电压分配至同一芯片上的数个组件或电路单元。

Description

一种线路组件
技术领域
本发明涉及的是一种线路组件，特别涉及的是一种在一集成电路(integratedcircuit，IC)芯片上，利用保护层(passivation layer)上方形成的金属线路或平面将讯号由一芯片内建电路(on-chip circuit)单元传送至其它电路单元，或是将电源电压或接地参考电压传送至其它电路单元的结构及其方法。
背景技术
现今的许多电子组件都需要在一高速以及/或是低功率消耗的情况下运行。此外，现在的电子系统、模块或电路板(circuit board)包含有许多不同类型的芯片，例如中央处理单位(Central Processing Units，CPUs)、数字讯号处理器(Digita SignalProcessors，DSPs)、模拟芯片(analog chip)、动态随机存取内存(DRAMs)、静态随机存取内存(SRAMs)或闪存(Flashs)等。每一芯片是使用不同类型以及/或是不同世代的集成电路制程技术来制造。例如，在现今的笔记型个人计算机(notebookpersonal computer)中，中央处理单位可能是使用一先进的65纳米(nm)技术来制造，其电源供应电压为1.2伏特(V)，模拟芯片是使用一0.25微米(μm)集成电路制程技术来制造，其电源供应电压为3.3伏特，动态随机存取内存芯片使用一90纳米集成电路制程技术来制造，其电源供应电压为1.5伏特，而闪存芯片则是使用一0.18微米技术来制造，其电源供应电压为2.5伏特。由于在一单一系统中具有多种的供应电压，所以便需要有芯片内建(on-chip)的稳压器(voltage regulator)、变压器(voltage converter)或是包含有稳压与变压的电路设计，例如动态随机存取内存芯片需要一芯片内建变压器来将3.3伏特电压转换到1.5伏特，而闪存芯片则需要一芯片内建变压器来将3.3伏特电压转换到2.5伏特。其中，芯片内建稳压器、变压器或含有稳压与变压的电路设计是通过芯片内建电源/接地参考电压总线(power/ground bus)提供一稳定电压给在同一芯片上不同位置的半导体组件。另，若在一芯片内建稳压器、变压器或含有稳压与变压的电路设计加入低电阻的电源/接地参考电压线路，除了可以将能源消耗减到最少的外，也可减少因为负载的电容与电阻波动所造成的噪声。
在美国专利第6,495,442号中，其是公开出一种晶圆顶端上的后护层(post-passivation)结构。在此集成电路保护层上的后护层结构是用来作为全面性(global)、电源、接地参考电压或讯号分配网络。其中，电源/接地参考电压是来自一外部(芯片外部)电源供应器。
在美国专利第6,649,509号中是公开出一种在集成电路保护层上形成后护层连接线路(post-passivation interconnection)结构的浮凸制程(embossing process)，其可用来作为电源、接地参考电压、频率(clock)或讯号的全面性分配网络。
发明内容
本发明的一目的，是通过保护层(passivation)上的金属线路或平面，使保护层下方的芯片内建电路单元将讯号传送至同一芯片(IC chip)上的数个组件或电路单元。
本发明的一目的，是通过保护层上的金属线路或平面，使保护层下方的芯片内建稳压器将电源传送至同一芯片上的数个组件或电路单元。
本发明的一目的，是通过保护层上的金属线路或平面，使保护层下方的芯片内建变压器将电源传送至同一芯片上的数个组件或电路单元。
本发明的一目的，是降低因为寄生效应(parasitic effect)所造成的传送至数个组件或电路单元的讯号损失。
本发明的一目的，是降低因为寄生效应所造成的传送至数个组件或电路单元的电源损失。
本发明的一目的，是通过保护层开口以及形成在保护层上的金属电路或平面，将电源传送到数个组件或电路单元。
本发明的一目的，是通过保护层上的金属线路或平面，将来自至少一内部电路或内部组件的讯号、电源、或接地参考电压输出分配到至少一另一内部电路或内部组件。
本发明的一目的，是通过保护层上的金属线路或平面，将来自至少一内部电路或内部组件的讯号、电源、或接地参考电压输出分配到至少一另一内部电路或内部组件，而无须连接到静电放电(ESD)防护电路、驱动器电路或接收器电路。
本发明的一目的，是通过保护层上的金属线路或平面，将来自至少一内部电路或内部组件的讯号、电源、或接地参考电压输出分配到至少一另一内部电路或内部组件，而无须连接到外部(芯片外部)电路。
本发明的一目的，是通过保护层下的细线路金属结构(fine-line metal)结构以及保护层上的金属线路或平面，将内部电路或内部组件所产生的讯号传送至外部电路。
本发明的一目的，是通过保护层上的金属线路或平面，将来自至少一内部电路或内部组件的讯号、电源、或接地参考电压输出分配到至少一另一内部电路或内部组件，而且保护层上的接触结构分别与一芯片接外(off-chip)电路以及外部电路连接。
本发明的一目的，是通过保护层上的金属线路或平面来分配一外部电源供应器至内部电路以及一接触结构至此外部电源供应器的电源与接地参考电压。
根据本发明的目的，一线路组件包括一保护层上的金属线路或平面，并可利用此金属线路或平面分配一稳压器输往内部电路的电压以及/或是电流。
根据本发明的目的，一线路组件包括一保护层上的金属线路或平面，并可利用此金属线路或平面将来自至少一内部电路或内部组件的讯号、电源、或接地参考电压输出分配到至少一另一内部电路或内部组件。
根据本发明的目的，一线路组件包括一保护层上的金属线路或平面，此金属线路或平面可将来自至少一内部电路或内部组件的讯号、电源、或接地参考电压输出分配到至少一另一内部电路或内部组件，并利用一保护层上的接触结构连接一芯片接外电路到外界电路。
根据本发明的目的，一线路组件包括一保护层上的金属线路或平面，并利用此金属线路或平面来分配一外部电源供应器至内部电路以及一接触结构到外部电源供应器的电源与接地参考电压。
为实现上述目的，本发明采用的技术方案在于，方案一提供一种线路组件，一种线路组件，其中，其包括：
一稳压器；
一内部电路；
一第一金属线路，其连接所述的稳压器；
一第二金属线路，其连接所述之的内部电路；
一保护层，位于所述的稳压器、所述之的内部电路、所述的第一金属线路与所述的第二金属线路上；以及
一第三金属线路，位于所述的保护层上，且连接所述的第一金属线路与所述的第二金属线路。
方案二提供一种线路组件，一种线路组件，其中，其包括：
一稳压器，包括一输入节点与一输出节点；
一内部电路；
一第一金属线路，其连接所述的稳压器的所述的输出节点；
一第二金属线路，其连接所述的内部电路；
一保护层，位于所述的稳压器、所述的内部电路、所述的第一金属线路与所述的第二金属线路上；
一第三金属线路，连接所述的第一金属线路与所述的第二金属线路；
一第四金属线路，位于所述的保护层下且连接所述的稳压器的所述的输入节点，且所述的第四金属线路包括至少一第一金属接垫暴露在所述的保护层的一开口内；
一第五金属线路，位于所述的保护层上方且所述的第五金属线路包括一第二金属接垫，所述的第二金属接垫电连接所述的第一金属接垫，由俯视透视图观的所述的第二金属接垫位置不同在所述的第一金属接垫位置，所述的第二金属接垫包括厚度大于1.5微米的一第一金属层；以及
一导线，位于所述的第二金属接垫上。
方案三提供一种线路组件，一种线路组件，其中，其包括：一变压器；
一内部电路；
一第一金属线路，连接所述的变压器；
一第二金属线路，连接所述的内部电路；
一保护层，位于所述的变压器、所述的内部电路、所述的第一金属线路与所述的第二金属线路上；以及
一第三金属线路，位于所述的保护层上，且连接所述的第一金属线路与所述的第二金属线路。
附图说明
图1A为现有具有一稳压器或变压器的电路示意图；
图1B为本发明具有一稳压器或变压器的电路示意图；
图1C为本发明利用保护层上方金属线路或平面输送电压Vcc和接地参考电压Vss结构的电路示意图；
图2A为现有具有一稳压器或变压器的俯视示意图；
图2B为本发明具有一稳压器或变压器的俯视示意图；
图2C为本发明利用保护层上方金属线路或平面输送电压Vcc和接地参考电压Vss结构的俯视示意图；
图3A为现有具有一稳压器或变压器的剖面示意图；
图3B为本发明具有一稳压器或变压器的剖面示意图；
图3C为本发明利用保护层上方金属线路或平面输送电压Vcc和接地参考电压Vss结构的剖面示意图；
图3D为本发明具有一稳压器或变压器的剖面示意图；
图4为本发明的变压器；
图5A为现有内部电路的电路示意图；
图5B为本发明第二实施例的一电路示意图；
图5C为本发明的反相器；
图5D为本发明之内部驱动器；
图5E为本发明之内部三态缓冲器；
图5F为本发明的一内存单元通过内部三态缓冲器、保护层上的金属线路或平面以及保护层下的细线路金属结构连接到一内部电路的电路示意图；
图5G为本发明的一内存单元通过通过电路、保护层上的金属线路或平面以及保护层下的细线路金属结构连接到一内部电路的电路示意图；
图5H为本发明的一内存单元通过闩锁电路、保护层上的金属线路或平面以及保护层下的细线路金属结构连接到一内部电路的电路示意图；
图5I为本发明的一内存单元通过通过电路、内部驱动器、保护层上的金属线路或平面以及保护层下的细线路金属结构连接到一内部电路的电路示意图；
图5J为本发明的一内存单元通过闩锁电路、内部驱动器、保护层上的金属线路或平面以及保护层下的细线路金属结构连接到一内部电路的电路示意图；
图5K为本发明第二实施例的一电路示意图；
图5L为本发明之内部接收器；
图5M为本发明之内部三态缓冲器；
图5N为本发明的一内部电路通过保护层下的细线路金属结构、保护层上的金属线路或平面以及内部三态缓冲器连接到一内存单元的电路示意图；
图5O为本发明的一内部电路通过保护层下的细线路金属结构、保护层上的金属线路或平面以及通过电路连接到一内存单元的电路示意图；
图5P为本发明的一内部电路通过保护层下的细线路金属结构、保护层上的金属线路或平面以及闩锁电路连接到一内存单元的电路示意图；
图5Q为本发明的一内部电路通过保护层下的细线路金属结构、保护层上的金属线路或平面、内部接收器以及通过电路连接到一内存单元的电路示意图；
图5R为本发明的一内部电路通过保护层下的细线路金属结构、保护层上的金属线路或平面、内部接收器以及闩锁电路连接到一内存单元的电路示意图；
图5S为本发明利用保护层上方的金属线路或平面连接模拟电路的电路示意图；
图5T为本发明的运算放大器；
图6A为现有内部电路的俯视示意图；
图6B为本发明第二实施例的俯视示意图；
图7A为现有内部电路的剖面示意图；
图7B为本发明第二实施例具有单层图案化金属层的剖面示意图；
图7C为本发明第二实施例具有两层图案化金属层的剖面示意图；
图7D为本发明第二实施例在保护层和最底层图案化金属层之间具有一聚合物层的剖面示意图；
图8A为现有晶圆的电路示意图；
图8B为本发明第三实施例的一电路示意图；
图8C为本发明第三实施例的一电路示意图；
图8D为本发明第三实施例的一电路示意图；
图8E为本发明第三实施例的一电路示意图；
图8F为本发明第三实施例的一电路示意图；
图9A为现有晶圆的俯视示意图；
图9B为本发明第三实施例的一俯视示意图；
图9C为本发明第三实施例的一俯视示意图；
图9D为本发明第三实施例的一俯视示意图；
图10A为现有晶圆的剖面示意图；
图10B为本发明第三实施例具有单层图案化金属层的剖面示意图；
图10C为本发明第三实施例具有两层图案化金属层的剖面示意图；
图10D为本发明第三实施例在保护层和单层图案化金属层最底层之间具有一聚合物层的剖面示意图；
图10E为本发明第三实施例在保护层和两层图案化金属层最底层之间具有一聚合物层的剖面示意图；
图10F为现有晶圆具有一打线接合的剖面示意图；
图10G为本发明第三实施例具有一打线接合的剖面示意图；
图10H为本发明第三实施例具有一打线接合的剖面示意图；
图10I为本发明第三实施例具有一打线接合的剖面示意图；
图11A为本发明的芯片接外驱动器；
图11B为本发明的芯片接外接收器；
图11C为本发明的芯片三态缓冲器；
图11D为本发明的芯片接外驱动器；
图11E为本发明的芯片三态缓冲器；
图11F为本发明的静电放电防护电路；
图11G为本发明的串联驱动器；
图12A为现有外部供应电源直接输入电压到内部电路且具有一静电放电防护电路预防外部供应电源所产生的电压或电流突波的电路示意图；
图12B为本发明第四实施例的一电路示意图；
图12C为本发明第四实施例的一电路示意图；
图12D为本发明第四实施例具有两静电放电防护电路的电路示意图；
图12E为本发明的静电放电防护电路；
图13A为现有外部供应电源直接输入电压到内部电路且具有一静电放电防护电路预防外部供应电源所产生的电压或电流突波的俯视示意图；
图13B为本发明第四实施例的一俯视示意图；
图13C为本发明第四实施例的一俯视示意图；
图14A为现有外部供应电源直接输入电压到内部电路且具有一静电放电防护电路预防外部供应电源所产生的电压或电流突波的剖面示意图；
图14B为本发明第四实施例的一剖面示意图；
图14C为本发明第四实施例的一剖面示意图；
图14D为本发明第四实施例的一剖面示意图；
图15A为一晶圆的剖面示意图；
图15B为一晶圆的剖面示意图；
图15C至图15L为本发明形成保护层上方结构的一制程步骤；
图16A至图16L为本发明形成保护层上方结构的一制程步骤；
图17A至图17J为本发明形成保护层上方结构的一制程步骤；
图18A至图18I为本发明形成保护层上方结构的一制程步骤；
图19A至图19I为本发明形成保护层上方结构的一制程步骤；
图20为本发明的一剖面示意图。
附图标记说明：1-基底；2-组件层；2’-金氧半晶体管；5-保护层；6-细线路结构；8-保护层上方结构；10-晶圆；10’-芯片；19-垫高垫；20内部电路；21-内部电路；22内部电路；23-内部电路；24内部电路；30-细线路介电层；30’开口；40-芯片接外电路；41稳压器或变压器；42-芯片接外电路；43芯片接外电路；44-静电放电防护电路；45静电放电防护电路；50-保护层开口；60细线路金属层；60’-导电栓塞；61细线路金属结构；61’-细线路金属结构；62细线路金属结构；63-细线路金属结构；66金属顶层；69-细线路金属结构；71光阻层；72-光阻层；73光阻层；74-光阻层；80图案化金属层；81-金属线路或平面；82金属线路或平面；83-金属线路或平面；83r金属线路或平面；83t-重配置金属线路；89接触结构；89t-锡铅凸块；90聚合物层；97-聚合物层；98聚合物层；200-内部结构；201源极；202-漏极；203栅极；211-反相器；212内部驱动器；212’-内部接收器；213内部三态缓冲器；213’-内部三态缓冲器；214感测放大器；215-静态随机存取内存单元；216通过电路；216’-通过电路；217闩锁电路；217’-闩锁电路；218运算放大器；219-差动电路；400芯片接外结构；410-参考电压产生器；410’电流镜电路；421-芯片接外驱动器；421’第一级；421”-第二级；422芯片接外接收器；422’-第一级；422”第二级；511-保护层开口；512保护层开口；514-保护层开口；519保护层开口；519’-保护层开口；521保护层开口；522-保护层开口；524保护层开口；529-保护层开口；531保护层开口；531’-保护层开口；532保护层开口；532’-保护层开口；534保护层开口；534’-保护层开口；539保护层开口；539’-保护层开口；549保护层开口；549’-保护层开口；559保护层开口；559’-保护层开口；600金属接垫；601w-细线路金属层；602细线路金属层；602x-细线路金属层；602y细线路金属层；602z-细线路金属层；611细线路金属结构；612-细线路金属结构；612a细线路金属结构；612b-细线路金属结构；612c细线路金属结构；614-细线路金属结构；618细线路金属结构；619-细线路金属结构；619’细线路金属结构；621-细线路金属结构；622细线路金属结构；622a-细线路金属结构；622b细线路金属结构；622c-细线路金属结构；624细线路金属结构；629-细线路金属结构；631细线路金属结构；631’-细线路金属结构；632细线路金属结构；632a-细线路金属结构；632b细线路金属结构；632c-细线路金属结构；632a’细线路金属结构；632b’-细线路金属结构；632c’细线路金属结构；634-细线路金属结构；634’细线路金属结构；638-细线路金属结构；639细线路金属结构；639’-细线路金属结构；649细线路金属结构；649’-细线路金属结构；659细线路金属结构；659’-细线路金属结构；661金属顶层；662-金属顶层664金属顶层；669-金属顶层669’金属顶层；710-光阻层开口；720光阻层开口；720’光阻层开口；730光阻层开口；730’-光阻层开口；740光阻层开口；740’-光阻层开口；801图案化金属层；801a-图案化金属层；801b图案化金属层；801w-图案化金属层；802图案化金属层；802x-图案化金属层；802y图案化金属层；802z-图案化金属层；803图案化金属层；811-图案化金属层；812图案化金属层；821-图案化金属层；831图案化金属层；831a-图案化金属层；831b图案化金属层；832-图案化金属层；832a图案化金属层；832b-图案化金属层；891凸块底层金属层；897-金属栓塞；897’金属层；898-金属栓塞；898’金属层；950-聚合物层开口；980聚合物层开口；990-聚合物层开口；2101-N型金氧半晶体管；2102-P型金氧半晶体管；2103-N型金氧半晶体管；2103’-N型金氧半晶体管；2104-P型金氧半晶体管；2104’-P型金氧半晶体管；2107-N型金氧半晶体管；2108-P型金氧半晶体管；2109’-N型金氧半晶体管；2110’-P型金氧半晶体管；2111-N型金氧半晶体管；2112P型金氧半晶体管；2113-N型金氧半晶体管；2114-P型金氧半晶体管；2115-N型金氧半晶体管；2116-P型金氧半晶体管；2117-N型金氧半晶体管；2118-P型金氧半晶体管；2119-N型金氧半晶体管；2120-N型金氧半晶体管；2121-N型金氧半晶体管；2122-行选择晶体管；2123-行选择晶体管；2124-N型金氧半晶体管；2124’-N型金氧半晶体管；2125-N型金氧半晶体管；2126-P型金氧半晶体管；2127-N型金氧半晶体管；2128-P型金氧半晶体管；2129-N型金氧半晶体管；2129’-N型金氧半晶体管；2130-N型金氧半晶体管；2130’-N型金氧半晶体管；2131-P型金氧半晶体管；2132-P型金氧半晶体管；2133-电容器；2134-电阻器；2135-N型金氧半晶体管；2136-P型金氧半晶体管；4101-P型金氧半晶体管；4102-P型金氧半晶体管；4103-P型金氧半晶体管；4104-P型金氧半晶体管；4105-P型金氧半晶体管；4106-P型金氧半晶体管；4107-N型金氧半晶体管；4108-N型金氧半晶体管；4109-P型金氧半晶体管；4110-P型金氧半晶体管；4111-电导晶体管；4112-电导晶体管；4199-节点；4201-N型金氧半晶体管；4202-P型金氧半晶体管；4203-N型金氧半晶体管；4204-P型金氧半晶体管；4205-N型金氧半晶体管；4206-P型金氧半晶体管；4207-N型金氧半晶体管；4208-P型金氧半晶体管；4209-N型金氧半晶体管；4210-P型金氧半晶体管；4331-逆偏压二极管；4332-逆偏压二极管；4333-逆偏压二极管；6111-细线路金属结构；6121-细线路金属结构；6121a-细线路金属结构；6121b-细线路金属结构；6121c-细线路金属结构；6141-细线路金属结构；6190-金属接垫；6190’-金属接垫；6290-金属接垫；6191-细线路金属结构；6311-细线路金属结构；6321-细线路金属结构；6321a-细线路金属结构；6321b-细线路金属结构；6321c-细线路金属结构；6341-细线路金属结构；6390-金属接垫；6391-细线路金属结构；6391’-细线路金属结构；6490-金属接垫；6490’-金属接垫；8011’-凹陷部；8011a-黏着/阻障/种子层；8011b-黏着/阻障/种子层；8012a-厚金属层；8012b-厚金属层；8021-黏着/阻障/种子层；8022-厚金属层；8031-黏着/阻障/种子层；8032-厚金属层；8110-接触接垫；8111-黏着/阻障/种子层；8112-厚金属层；8120-接触接垫；8121-黏着/阻障/种子层；8122-厚金属层；8211-黏着/阻障/种子层；8212-厚金属层；8310-接触接垫；8311-黏着/阻障/种子层；8311a-黏着/阻障/种子层；8311b-黏着/阻障/种子层；8312-厚金属层；8312a-厚金属层；8312b-厚金属层；8320-接触接垫；8321-黏着/阻障/种子层；8321a-黏着/阻障/种子层；8321b-黏着/阻障/种子层；8322-厚金属层；8322a-厚金属层；8322b-厚金属层；9511-聚合物层开口；9512-聚合物层开口；9514-聚合物层开口；9519-聚合物层开口；9519’-聚合物层开口；9531-聚合物层开口；9532-聚合物层开口；9534-聚合物层开口；9539-聚合物层开口；9539’-聚合物层开口；9549-聚合物层开口；9829-聚合物层开口；9831-聚合物层开口；9834-聚合物层开口；9839-聚合物层开口；9849’-聚合物层开口；9919-聚合物层开口；9929-聚合物层开口；9939-聚合物层开口；9939’-聚合物层开口；9949-聚合物层开口；9949’-聚合物层开口。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
本发明所述的线路组件是包括晶圆(monolithic wafer)、芯片(chip)或封装单体等。
第一实施例：连接一稳压器或变压器的保护层上方(over-paeeivation)电源/接地参考电压总线。
请先同时参阅图1B至图1C、图2B至图2C与图3B至图3D所示，其是公开出本发明的第一实施例。其中，图1B与图1C呈现出一简化的电路示意图，其是利用保护层5上的金属线路或平面81以及/或是金属线路或平面82连接稳压器(voltage regulator)或变压器(voltage converter)41与内部电路20(包括21、22、23、24)，并利用此金属线路或平面81以及/或是金属线路或平面82分配一稳压器或变压器41输出的电压以及/或是一接地参考电压。图2B与图2C分别呈现出图1B与图1C所示的电路的俯视示意图。图3B与图3C则分别呈现出图1B与图1C所示的电路的剖面示意图。另外，在图1是列与图2是列中，保护层5是以虚线表示，形成在保护层5上的线路或平面是以“粗线”来表示，而形成在保护层5下的线路则是以“细线”来表示，且此种表示法也适用在本发明的所有实施例中。
在本实施例中，电源是由一芯片内建的稳压器或变压器41凭借保护层上方的金属线路或平面传送至位于同一集成电路芯片(integrated circuit，IC)上的数个组件(电路)。通过沉积在保护层上的金属线路或平面，电源可在低损耗情况下传送到数个组件或电路单元中。此种加入调控电压以及利用保护层上方金属线路或平面传输电压的设计可以将输往内部电路的电压准位很精准地控制在一电压准位上。另，稳压器的输出电压是介于此稳压器内的一设定目标电压的正负10％之间(即稳压器输出一电压值时，此电压值与设定目标电压值之间的差值除以设定目标电压值的百分比是小于10％)，并以介于此设定目标电压的正负5％之间为较佳者，其中此稳压器的设定目标电压值比如是介于0.5伏特至10伏特之间或是介于0.5伏特至5伏特之间。所以，凭借此种方式可以防止输入节点(input node)受到外部供应电源所产生的电压突波或是较大的电压波动，因此通过此种设计可以改善电路性能。然而，在某些应用中，由于芯片需要不同在外部供应电源所提供的电压，所以芯片内除了稳压器的外，也需利用一变压器将外部供应电源所提供的电压转换成芯片内所需的电压。此变压器可将一输入电压转换成一输出电压，而输出电压与输入电压值不同，且输入电压与输出电压的差值除以输出电压的百分比大于10％，其中此输出电压比如是介于1伏特至10伏特之间或是介于1伏特至5伏特之间。另外，此变压器的型式可以是一降压变压器或是一增压变压器。
图1A、图2A与图3A是公开出现有一稳压器或变压器41如何连接到内部电路20(包括21、22、23与24)的电路示意图、俯视示意图与剖面示意图。此现有技术是利用保护层5下的细线路金属结构619、6191与61(包括618、6111、6121与6141，其中6121又包括6121a、6121b与6121c)来使稳压器或变压器41接受外部供应电源输入的电压Vdd、输出一电压Vcc以及传送电压Vcc至内部电路20(包括21、22、23与24)。然而，位于保护层5下并使用晶圆制程与材料所制造的细线路金属结构61并无法轻易地提供厚的金属层(例如厚度5微米的金属层)或者是厚的介电层(例如厚度5微米的介电层)。此外，细线路金属层的高单位长度电阻与高单位长度电容会导致电源电压降(IR voltage drop)、噪声(noises)、讯号失真(signal distortion)、传递时间延迟(propagation time delay)、高功率消耗(highpower consumption)以及产生高热(high heat generation)。
请参阅图1B所示，其是为本发明第一实施例的电路示意图。在此实施例中，一稳压器或变压器41是经由保护层开口519与细线路金属结构619接受外部供应电源输入的电压Vdd，并输出一电压Vcc至内部电路20(包括21、22、23与24)。稳压器或变压器41在节点P输出的电压Vcc是通过下列的方式配送至内部电路21、22、23、24的电压节点Tp、Up、Vp、Wp，此方式是首先通过细线路金属结构619’往上经过位于保护层5的保护层开口519’，接着经过保护层5上的一金属线路或平面81，再来往下通过保护层开口511、512、514，的后经过细线路金属结构61’(包括611、612、614，其中612又包括612a、612b、612c)到内部电路20，其中经过细线路金属结构611至内部电路21；经过细线路金属结构612a与细线路金属结构612b至内部电路22；经过细线路金属结构612a与细线路金属结构612c至内部电路23，以及；经过细线路金属结构614至内部电路24。
另，内部电路20(包括21、22、23、24)是至少由一金氧半晶体管(MOS transistor)所构成，且上述的细线路金属结构是连接到内部电路20(包括21、22、23、24)的金氧半晶体管，比如连接到金氧半晶体管的源极(source)，而此金氧半晶体管可以是“通道寛度(Channel width)/通道长度(Channel length)”比值介于0.1至5之间或是介于0.2至2之间的一N型金氧半晶体管(NMOS transistor)，或是“信道寛度/信道长度”比值介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管(PMOStransistor)。此外，流经金属线路或平面81的电流是介于50微安培至2毫安之间或是介于100微安培至1毫安之间。
因此，图1B所示的结构是使用一金属线路或平面81作为一电源线路或平面，此外因为保护层5上的金属线路或平面81是为一厚金属导体，而厚金属导体具有低电阻的优点，所以可以大幅减少金属线路或平面81所产生的压降(voltage drop)，并可稳定金属线路或平面81提供的电源电压。
在图1B至图1C、图2B至图2C与图3B至图3D中，内部电路20包括内部电路21、内部电路22、内部电路23与内部电路24，其中内部电路22、24是为或非门(NOR gate)，而内部电路23是为与非门(NAND gate)，另每一个或非门和与非门均有三个输入节点Ui、Wi、Vi、一个输出节点Uo、Wo、Vo、一个电压Vcc电源节点Up、Wp、Vp以及一个接地参考电压Vss接地节点Us、Ws、Vs，而内部电路21则具有一个输入节点Xi、一个输出节点Xo、一个电压Vcc电源节点Tp与一个接地参考电压Vss接地节点Ts。因此，内部电路20(包括21、22、23与24)通常具有讯号节点(signal node)、电源节点(power node)以及接地节点(ground node)。然而，内部电路20(包括21、22、23与24)也可以是任何一种型式的集成电路，此部份之内容将一并在后续图15是列中说明内部电路20(包括21、22、23与24)时叙述；另有关内部电路21的一些应用范例则将在随后图5C至图5J以及图5M至图5R中说明。
请同时参阅图2B与图3B所示，其是分别为本发明图1B所示的俯视示意图与剖面示意图。在图3B中，细线路金属结构611、612、614、619、619’可以是由细线路金属层60与开口30’内填满的导电栓塞60’形成，形成的方式比如是以约略对准的堆栈方式形成，也就是说上下两开口30’之间是大致对准的、上下两细线路金属层60之间是大致对准的，以及上下两导电栓塞60’之间也是大致对准的，另细线路金属层60之间是由细线路介电层30(例如氧化硅)分开，而有关上述细线路金属结构的说明也适用在本发明的所有实施例。在图2B中，保护层5上的金属线路或平面81可以是单层图案化金属层(例如图3B的图案化金属层811)或多层图案化金属层(图中未示)，而当金属线路或平面81为多层图案化金属层时，图案化金属层之间是由一聚合物层分开，而此聚合物层可以是聚酰亚胺(polyimide，PI)、苯基环丁烯(benzo cyclo butene，BCB)、聚对二甲苯(pary lene)、环氧基材料(epoxy-based material)，例如环氧树脂或是由位于瑞士的Renens的SotecMicrosystems所提供的photoepoxySU-8、弹性材料(elastomer)，例如硅酮(silicone)。此外，金属线路或平面81是包括一黏着/阻障/种子层(adhesion/barrier/seed layer)以及一厚金属层，例如在图3B中，图案化金属层811包括有一黏着/阻障/种子层8111以及一厚金属层8112。至于有关形成金属线路或平面81的方法以及金属线路或平面81的详细叙述则将在后续图15是列、图16是列、图17是列、图18是列与图19是列中说明。另，细线路金属结构612包括有细线路金属结构612a、细线路金属结构612b和细线路金属结构612c，其是用来作为区域性功率(localpower)的分配，而金属线路或平面81则用来作为全面性功率(global power)的分配，并与细线路金属结构61’(包括611、612、614)与细线路金属结构619’相连接。请同时参阅图1B、图2B与图3B所示，外部供应电源在接触接垫8110提供一电压Vdd，并在通过一保护层开口519和一细线路金属结构619后，输入到稳压器或变压器41，其中此细线路金属结构619包括细线路金属层60最顶层的一金属接垫(metal pad)6190，并通过保护层开口519暴露出金属接垫6190而连接到接触接垫8110。
本发明利用一顶端聚合物层99覆盖金属线路或平面81，此顶端聚合物层99可以是聚酰亚胺、苯基环丁烯、聚对二甲苯、环氧基材料(例如环氧树脂或photoepoxySU-8)、弹性材料(例如硅酮)，例如图3B所示，图案化金属层811覆盖一顶端聚合物层99。另，在保护层5与金属线路或平面81之间也可选择性增加一聚合物层95，此聚合物层95可以是聚酰亚胺、苯基环丁烯、聚对二甲苯、环氧基材料(例如环氧树脂或photoepoxySU-8)、弹性材料(例如硅酮)，例如图3D所示，在保护层5与图案化金属层811之间增加一聚合物层95，其中聚合物层开口9519、9519’、9511、9512、9514是分别对准在保护层5中的保护层开口519、519’、511、512、514。在本发明中，聚合物层开口底部的尺寸可以是小于下方保护层开口的尺寸，而且聚合物层覆盖部份保护层开口所暴露出的接垫，例如在图3D中，聚合物层开口9519、9519’底部的尺寸即是分别小于下方保护层开口519、519’的尺寸，而且聚合物层95覆盖部份保护层开口519、519’所暴露出的金属接垫6190、6190’，另外保护层开口519、519’的尺寸是介于20微米至100微米之间，而聚合物层开口9519、9519’的尺寸则是介于20微米至100微米之间；然而在某些设计中，聚合物层开口的尺寸也可以是大于下方保护层开口的尺寸，并通过聚合物层开口暴露出保护层开口所暴露出的所有部份，例如聚合物层开口9511、9512、9514的尺寸即是分别大于下方保护层开口511、512、514的尺寸，而且聚合物层开口9511、9512、9514分别暴露出保护层开口511、512、514所暴露出的所有部份，此外保护层开口511、512、514的尺寸是介于10微米至50微米之间，而聚合物层开口9511、9512、9514的尺寸则是介于20微米至100微米之间。有关上述的说明也适用在本发明的所有实施例。
另，用来分配稳定或转换电压Vcc的金属线路或平面81除了可以是单层图案化金属层(如图3B所示的图案化金属层811)的外，也可以是具有聚合物层沉积在每一金属层之间的多层图案化金属层，而且多层图案化金属层可以通过聚合物层之间的开口，使不同层的图案化金属层连接在一起。
再来，请同时参阅图1A、图2A与图3A所示，其是为现有相关技术，如图所示，外部供应电源是以下列所述的方式提供稳压器或变压器41所需的输入电压，其是为：利用保护层开口519所暴露出的金属接垫6190接收来自外部供应电源输入的电压Vdd，接着往下经过细线路金属结构619，最后将电压Vdd输入到稳压器或变压器41。继续，经由细线路金属结构61(包括618、6111、6121、6141)将电压调节器或变压器41的输出电压Vcc配送至内部电路21、22、23、24的电压Vcc节点。惟，此现有技术存在有显着地能量损失(energy loss)和速度减慢(speedreduction)的缺点。
在图1B、图2B、图3B和图3D中，接地参考电压表示为Vss，但是并未对其电路、布局以及结构加以详述。现请同时参阅图1C、图2C和图3C所示，其是分别为本发明利用保护层上方金属线路或平面分配电压Vcc和接地参考电压Vss结构的电路示意图、俯视示意图和剖面示意图。其中，除了稳压器或变压器41和内部电路20(包括21、22、23、24)共享一接地参考电压的外，也就是除了内部电路20与稳压器或变压器41的接地节点Ts、Us、Vs、Ws、Rs均连接到同一接地参考电压节点Es的外，接地参考电压Vss的结构与连接方式是与上述提与的电压Vcc相似。在图1C、图2C和图3C中，接收接地参考电压Vss的接地节点Es是经由保护层5的保护层开口529与保护层5下的细线路金属结构629连接到稳压器或变压器41的接地节点Rs，以及经由金属线路或平面82(图3C中的图案化金属层821)、保护层开口521、522、524以及细线路金属结构621、622(包括622a、622b、622c)、624连接到内部电路21、22、23、24的接地节点Ts、Us、Vs、Ws。
现请参阅图3C所示，其是公开出保护层上方用来作为电源/接地参考电压结构的两层图案化金属层812与821，其中底层的图案化金属层821是为金属线路或平面82，用作分配一接地参考电压Vss的路线、总线或平面，而顶层的图案化金属层812则是为金属线路或平面81，用作为分配一电压Vcc的线路、总线或平面。另在图3C中，号码821用以代表作为接地参考电压的图案化金属层，其中号码821右边的数字1是表示第一金属层，号码821中间的数字2表示接地(ground)，而号码821左边的数字8则表示保护层上方金属(over-passivation metal)。同样地，在图3C中，号码812用以代表作为电源的图案化金属层，其中号码812右边的数字2是表示第二金属层，号码812中间的数字1表示电源(power)，而号码812左边的数字8则表示保护层上方金属。继续，一聚合物层98隔开两图案化金属层821与812，以及一顶端聚合物层99覆盖在顶端的图案化金属层812上，其中聚合物层98可以是聚酰亚胺、苯基环丁烯、聚对二甲苯、环氧基材料(例如环氧树脂或photoepoxySU-8)、弹性材料(例如硅酮)。另，可选择性形成一聚合物层97(图3C中未示)在保护层5与图案化金属层821最底端之间，而此聚合物层97可以是聚酰亚胺、苯基环丁烯、聚对二甲苯、环氧基材料(例如环氧树脂或photoepoxySU-8)、弹性材料(例如硅酮)。关于图3C中的聚合物层97、98、99的材料与制程则与图3B和图3D相同，而相关叙述则将在后续图15是列中说明。此外，图3C中用来分配接地参考电压Vss的图案化金属层821是通过保护层开口521、522、524、529以及细线路金属结构621、622、624、629连接到保护层下方之内部电路21、22、23、24的接地节点Ts、Us、Vs、Ws以及稳压器或变压器41的接地节点Rs，而用来分配电压Vcc的图案化金属层812则是通过聚合物层开口(图中未示)、保护层开口(图中未示)以及细线路金属结构(图中未示)连接到保护层下方之内部电路21、22、23、24的电源节点Tp、Up、Vp、Wp以及稳压器或变压器41的电源节点(图中未示)。另，流经金属线路或平面81、82的电流是介于50微安培至2毫安之间或是介于100微安培至1毫安之间。
在某些应用中，金属线路或平面81除了用在电源设计的外，金属线路或平面81内的线路或平面也可以用来传输数据或讯号(例如数字讯号或模拟讯号)。同样地，金属线路或平面82除了用在接地设计的外，金属线路或平面82内的线路或平面也可用来来传输数据或讯号(例如数字讯号或模拟讯号)。
保护层上方结构尚有更多其它型式，其叙述如下：(1)在高性能(highperformance)电路或高精密(high percision)模拟电路的应用上，图案化金属层812与图案化金属层821之间可以增加用来传输讯号(例如数字讯号或模拟讯号)的一图案化金属层(图中未示)，并且在此图案化金属层的下方和上方分别形成有一聚合物层(图中未示)，使此图案化金属层与图案化金属层812与图案化金属层821隔开；(2)在高电流(high current)或高精密(high percision)电路的应用上，图案化金属层812的上方可以增加用来分配一接地参考电压的一图案化金属层(图中未示)，并且在此图案化金属层和图案化金属层812之间形成一聚合物层，以及利用一顶端聚合物层覆盖此图案化金属层。换言的，图案化金属层812是在图案化金属层821与此图案化金属层的中间，因而形成一种Vss/Vcc/Vss结构在保护层5上方；(3)若有需要，可以更进一步地在上述(2)中增加的图案化金属层上方，形成用来分配一电源的另一图案化金属层(图中未示)，并且在上述(2)中增加的图案化金属层和图案化金属层812之间形成一聚合物层、在上述(2)中增加的图案化金属层和另一图案化金属层之间形成另一聚合物层，以及一顶端聚合物层覆盖在另一图案化金属层上，因而产生一种Vss/Vcc/Vss/Vcc(由下到上的堆栈型式)的电源/接地参考电压结构。对于高电流电路、高精密模拟电路、高速(high speed)电路、低功率(lowpower)电路、电源管理(power management)电路以及高性能电路而言，上述的结构可以提供一种稳定的电源供应器。
请参阅图4所示，其是公开出在图1B至图1D、图2B至图2C和图3B至图3D中所示的稳压器或变压器41的一范例。此范例电路是同时具有稳压与变压功能的一变压器，而且通常使用在如1991年由B.Prince着而由John Wiley&Sons发行的“Semiconductor Memories：Ahand book of Design，Manufacture andApplication”一书所述的现代动态随机存取内存(Dynamic Random AccessMemory，DRAM)的设计中。如图4所示，通过变压器的稳压以及变压功能，外部供应电源输入的电压Vdd可被转换成一输出电压Vcc，且此输出电压Vcc与一设定目标电压Vcc0之间的差值除以设定目标电压Vcc0的百分比是小于10％，并以小于5％为较佳者。如同“背景技术”内容所述，更多现代的集成电路芯片需要凭借芯片内建变压器的方式来使外部(系统、电路板、模块或电路卡)供应电源所供应的电压转换成芯片所需的电压。此外，某些芯片，如一动态随机存取内存芯片，在同一芯片上甚至需要两倍或者是三倍的电压，例如周边控制电路使用3.3伏特(V)，而内存单元数组区域中之内存单元(memory cell)使用1.5伏特。
在图4中，变压器包括有两个电路区块(circuit block)，其是为参考电压产生器(voltage reference generator)410以及电流镜电路(current mirror circuit)410’。参考电压产生器410可在节点R中产生一参考电压VR，以避免受到节点4199的外部电源供应电压Vdd的电压波动(voltage fluctuation)影响。另，外部电源供应电压Vdd也是参考电压产生器410的输入供应电压(input supply voltage)。参考电压产生器410包括有两电压分压器(voltage divider)路径，一是包括三个连接在一起的P型金氧半晶体管4101、4103、4105，另一则是括两个连接在一起的P型金氧半晶体管4102、4104。继续，通过P型金氧半晶体管4103的漏极(drain)与P型金氧半晶体管4104的栅极(gate)的相连，参考电压VR可以受到调控。因此，当外部电源供应电压Vdd波动上升时，节点G的电压上升，导致P型金氧半晶体管4104的开启程度较低，进而使参考电压VR下降。同样地，当外部电源供应电压Vdd下降时，参考电压VR则会上升。至此，上述之内容解释了参考电压产生器410的调整特性。参考电压产生器410的输出是用来作为电流镜电路410’的一参考电压。对于一集成电路芯片而言，电流镜电路410’可以输出稳定的电压并具有大电流的能力，另凭借避免一外部电源供应电压Vdd至接地参考电压Vss的直接高电流路径，电流镜电路410’也可以消除巨大功率消耗或是浪费。此外，通过P型金氧半晶体管4109的漏极与P型金氧半晶体管4106的栅极的相连，以及输出电压节点P连接至参考电压镜(reference-voltage-mirror)P型金氧半晶体管4110的栅极，电流镜电路410’可以调控输出的电压Vcc，让输出的电压Vcc被控制在一指定的电压中。另，电导晶体管(conductance transistor)4112是为一小的P型金氧半晶体管，且其栅极与接地参考电压Vss相连，因此电导晶体管4112永远处在开启状态；而电导晶体管4111是为一大的P型金氧半晶体管，且其栅极受到一讯号Φ的控制，当内部电路在主动周期(active cycle)时，电导晶体管4111处在开启状态，让P型金氧半晶体管4109与N型金氧半晶体管4107所形成的电流路径(curren path)以及P型金氧半晶体管4110与N型金氧半晶体管4108所形成的电流路径具有快速响应(fast response)。另外，电导晶体管4111的开启，可以将内部电路(例如图1B至图1C、图2B至图2C、图3B至图3D中之内部电路21、22、23、24)的大瞬时电流(transient current)需求所造成的输出电压Vcc瞬间不稳定的情况减到最小。当内部电路在闲置周期(idle cycle)时，晶体管4111则处在关闭状态，以避免功率消耗(power consumption)。
第二实施例：连接内部电路(internal circuit)的保护层上方连接线路(over-passivation interconnection)。
如本发明的专利权人在先前专利中所公开之内容，例如美国专利第6,657,310号和美国专利第6,495,442号，本发明的厚金属导体(或是保护层上方的金属线路或平面)可以用来分配讯号、电压或接地参考电压。另外，本发明所使用的“保护层上方(over-passivation)”字词是为本发明的专利权人在先前专利中，例如美国专利第6,495,442号，所选择使用的“后护层(post-passivation)”字词，而“保护层上方”的金属线路或平面比如可以用来作为集成电路内部电路的连接线路(interconnection)。在此实施例中，厚金属导体(或是保护层上方的金属线路或平面)可将数据或讯号从一第一内部电路的一输出节点(output node)传送至一第二内部电路的一输入节点(input node)。设计用来连接两个相距较长(例如超过1毫米)之内部电路间的一组相似节点(例如数据、位或讯号地址)的一束金属线路，例如用来连接同一芯片上的一处理器单元与一内存单元间的8位、16位、32位、64位、128位、256位、512位或1024位的数据(或地址)金属线路，通常这些金属线路被称作为总线(bus)，此总线比如是使用在一内存中的字符(word)总线或位(bit)总线。另，由于本发明在保护层上方提供一厚金属导体(或是保护层上方的金属线路或平面)来连接复数内部电路，且此厚金属导体可以远离半导体组件，所以当讯号经过厚金属导体(或是保护层上方的金属线路或平面)时，可以减少此讯号扰乱下方半导体组件的情形，或是可以减少下方半导体组件干扰此讯号的情形，让此讯号具有较佳的完整性(signal integrity)。惟，在此实施例中，保护层上方的厚金属导体(或是保护层上方的金属线路或平面)仅连接内部电路的节点，并没有经过任何芯片接外输入/输出电路(off-chip input/output circuit)，也没有连接到一外部电路。此外，本发明的保护层上方的厚金属导体(或是保护层上方的金属线路或平面)设计是不同在现有接垫重新配置(padre distribution)的设计。另，因为厚金属导体(或是保护层上方的金属线路或平面)具有低电阻的优点且所引起的寄生(parasitic)电容非常低，所以讯号将不会被剧烈地衰减，使得本发明非常适合用在高速、低功率、高电流或低电压的应用上。本发明在大部分情形下，并不需要额外的放大器、驱动器/接收器或讯号继电器(repeater)来帮助维持讯号的完整性，然而在某些情况下，则需要一内部驱动器(internal driver)、内部接收器(internal receiver)、讯号继电器或者是内部三态缓冲器(internal tri-statebuffer)，来长距离传送讯号，且内部驱动器、内部接收器、内部三态缓冲器或讯号继电器均包括有尺寸小于芯片接外电路的金氧半晶体管(MOS transistor)的金氧半晶体管，至于有关内部电路、内部驱动器、内部接收器、内部三态缓冲器以及芯片接外电路的金氧半晶体管的尺寸，将在后续之内容中详加叙述和比较。
现请同时参阅图5B、图6B和图7B所示，其是公开出本发明的第二实施例。图5B呈现出一简化的电路示意图，其是利用保护层5上的金属线路或平面83以及保护层5下的细线路金属结构631、632a、632b、632c、634连接内部电路20(包括21、22、23、24)。在图5B中，内部电路21具有一输入节点Xi与一输出节点Xo，并通过输出节点Xo送出一讯号，而此讯号可凭借金属线路或平面83以及细线路金属结构631、632a、632b、632c、634传送到内部电路22、23、24的输入节点Ui、Vi、Wi，另内部电路21可以是一逻辑闸(logic gate)，例如反或(NOR)闸、反与(NAND)闸、或(OR)闸、且(AND)闸，或者是一内部缓冲器(如图5C、图5D和图5E所示的反相器、内部驱动器或内部三态缓冲器)。图6B呈现出图5B所示的电路的俯视示意图。图7B则呈现出图5B所示的电路的剖面示意图。此外，在图5B与图6B中，形成在保护层5上的线路或平面是以“粗线”来表示，而形成在保护层5下的线路结构则是以“细线”来表示。
在本发明中，用来驱动保护层上方金属线路之内部驱动器是与美国公开专利第20040089951号(本发明专利权人的先前专利)所述的芯片内驱动器(intra-chipdriver)相同。通过保护层5上的金属线路或平面83、保护层5中的保护层开口532、534以及保护层5下的细线路金属结构631、632a、632b、632c、634，三个内部逻辑电路(内部电路22、24为或非门，内部电路23为且闸)可以接收到内部电路21所传送的数据或讯号。因为保护层上方的金属线路或平面83具有低电阻以及可以产生低寄生电容的特性，所以输入节点Ui、Vi、Wi介于Vdd至Vss之间的电压振幅(voltage swing)具有非常小的衰减和噪声。另外，在本实施例中，金属线路或平面并不需要连接到任何将在后续第11图是列中用来连接至一外部电路的芯片接外电路，例如静电放电(ESD)防护电路、芯片接外驱动器、芯片接外接收器或芯片接外缓冲器电路(例如芯片三态缓冲器电路)，所以本实施例可改善速度和减少功率消耗。
请同时参阅图5A、图6A与图7A所示，其是为本实施例的相关现有技术，如图所示，位于保护层5下方之内部电路21是通过细线路金属结构6311、638、6321a、6321b连接到一内部电路22(例如一或非门)、通过细线路金属结构6311、638、6321a、6321c连接到一内部电路23(例如一与非门)以及通过细线路金属结构6311、638、6341连接到其它内部电路24(例如一或非门)。因此，现有是依赖位于保护层5下方的细线路金属结构638、6311、6321、6341来将内部电路21输出的数据传送到其它内部电路22、23、24。惟，现有设计会导致讯号衰减、性能降低、高功率消耗以及产生高热。
接着，请同时参阅图5B与图6B所示，其是在保护层5上建立一金属线路或平面83，并通过位于保护层5上的金属线路或平面83取代图5A与图6A中细线路金属结构638，使内部电路21、22、23、24凭借金属线路或平面83连接在一起，如图所示，一讯号由内部电路21的一输出节点(通常是内部电路21的一金氧半晶体管的漏极)输出，然后传送经过保护层5下方的细线路金属结构631、保护层5的保护层开口531以及保护层5上的金属线路或平面83，接着(1)经过保护层5的保护层开口534以及保护层5下的细线路金属结构634，最后往下传送到内部电路24(例如一或非门)的一输入节点(通常是内部电路24的一金氧半晶体管的栅极，例如或非门的一金氧半晶体管的栅极)；(2)经过保护层5的保护层开口532以及保护层5下的细线路金属结构632(包括632a、632b、632c)，最后传送到内部电路22(例如一或非门)与内部电路23(例如一与非门)的一输入节点(通常分别是内部电路22与内部电路23的一金氧半晶体管的栅极，例如分别是或非门与与非门的一金氧半晶体管的栅极)。
因此，综上所述，内部电路21的一输出节点(通常是内部电路21的一金氧半晶体管的漏极)是与保护层5下的细线路金属结构631连接，接着经过保护层5的保护层开口531连接保护层5上的金属线路或平面83，最后经过保护层5的保护层开口532、534连接保护层5下的细线路金属结构632、634，进而与内部电路22、23、24的一输入节点(通常是内部电路22、23、24的一金氧半晶体管的栅极)连接。其中，内部电路21、22、23、24包括一或非门、一或门、一且闸或一与非门，且内部电路21、22、23、24是至少由一金氧半晶体管所构成所构成，也就是说或非门、或门、且闸或与非门是至少由一金氧半晶体管所构成，而此金氧半晶体管比如是尺寸(信道宽度除以信道长度的比值)介于0.1至5之间或介于0.2至2之间的一N型金氧半晶体管，或是尺寸(信道宽度除以信道长度的比值)介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管，另流经金属线路或平面83的电流比如是介于50微安培(μA)至2毫安之间的范围，或是介于100微安培至1毫安之间。
继续，请同时参阅图7B与图7C所示，其是为图5B所示的电路结构的两种实施态样，如两图所示，保护层5上方的金属线路或平面83可以是单层图案化金属层(如图7B所示的单层图案化金属层831)，或者是多层图案化金属层，且在每一相邻图案化金属层之间具有一聚合物层，例如图7C所示的两层图案化金属层831(包括831a与831b)与832，且在两图案化金属层831与832之间具有一聚合物层98。另，保护层5上方的金属线路或平面83可以覆盖一顶端聚合物层99(如图7B所示，一顶端聚合物层99覆盖在金属层831上；如图7C所示，一顶端聚合物层99覆盖在图案化金属层832上)，而且顶端聚合物层99并没有开口暴露出金属线路或平面83，所以保护层5上方的金属线路或平面83(例如图案化金属层831或图案化金属层832)无法连接到外部电路。换言的，在此实施例中，金属线路或平面83(例如图案化金属层831或图案化金属层832)并没有用来连接外部电路的接触接垫(contact pad)。
在图7B中，图案化金属层831的号码各是代表：“8”是代表保护层上方金属，“3”是代表一讯号线路，而“1”则是代表保护层上方的第一金属层。同理推知，在图7C中，图案化金属层832的号码各是代表：“8”是代表保护层上方金属，“3”是代表一讯号线路，而“2”则是代表保护层上方的第二金属层。另外，保护层5上的图案化金属层831包括一黏着/阻障/种子层(adhesion/barrier/seed layer)8311以及一厚金属层8312，另外可选择性形成一聚合物层95在保护层5和图案化金属层831最底层之间，如图7D所示。同理，在图7C中，保护层5上的图案化金属层831a、831b、832包括一黏着/阻障/种子层8311a、8311b、8321以及一厚金属层8312a、8312b、8322，而且也可选择性形成一聚合物层95在保护层5和图案化金属层831(包括831a、831b)最底层之间。
图7C除了保护层上方结构包括有两图案化金属层831与832的外，其余都与图7B相似。在图7C中，其是以两图案化金属层831(包括831a、831b)和图案化金属层832来取代图7B中的单一图案化金属层831，并利用一聚合物层98来分隔图案化金属层831和图案化金属层832。另外在讯号传送方面，一讯号从内部电路21的输出节点(通常是内部电路21的一金氧半晶体管的漏极)输出，然后传送经过保护层5下方的细线路金属结构631、保护层5中的一保护层开口531以及保护层5上方的图案化金属层831b，接着(1)在第一路径中：往上经过聚合物层98中的开口聚合物层9831，经过图案化金属层832，往下经过一聚合物层开口9834，经过图案化金属层831a，经过保护层5的一保护层开口534，经过保护层5下方的细线路金属结构634，最后往下传送到内部电路24(例如或非门)的一输入节点(通常是内部电路24的一金氧半晶体管的栅极，例如或非门的一金氧半晶体管的栅极)；(2)在第二路径中：往下经过保护层5的一保护层开口532以及经过保护层5下的细线路金属结构632，最后传送到内部电路22(例如或非门)与内部电路23(例如与非门)的一输入节点(通常分别是内部电路22与内部电路23的一金氧半晶体管的栅极，例如分别是或非门与与非门的一金氧半晶体管的栅极)。
另，有关本发明第二实施例的保护层上方金属线路或平面、聚合物层与内部电路的部份，将在后续图15是列、图16是列、图17是列、图18是列与图19是列中详加叙述。
此外，在图5B、图6B、图7B、图7C与图7D中，金属线路或平面83(包括831以及/或是832)未有与用来连接一外部电路的芯片接外电路连接，所以金属线路或平面83上不会产生有显着的电压降(voltagedrop)或是讯号衰减。
另，本发明一金氧半晶体管的尺寸可以被定义成是通道宽度(channelwidth)除以通道长度(channellength)的比值，或精确地说是有效信道宽度除以有效信道长度的比值，此定义适用在本发明所有实施例中。
现在请同时参阅图5C至图5E所示，其是公开出内部电路21作为一内部缓冲器(internal buffer)的范例，其中此内部缓冲器是至少由一金氧半晶体管(MOStransistor)所构成，而此金氧半晶体管比如包括信道寛度/信道长度比值介于3至60之间或介于5至20之间的一P型金氧半晶体管(PMOStransistor)，或是信道寛度/信道长度比值介于1.5至30之间或介于2.5至10之间的一N型金氧半晶体管(NMOStransistor)，而且此时流经金属线路或平面83的电流是介于500微安培至10毫安之间或是介于700微安培至2毫安之间。图5C揭示一反相器211，用以作为图5B、图6B、图7B、图7C与图7D之内部电路21。在第一个应用中，N型金氧半晶体管2101与P型金氧半晶体管2102的尺寸可以及使用在内部电路的金氧半晶体管的尺寸相同，所以在反相器211中，N型金氧半晶体管2101的尺寸是介于0.1至5之间，并以介于0.2至2之间为较佳者，而P型金氧半晶体管2102的尺寸则是介于0.2至10之间，并以介于0.4至4之间为较佳者。另外，由反相器211输出并且经过保护层5上方的金属线路或平面83的电流是介于50微安培(μA)至2毫安之间的范围，并以介于100微安培至1毫安之间的范围为较佳者。在第二个应用中，反相器211需要输出一较大的驱动电流(drive current)，例如当内部电路22、23、24需要高负载(heavy load)时，或者是当内部电路22、23、24与内部电路21的相距大于1毫米或3毫米而需要一长距离的连接金属线路时，反相器211需要输出一较大的驱动电流。此外，来自反相器211输出的电流是高在一般之内部电路，且电流，例如1毫安(mA)或5毫安，是介于500微安培(μA)至10毫安之间的范围，而以介于700微安培至2毫安之间的范围为较佳者。因此，在第二个应用中，反相器211的N型金氧半晶体管2101的尺寸是介于1.5至30之间的范围，并以介于2.5至10之间的范围为较佳者，而P型金氧半晶体管2102的尺寸则介于3至60之间的范围，并以介于5至20之间的范围为较佳者。至于更多有关(一般的)内部电路的金氧半晶体管的尺寸或者是用来驱动其它高负载内部电路之内部电路之内容，将在后续图15是列中详细叙述。
此外，在图5C中，N型金氧半晶体管2101的漏极是与保护层5上方的金属线路或平面83(如图5B、图6B、图7B、图7C与图7D所示)连接，而P型金氧半晶体管2102的漏极则是与保护层5上方的金属线路或平面83(如图5B、图6B、图7B、图7C与图7D所示)连接。
在大部分的应用上，因为保护层上方的金属线路或平面具有较小的阻抗，所以由较小金氧半晶体管形成的复数内部电路可以通过保护层上的金属线路或平面相互连接，其中所述的些内部电路包括尺寸(信道宽度除以信道长度的比值)介于0.1至5之间或介于0.2至2之间的一N型金氧半晶体管，或是尺寸(信道宽度除以信道长度的比值)介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管。另外，在某些应用上，当内部电路22、23、24需要高负载时，或者是当内部电路22、23、24与内部电路21的相距大于1毫米或3毫米而需要一长距离的连接金属线路时，则需要一较大的驱动电流。因此，在高负载的情形中，需要一内部驱动器(internal drive)或一内部缓冲器(internal buffer)。
图5D和图5E是公开出以内部驱动器212或内部三态缓冲器213作为内部电路21，并利用内部驱动器212或内部三态缓冲器213驱动如图5B、图6B、图7B、图7C与图7D所示的保护层5上的金属线路或平面83和其它内部电路22、23、24的范例。图5D和图5E所示的电路除了(1)内部驱动器212或内部三态缓冲器213不与一外部电路连接；以及(2)内部驱动器212或内部三态缓冲器213的金氧半晶体管尺寸小于芯片接外驱动器或芯片三态缓冲器的金氧半晶体管尺寸的外，其余分别与后续图11A与图11C中所述的芯片接外电路(off-chip circuit)相似。图5D中之内部驱动器212是为本发明的专利权人在美国公开专利第20040089951号中所述的芯片内驱动器(intra-chip driver)的一范例。内部三态缓冲器213提供了放大讯号的能力(drive capability)以及开或关的能力(switch capability)，而且内部三态缓冲器213特别有助在作为数据或地址总线的保护层上方的金属线路或平面传输一内存芯片中的一数据讯号或一地址讯号。
在图5D中，N型金氧半晶体管2103的尺寸是介于1.5至30之间，并以介于2.5至10之间为较佳者，而P型金氧半晶体管2104的尺寸则是介于3至60之间，并以介于5至20之间为较佳者，此外经过保护层5上的金属线路或平面83的电流以及内部驱动器212输出节点Xo(通常是为一金属半导体组件的漏极)输出的电流是介于500微安培至10毫安之间的范围，并以介于700微安培至2毫安之间的范围为较佳者。另，在图5D中，内部驱动器212可以驱动输出节点Xo输出的一讯号，并在经过保护层5上方的金属线路或平面83后，传送到内部电路22、23、24的输入节点Ui、Vi、Wi，但是并未传送到一外部电路。
在图5E中，N型金氧半晶体管2107的尺寸是介于1.5至30之间，并以介于2.5至10之间为较佳者，而P型金氧半晶体管2108的尺寸则是介于3至60之间，并以介于5至20之间为较佳者，此外经过保护层5上方的金属线路或平面83以及内部三态缓冲器213的输出节点Xo输出的电流是介于500微安培至10毫安之间的范围，并以介于700微安培至2毫安之间的范围为较佳者。另，在图5E中，内部三态缓冲器213可以驱动来自输出节点Xo输出的一讯号，并在经过保护层5上方的金属线路或平面83后，传送到内部电路22、23、24的输入节点Ui、Vi、Wi，但是并未传送到一外部电路。
当内部电路22、23、24需要高负载时，或者是当内部电路22、23、24与内部电路21的相距大于1毫米或3毫米而需要一长距离的连接金属线路时，内部驱动器212与内部三态缓冲器213的输出节点Xo需要输出一较大的驱动电流。
保护层上方金属线路或平面的重要应用的一是在连接一内存芯片上相距有一段距离之内存单元(memory cell)与内部电路(例如逻辑电路)。请参阅图5F所示，其是公开出一内存单元如何利用保护层5上的金属线路或平面83以及保护层5下的细线路金属结构连接到作为逻辑电路之内部电路22、23、24(图5B、图6B、图7B、图7C与图7D)。其中，此逻辑电路比如包括一或非门、一或门、一且闸或一与非门，另内部电路22、23、24可以是至少由一金氧半晶体管所构成，且上述的细线路金属结构是连接到内部电路22、23、24的一金氧半晶体管，例如连接到一金氧半晶体管的源极(source)、漏极(drain)或门极(gate)，而此金氧半晶体管可以是信道寛度/信道长度比值介于0.1至5之间或介于0.2至2之间的一N型金氧半晶体管，或是信道寛度/信道长度比值介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管，此外流经金属线路或平面83的电流比如是介于50微安培至2毫安之间或是介于100微安培至1毫安之间。
在此应用中，保护层5上的金属线路或平面83是作为一数据总线(data bus)，例如一位线(bit line)总线或是一反向位线(bit line)总线。在连接一内存数组(memoryarray)与逻辑电路的设计上，可以在保护层5上形成平行排列的4、8、16、32、64、128、256、512、1024、2048或4096条的金属线路或平面83，作为一内存芯片的数据总线，并利用这些金属线路或平面83传输内存单元与逻辑电路之间的数据讯号。保护层5上方的金属线路或平面83特别适用在一宽位(wide-bit)数据的传送上，例如传输64、128、256、512、1024位宽度(bitwidth)的数据。此外，当传输内存单元和逻辑电路(logic circuit)之间的讯号时，保护层5上方的金属线路或平面83除了作为上述提与的数据总线的外，也可以作为地址总线(address bus)，用以传输地址讯号。另，保护层5上的金属线路或平面83传输的讯号也包括频率(clock)讯号。图5F是以一静态随机存取内存单元215作为内存单元的一范例，惟此内存单元在本实施例中也可以是其它之内存单元，例如动态随机存取内存(DRAM)单元、可消除可程序只读存储器(EPROM)单元、电子可消除式只读存储器(EEPROM)单元、闪存(Flash)单元、只读存储器(ROM)单元与磁性随机存取内存(magnetic RAM，MRAM)单元。此静态随机存取内存单元215包括有六个金氧半晶体管，其是为两个驱动N型金氧半晶体管2115、2117，两个负载P型金氧半晶体管2116、2118，以及两个字码-线-控制(word-line-control)N型金氧半晶体管2119、2120。另，在一内存芯片中，凭借重复静态随机存取内存单元215可以形成一内存数组。当静态随机存取内存单元215在读取状态时，静态随机存取内存单元215输出互补数据，例如位(bit)数据以及反向位(bit)数据，并分别通过N型金氧半晶体管2119与N型金氧半晶体管2120将互补数据传输到位(bit)线以及反向位(bit)线，接着位(bit)数据和反向位(bit)数据传送经过行选择(columnselection，CS)晶体管2122、2123后输入至一感测放大器(senseamplifier)214。再来，内存单元的位线连接感测放大器214中的N型金氧半晶体管2113的栅极，以控制感测放大器214的N型金氧半晶体管2113的开或关，当感测放大器214的N型金氧半晶体管2113开启时，感测放大器214可以初使放大反向位(bit)数据使其具有较佳的波形或较佳的电压准位，并输出此经初使放大的反向位(bit)数据至内部三态缓冲器213。在图5F中，其是使用一差动放大器(differential amplifier)来作为感测放大器214的一范例，此差动放大器含有四个晶体管，包括两个N型金氧半晶体管2111、2113与两个P型金氧半晶体管2112、2114，其中此差动放大器是利用N型金氧半晶体管2121来隔离差动放大器和接地参考电压Vss，并凭借一行选择讯号来控制差动放大器，以避免功率消耗。当静态随机存取内存单元215未在读取状态时，也即当连接静态随机存取内存单元215的字符线与位线两者未被选择时，N型金氧半晶体管2121则关闭。从感测放大器214的N型金氧半晶体管2113栅极输出的反向位(bit)数据是传送到一内部驱动器、内部缓冲器或内部三态缓冲器213(如图5F所示)的输入节点Xi。另，控制讯号En、En是输出自一读取(readenable)电路(图中未示)，并利用此控制讯号En、En控制内部三态缓冲器213的开启或关闭。在图5F中，内部三态缓冲器213的输出节点Xo是通过保护层5上的金属线路或平面83输出更加放大的位数据至内部电路22、23、24(如图5B、图6B、图7B、图7C与图7D所示)。因此，综合以上所述，一静态随机存取内存单元215是通过感测放大器214、内部三态缓冲器213、保护层5下的细线路金属结构631、保护层5中的保护层开口531、保护层5上的金属线路或平面83、保护层5中的保护层开口532、534以及细线路金属结构632、634连接到同一芯片上之内部电路22、23、24，如图5B、图6B、图7B、图7C与图7D所示。其中，内部电路21在此即为一内部三态缓冲器213，惟此内部电路21也可以是内部驱动器212(如图5D所示)或是其它内部电路，例如或非门(NOR gate)、与非门(NAND gate)、且闸(ANDgate)、或门(OR gate)、加法器(adder)、多任务器(multiplexer)、双工器(diplexer)、乘法器(multiplier)、互补式金属氧化物半导体、双载子互补式金属氧化物半导体或双载子电路(bipolar circuit)，而当内部电路21为内部驱动器212时，内部第路21至少由一金氧半晶体管构成，且此金氧半晶体管包括信道寛度/信道长度比值介于3至60之间或介于5至20之间的一P型金氧半晶体管，或是信道寛度/信道长度比值介于1.5至30之间或介于2.5至10之间的一N型金氧半晶体管，而且此时流经金属线路或平面83的电流是介于500微安培至10毫安之间或是介于700微安培至2毫安之间；另，当内部电路21为上述的其它内部电路时，此内部第路21至少包括信道寛度/信道长度比值介于0.1至5之间或介于0.2至2之间的一N型金氧半晶体管，或是信道寛度/信道长度比值介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管，而且此时流经金属线路或平面83的电流是介于50微安培至2毫安之间或是介于100微安培至1毫安之间。
请参阅图5G所示，感测放大器214输出的反向位(bit)数据在到达内部电路21的输出节点Xo的前，将会先经过一通过电路(pass circuit)216，在此内部电路21即为通过电路216。此通过电路216可以是一简单的金氧半晶体管，例如N型金氧半晶体管2124，并且通过一读取讯号来加以控制。在此设计中，一静态随机存取内存单元215是通过感测放大器214、通过电路216、保护层5下的细线路金属结构631、保护层5中的保护层开口531、保护层5上的金属线路或平面83、保护层5中的保护层开口532、534以及保护层5下的细线路金属结构632、634连接到内部电路22、23、24，如图5B、图6B、图7B、图7C与图7D所示。
请参阅图5H所示，感测放大器214输出的反向位(bit)数据在到达内部电路21的输出节点Xo的前，将会先经过一闩锁电路(latch circuit)217，在此内部电路21即为闩锁电路217。闩锁电路217可以是一静态随机存取内存单元，用以在感测放大器214输出的数据送达逻辑电路(如内部电路22、23、24)的前，暂时储存感测放大器214输出的数据(也即数据被闩锁住)。另，N型金氧半晶体管2129、2130可通过一读取讯号来加以控制。在此设计中，一静态随机存取内存单元215是通过感测放大器214、闩锁电路217、保护层5下的细线路金属结构631、保护层5中的保护层开口531、保护层5上的金属线路或平面83、保护层5中的保护层开口532、534以及细线路金属结构632、634连接到内部电路22、23、24，如图5B、图6B、图7B、图7C与图7D所示。
然而，图5G的通过电路216或者是图5H的闩锁电路217并未提供大的驱动能力。为了驱动需要高负载之内部电路22、23、24，或者是长距离传输通过电路216输出的反向位(bit)数据或闩锁电路217输出的位(bit)数据到内部电路22、23、24，可以在通过电路的输出节点(如图5I所示)或闩锁电路的输出节点(如图5J所示)增加上述内容所提与的一内部驱动器212，以利用此内部驱动器212放大通过电路216输出的反向位(bit)数据或闩锁电路217输出的位(bit)资料。
请参阅5K图所示，除了内部电路21是接收来自内部电路24(在此是为一或非门)的讯号，而不是驱动内部电路24的外，其余电路设计均与图5B相似。此内部电路24(在此是为一或非门)是通过保护层5下的细线路金属结构634’、保护层5中的保护层开口534’、保护层5上的金属线路或平面83、保护层5中的保护层开口531’以及保护层5下的细线路金属结构631’，将其输出节点Wo发送的一讯号或数据传送到内部电路21的输入节点Xi’(通常是内部电路21的一金氧半晶体管的栅极)，同时内部电路24(在此是为一或非门)也通过保护层5下的细线路金属结构634’、保护层5中的保护层开口534’、保护层5上的金属线路或平面83、保护层5中的保护层开口532’以及保护层5下的细线路金属结构632a’、632b’，将其输出节点Wo发送的讯号或数据传送到内部电路22(在此是为一或非门)的输入节点Ui。再者，同时内部电路24(在此是为一或非门)也通过保护层5下的细线路金属结构634’、保护层5中的保护层开口534’、保护层5上的金属线路或平面83、保护层5中的保护层开口532’以及保护层5下的细线路金属结构632a’、632c’，将其输出节点Wo发送的讯号或数据传送到内部电路23(在此是为一与非门)的输入节点Vi。其中，细线路金属结构634’、631’可以由金属线路以及平面形成，而在此范例中，细线路金属结构634’、631’是由介电层中的导电栓塞和金属接垫以及细线路金属层形成，例如以约略对准的堆栈方式形成。在某些集成电路技术中，导电栓塞是为钨插塞(tungsten plug)或镶嵌铜(damascene copper)。内部电路21、22、23是以输入节点Xi’、Ui、Vi接收讯号，而在输出节点Xo’、Uo、Vo将讯号输出到其它内部电路。另外，内部电路21在此可以是一内部接受器212’(如图5L所示)、一内部三态缓冲器213’(如图5M所示)或是其它内部电路，比如是或非门(NORgate)、与非门(NAND gate)、且闸(AND gate)、或门(OR gate)、运算放大器(operational amplifier)、加法器(adder)、多任务器(multiplexer)、双工器(diplexer)、乘法器(multiplier)、模拟/数字转换器(A/D converter)、数字/模拟转换器(D/AConverter)、互补式金属氧化物半导体、双载子互补式金属氧化物半导体或双载子电路(bipolar circuit)，而当内部电路21为内部接受器212’时，内部电路21至少由一金氧半晶体管构成，且此金氧半晶体管包括信道寛度/信道长度比值介于3至60之间或介于5至20之间的一P型金氧半晶体管或者是信道寛度/信道长度比值介于1.5至30之间或介于2.5至10之间的一N型金氧半晶体管，而且此时流经金属线路或平面83的电流是介于500微安培至10毫安之间或是介于700微安培至2毫安之间；另，当内部电路21为上述的其它内部电路时，此内部第路21至少包括信道寛度/信道长度比值介于0.1至5之间或介于0.2至2之间的一N型金氧半晶体管或者是信道寛度/信道长度比值介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管，而且此时流经金属线路或平面83的电流是介于50微安培至2毫安之间或是介于100微安培至1毫安之间。除此的外，内部电路21尚包括一静态随机存取内存单元(SRAM cell)、动态随机存取内存单元(DRAM cell)、非挥发性内存单元(non-volatile memorycell)、闪存单元(flash memory cell)、可消除可程序只读存储器单元(EPRO Mcell)只读存储器单元(ROM cell)、磁性随机存取内存(magnetic RAM，MRAM)单元或感测放大器(senseamplifier)。另，内部电路21的输入节点通常是一金氧半晶体管的栅极。请参阅图5L所示，内部接收器212’可经由保护层5上的金属线路或平面83接受一讯号，并从输出节点Xo’输出一讯号至其它内部电路，但并不将此讯号输出至一外部电路。请参阅图5M所示，内部三态缓冲器213’可经由保护层5上的金属线路或平面83接受一讯号，并从输出节点Xo’输出一讯号至其它内部电路，但并不将此讯号输出至一外部电路。
在图5L中，N型金氧半晶体管2103’的尺寸是介于1.5至30之间，并以介于2.5至10之间为较佳者，而P型金氧半晶体管2104’的尺寸则是介于3至60之间，并以介于5至20之间为较佳者，此外经过保护层5上方的金属线路或平面83以及输入内部接收器212’的输入节点Xi的电流是介于500微安培至10毫安之间的范围，并以介于700微安培至2毫安之间的范围为较佳者。另外，内部接收器212’的输入节点Xi’可经由保护层5上的金属线路或平面83接受内部电路24的输出节点Wo输出的一讯号，但并不接收一外部电路输出的讯号，如图5B、图6B、图7B、图7C与图7D所示。
在图5N至图5R中，其是公开出将内部电路24(逻辑闸)输出的数据写入到一内存数组的一内存单元的设计。请同时参阅图5K与图5N所示，内部电路21可以是一内部三态缓冲器213’。此内部三态缓冲器213’具有放大数据以及开关的功能，另控制讯号En、En是输出自一读取电路(图中未示)，并利用此控制讯号En、En控制内部三态缓冲器213的开启或关闭。此外，通过保护层5上的金属线路或平面83，可将一位(bit)数据传送至内部三态缓冲器213’的输入节点Xi’，且当一放大的反向位(bit)数据是为一电源电压时，放大的反向位(bit)数据是由P型金氧半晶体管2110’输出至反向位(bit)线，而当一放大的反向位(bit)数据是为一接地参考电压时，放大的反向位(bit)数据是由N型金氧半晶体管2109’输出至反向位(bit)线。输出节点Xo’输出的放大反向位(bit)数据可以经过由一行选择(CS)讯号控制的行选择晶体管2122以及经过N型金氧半晶体管2119传送到静态随机存取内存单元215。请同时参阅图5K与图5N所示，内部电路24(在此是为一或非门)是通过一细线路金属结构634’、一保护层开口534’、保护层5上方的金属线路或平面83、一保护层开口531’、一细线路金属结构631’以及一内部三态缓冲器213’传送数据去写入一内存数组中的一静态随机存取内存单元215。
请参阅图5O所示，内部电路24(在此是为一或非门)输出的位数据在经过一通过电路216’后，连接到静态随机存取内存单元数组的位线，再来通过行选择晶体管而写入静态随机存取内存单元215。其中，图5K中之内部电路21即为一通过电路216’，而此通过电路216’可以是一简单的金氧半晶体管，例如N型金氧半晶体管2124’，并由一写入讯号(write enable signal)所控制。在此设计中(请同时参考图5K和图5O)，由内部电路24(在此是为一或非门)的输出节点Wo输出的一数据是通过下列途径写入到一静态随机存取内存单元215中：从一细线路金属结构634’开始，往上经过一保护层开口534’，经过保护层5上的一金属线路或平面83，往下经过一保护层开口531’、一细线路金属结构631’、一通过电路216’，然后连接到静态随机存取内存单元数组的位线，再来通过行选择晶体管写入到静态随机存取内存单元215。
请参阅图5P所示，其是与图5H相似，输入位线数据在写入静态随机存取内存单元215的前，可以暂时被储存或闩锁在一闩锁电路217’中。另，N型金氧半晶体管2129’、2130’是用来作为写入的控制。在此设计中(请同时参考图5K和图5P)，由内部电路24(在此是为一或非门)的输出节点Wo输出的一数据是通过下列途径写入到一静态随机存取内存单元215中：从一细线路金属结构634’开始，往上经过一保护层开口534’，经过保护层5上的一金属线路或平面83，往下经过一保护层开口531’、一细线路金属结构631’、一闩锁电路217’，然后连接到静态随机存取内存单元数组的位线，再来通过行选择晶体管写入到静态随机存取内存单元215。
然而，图5O的通过电路216’或者是图5P的闩锁电路217’可能无法提供足够的灵敏度来检测在输入节点的弱讯号。为了重建(restore)弱数据讯号(weak datasignal)，可以增加一内部接收器212’在通过电路216’的输入端(如图5Q所示)或在闩锁电路217’的输入端(如图5R所示)。
保护层上方连接线路的另一个重要应用是在传送精确的模拟讯号(analogsignal)。保护层上方金属线路或平面的低单位长度电阻与电容(resistance andcapacitance perunit length)特性提供了一低讯号失真(signaldistortion)的数字仿真模拟讯号。请参阅图5S所示，其是公开出利用保护层5上的金属线路或平面83连接模拟电路的一模拟设计。除了内部电路21、22、23、24为模拟电路或混合式电路(mixed-mode circuit)、金属线路或平面83传输的讯号为数字仿真模拟讯号以及内部电路21、22、23、24输出/接收的讯号为一数字仿真模拟讯号的外，图5S的设计是与图5B相似。在图5S中，内部电路21的一输出节点Yo连接细线路金属结构631，接着往上经过保护层5的保护层开口531连接保护层5上的金属线路或平面83，再来经过保护层开口532、534连接细线路金属结构632(包括632a、632b、632c)、634，最后再利用细线路金属结构632(包括632a、632b、632c)、634连接到内部电路22、23、24的一输入节点Ui’、Vi’、Wi’，其中作为模拟电路之内部电路21、22、23、24是包括一P型金氧半晶体管、一N型金氧半晶体管、一或非门(NORgate)、一与非门(NANDgate)、一且闸(ANDgate)、一或门(ORgate)、一感测放大器(senseamplifier)、一运放算大器(OperationalAmplifier)、一模拟/数字转换器(A/Dconverter)、一数字/模拟转换器(D/AConverter)、一脉波再成形电路(pulsereshapingcircuit)、一切换式电容滤波器(switched-capacitorfilter)、一电阻电容滤波器(RCfilter)或是其它类型的模拟电路等，至于其它相关部份请参阅图5B叙述，在此不再详加叙述。
请参阅图5T所示，其是公开出图5S中之内部电路21为运算放大器218，且其输出节点Yo连接到保护层5上的金属线路或平面83的一范例，此运放算大器是依据一互补式金属氧化物半导体(CMOS)技术来设计，请参考1987年M.Shoji着且由Prentice-Hall公司所发行的“CMOSDigitalCircuitTechnology”。差动模拟讯号是输入至由两个N型金氧半晶体管2125、2127和两个P型金氧半晶体管2126、2128所形成的一差动电路(differentialcircuit)219的输入节点Yi+与Yi-中，其中此输入节点Yi+与Yi-是分别连接到P型金氧半晶体管2126与P型金氧半晶体管2128的栅极。差动电路219在N型金氧半晶体管2127的漏极与P型金氧半晶体管2128的漏极的输出是连接到N型金氧半晶体管2135的栅极与电容器(capacitor)2133的第一电极上。一输出节点Yo是连接到电容器2133的第二电极、N型金氧半晶体管2135的漏极与P型金氧半晶体管2136的漏极。因此，在输出节点Yo的讯号可以通过N型金氧半晶体管2135的开启程度来控制，其中N型金氧半晶体管2135也受到差动电路219输出的控制。差动电路219的电源节点P是与P型金氧半晶体管2132的漏极连接，其中差动电路219内是以P型金氧半晶体管2126的源极与P型金氧半晶体管2128的源极与电源节点P连接。此外，P型金氧半晶体管2132栅极的电压准位会受到电阻器2134的控制。另，通过电容器2133，可以放大差动电路219输出的讯号。电容器2133常被使用在一模拟电路的设计中，且通常是以一金氧半电容器(MOScapacitor)或是一多晶硅对多晶硅电容器(poly-to-polycapacitor)来形成，其中此金氧半电容器是使用多晶硅栅极(polygate)与硅基底(siliconsubstrate)作为电容器2133的两电极，而多晶硅对多晶硅电容器则是使用一第一多晶硅(polysilicon)与一第二多晶硅作为电容器2133的两电极。电阻器也常被使用在一模拟电路上，且通常是以硅基底中的杂质掺杂扩散区(impurity-dopeddiffusionarea)，例如n井、p井、N+扩散、P+扩散，以及/或者是杂质掺杂多晶硅(impurity-dopedpolysilicon)来形成。
第三实施例：本发明的完整结构。
形成保护层上方厚金属导体(或是保护层上方的金属线路或平面)的技术可提供芯片额外的好处。保护层上方厚金属导体(或是保护层上方的金属线路或平面)的材质是包括金、铜、银、钯、铑、铂、钌或镍，其不仅可以形成为导体本体，也可形成为其它的接触结构。利用各种不同种类的接触结构，例如焊料凸块(solderbump)、焊料接垫(solderpad)、焊料球(solderball)、金凸块(Aubomp)、金接垫(goldpad)、钯接垫(Pdpad)、铝接垫(Alpad)或打线接垫(wirebondingpad)，芯片可以轻易地利用不同的方法来与外部电路接合。在图5B、图5K、图5S、图7B、图7C与图7D中，保护层上方的金属线路或平面是用来传送内部电路所输出或输入的讯号，且内部电路并未连接到外部电路。惟，一芯片必须连接到外部电路，并与外部电路进行传输。接着，请同时参阅图8B至图8F、图9B至图9D和图10B至图10I所示，其是公开出本发明的一完整结构，并以此作为本发明的第三实施例。图8B至图8F、图9B至图9D和图10B至图10I叙述了内部电路所产生的讯号如何通过保护层上方的金属线路或平面以及保护层下方的细线路金属结构传送到外部电路，或者是外部电路所产生的讯号如何通过保护层上方的金属线路或平面以及保护层下方的细线路金属结构传送到内部电路。图8B至图8F、图9B至图9D和图10B至图10I是分别为本实施例的电路结构、俯视示意图与剖面示意图，其是以内部电路连接外部电路的整体芯片设计公开出本发明使用细线路金属结构和保护层上方金属的完整结构。另，有关图5B至图5T、图6B和图7B至图7D所叙述之内部电路20(包括21、22、23、24)也适用在本实施例中之内部电路20(包括21、22、23、24)。
在本实施例中，内部结构200的讯号是通过一芯片接外(off-chip)结构400传送到外部电路(图中未示)，如图8B所示，或外部电路(图中未示)的讯号是通过芯片接外(off-chip)结构400传送到内部结构200，如图8C所示。保护层5上方的金属线路或平面83r可以用来作为细线路金属结构的(输入/输出)接垫(例如图10B中的金属接垫6390)的重新配置线路，换言的，就是将细线路金属结构的(输入/输出)接垫利用重新配置线路重新定位到一不同位置的接垫(例如图10B中的接触接垫8310)，然后利用位于此接垫上的一导线或凸块连接到外部电路，所以由俯视透视图观的，此接垫的位置是不同在细线路金属结构的(输入/输出)接垫位置，例如在图10B中，由俯视透视图观的，接触接垫8310的位置是不同在金属接垫6390的位置，此外，用在形成接触接垫8310的重新配置线路的厚度是大于1.5微米。另，保护层5上的金属线路或平面83r可与保护层5上的金属线路或平面83同时形成。此时流经金属线路或平面83的电流是介于50微安培至10毫安之间。
由位于顶端聚合物层99的一聚合物开口9939所暴露出的接触接垫8310可以使用打线或其它如后续图15是列中所述的接合方法连接到外部电路。另，为了覆晶组装(flip-chipassembly)、卷带自动接合(TapeAutomatedBonding，TAB)或其它如后续图15是列中所述的接合方法，可选择性在接触接垫8310上以及聚合物层开口9939中形成一接触结构89，至于形成接触结构89的方法及其详细叙述也将在后续图15是列中说明。接触接垫8310可以和芯片接外电路40连接。因此，综合上述说明，芯片接外结构400包括有一芯片接外电路40、一金属接垫6390、一接触结构89(选择性)以及保护层上方的重新配置线路83r(选择性)。
芯片接外电路40包括有作为芯片接外电路42的一芯片接外输入/输出(I/O)电路，以及作为芯片接外电路43的至少一静电放电(ElectrostaticDischarge，ESD)防护电路，例如图8D所示，芯片接外电路43包括有两个静电放电防护电路。在上述内容中，芯片接外输入/输出电路可以是一芯片接外驱动器、一芯片接外接收器或一芯片接外缓冲器(例如芯片三态缓冲器)，而相关内容则分别在图11A、图11B、图11C和图11E中叙述；另，静电放电防护电路可以是由两个逆偏压二极管(reverse-biaseddiode)4331、4332所组成的结构，如图11F所示。芯片接外输入/输出电路中的金氧半晶体管尺寸对内部电路中的金氧半晶体管尺寸将在后续图15是列中说明。
图8A、图9A和图10A是为现有晶圆的设计结构，如图所示，所有的电路(包括内部电路21、22、23、24和芯片接外电路40)是通过细线路金属结构638、6311、6321(包括6321a、6321b、6321c)、6341、6391’互相连接在一起，然而现有并未有使用保护层上方的金属线路或平面来连接所有电路，现有仅在接触结构为锡铅凸块89t时，使用保护层上方的一重配置金属线路83t重新配置对外连接接垫的位置。
请同时参阅图9B和图10B所示，其是分别为图8B所示的电路设计的俯视示意图和剖面示意图。一内部电路21是通过下列所述的路径连接到接触接垫8310或接触结构89，让内部电路21产生的讯号传送到一外部电路：内部电路21首先经过一细线路金属结构631，往上经过一保护层开口531，继续经过单层(如图10B中的图案化金属层831)或多层的金属线路或平面83，然后往下经过一保护层开口539’与一细线路金属结构639’连接到芯片接外电路42的输入节点，另通过细线路金属结构69让芯片接外电路42的输出节点连接到作为静电放电防护电路的芯片接外电路43的讯号接点上，接着往上经过一细线路金属结构639与一保护层开口539，最后经过作为保护层上方重配置线路的一金属线路或平面83r连接到接触接垫8310或接触结构89。此外，连接芯片接外电路42与芯片接外电路43的方式也可以是利用保护层上方的金属线路或平面来达成，也即利用细线路金属结构和保护层上方的金属线路或平面两者来取代细线路金属结构69。
请参阅图10C所示，其是公开了金属线路或平面83具有相似在图7C所示知两图案化金属层831、832。另外，图10D和图10E除了在保护层5和图案化金属层831最底端之间增加一聚合物层95的外，其余分别与图10B和图10C相似。请参阅图10D所示，利用作为重新配置线路的金属线路或平面83r，原本的金属接垫6390可以被重新配置到保护层5上的接触接垫8310。使用重新配置线路来重新配置输入/输出接垫特别在堆栈封装闪存、动态随机存取内存或静态随机存取内存芯片上有用。另，一动态随机存取内存芯片的输入/输出接垫通常是约略地设计在沿着芯片的中心在线，所以无法使用在堆栈封装中。然而，利用作为重新配置线路的金属线路或平面83r将中央接垫重新配置到芯片的周围，则可让芯片使用在封装(例如堆栈封装)中的打线接合上。
请同时参阅图10F和图10G所示，其是分别为接触接垫8310具有一打线接合的具体范例。在图10F与图10G中，一静态随机存取内存单元、一闪存单元或一动态随机存取内存单元是连接到内部电路21中的输入节点Xi，而有关内部电路21以及内存单元连接到内部电路21的方法则已分别在图5F至图5J中说明。首先请参阅图10F所示，一静态随机存取内存单元、一闪存单元或一动态随机存取内存单元连接到外部电路是经由：(1)感测放大器；(2)内部缓冲器、通过电路、闩锁电路、通过电路与内部驱动器或者是闩锁电路与内部驱动器；(3)细线路金属结构6311；(4)细线路金属结构638；(5)经由细线路金属结构6391’连接到一芯片接外电路42的输入节点；(6)经由芯片接外电路42的输出节点连接细线路金属结构6391，以及通过细线路金属结构69连接到作为静电放电防护电路的一芯片接外电路43；(7)一保护层开口539；(8)经过作为重新配置线路的一金属线路或平面83r；(9)经过由一聚合物层开口9939所暴露出的接触接垫8310；以及(10)经过接触接垫8310上的一打线导线89’连接到外部电路。再来，请参阅图10G所示，一静态随机存取内存单元、一闪存单元或一动态随机存取内存单元连接到外部电路是经由：(1)感测放大器；(2)内部三态缓冲器、通过电路、闩锁电路、通过电路与内部驱动器或者是闩锁电路与内部驱动器；(3)细线路金属结构631；(4)往上经过保护层开口531；(5)聚合物层开口9531；(6)图案化金属层831；(7)往下经过聚合物层开口9539’；(8)保护层开口539’；(9)经过细线路金属结构639’连接到一芯片接外电路42的输入节点；(10)经由芯片接外电路42的输出节点连接细线路金属结构639，以及通过细线路金属结构69连接到作为静电放电防护电路的一芯片接外电路43；(11)保护层开口539；(12)聚合物层开口9539；(13)经过作为重新配置线路的一金属线路或平面83r；(14)经过由一聚合物层开口9939所暴露出的接触接垫8310；以及(15)经过接触接垫8310上的一打线导线89’连接到外部电路。
此外，在作为重新配置线路的金属线路或平面83r的下方或上方可形成一聚合物层，例如在图10G中，金属线路或平面83r下形成有一聚合物层95，且金属线路或平面83r上形成有一顶层聚合物层99。另，作为重新配置线路的金属线路或平面83r可以是由厚度介于1.5微米至30微米之间范围(以介于2微米至10微米之间为较佳者)的一金层形成(以电镀或无电电镀形成)，或由是厚度介于2微米至100微米之间范围(以介于3微米至20微米之间为较佳者)的一铜层形成(以电镀形成)。其中，铜层顶端有一镍层(其厚度介于0.5微米至5微米之间)以及金、钯或钌的一组装(assembly)金属层(其厚度介于0.05微米至5微米之间)。一打线接合在接触接垫8310上的金、钯或钌层表面上进行。
当讯号传送到外部电路或组件时，某些芯片接外电路需要去(1)驱动需要大电流负载的外部电路或组件；(2)检测来自外部电路或组件的含有噪声的讯号(noisysignal)；以及(3)保护内部电路免在受到来自外部电路或组件的突波(surge)讯号所产生的损害。请参阅图11A、图11B与图11E与图11G所示，其是分别公开出以芯片接外驱动器421、芯片接外驱动器422与内部三态缓冲器作为芯片接外电路42的范例。在图11A中，其是为两级串联(two-stagecascade)的一芯片接外驱动器421。为了驱动需要高负载(heavyload)的外部电路(封装、其它芯片或组件等等)，芯片接外驱动器421被设计成可以产生大电流。另，芯片接外驱动器是可使用一互补式金属氧化物半导体串联驱动器来形成。此串联驱动器可能包括有数级的反相器。一芯片接外驱动器的输出电流是与级数以及使用在每一级芯片接外驱动器中的晶体管大小(W/L，金氧半晶体管信道宽度对信道长度的比值，更精确地是指金氧半晶体管有效信道宽度对有效信道长度的比值)成比例。
在图11A中，芯片接外驱动器421的第一级421’是为一反相器，其是由N型金氧半晶体管4201与P型金氧半晶体管4202形成，且N型金氧半晶体管4201与P型金氧半晶体管4202的尺寸是大于内部电路的尺寸(如第一实施例、第二实施例、第三实施例以及后续第四实施例之内部电路21、22、23、24的尺寸)。此外，芯片接外驱动器421的第一级421’是在输入节点F接收来自内部电路21、22、23、24的一讯号。另，芯片接外驱动器421的第二级421”也是一反相器，其是由一更大尺寸的N型金氧半晶体管4203与P型金氧半晶体管4204形成。芯片接外驱动器421提供一驱动电流，此驱动电流是介于5毫安(miliaamperes，mA)至5安培(amperes，A)之间的范围，并以介于10毫安至100毫安之间的范围为较佳者。为了达到这些目标输出驱动电流，第二级421”(换言的，也就是芯片接外驱动器421的输出级)的N型金氧半晶体管4203的尺寸是介于20至20,000之间的范围，并以介于30至300之间的范围为较佳者。另外，因为一P型金氧半晶体管的驱动电流大约是一N型金氧半晶体管的驱动电流的一半。所以，第二级421”(换言的，也就是芯片接外驱动器421的输出级)的P型金氧半晶体管4204的尺寸是介于40至40,000之间的范围，并以介于60至600之间的范围为较佳者。然而，对于一电源芯片(powerchip)或一电源管理芯片(powermanagementchip)而言，驱动电流必须更大，例如10安培或20安培，而其驱动电流是介于500毫安至50安培之间的范围，并以介于500毫安至5安培之间的范围为较佳者。因此，一电源芯片或电源管理芯片的一芯片接外驱动器的N型金氧半晶体管的尺寸是介于2,000至200,000之间的范围，并以介于2,000至20,000之间的范围为较佳者，而P型金氧半晶体管的尺寸则是介于4,000至400,000之间的范围，并以介于4,000至40,000之间的范围为较佳者。此外，请参阅图11D所示，芯片接外驱动器421可以在第二级421”中并联多个反相器，使第二级421”的驱动器可以提供尺寸(信道宽度除以信道长度的比值)更大的N型金氧半晶体管与P型金氧半晶体管，因此芯片接外驱动器421可以提供一较大的驱动电流，其中在第二级421”的驱动器中，是将多个反向器的N型金氧半晶体管与P型金氧半晶体管的栅极相联接，与多个反向器的N型金氧半晶体管与P型金氧半晶体管的漏极相联接。另图8E、图9C与图10H是分别为本实施例应用图11D的电路设计的电路示意图、俯视示意图和剖面示意图。请参阅图11G所示，芯片接外驱动器421也可凭借于第一级421’的后串联多个反相器的方式，形成一串联驱动器(cascadedriver)，并通过逐级加大尺寸的反相器来使芯片接外驱动器421逐级放大讯号，其中后级的反相器的N型金氧半晶体管与P型金氧半晶体管的尺寸(信道宽度除以信道长度的比值)是分别大于的前一级的反相器的N型金氧半晶体管与P型金氧半晶体管的尺寸(信道宽度除以信道长度的比值)，其较佳倍率为自然指数(e，naturalexponent)的倍率，另外其连接方式为前一级的反相器的N型金氧半晶体管与P型金氧半晶体管的漏极是连接到后一级的反相器的N型金氧半晶体管与P型金氧半晶体管的栅极。另图8F、图9D与图10I是分别为本实施例应用图11G的电路设计的电路示意图、俯视示意图和剖面示意图。
请参阅图11B所示，其是为两级串联的一芯片接外接收器422，此芯片接外接收器422可以接收来自外部电路(图中未示)的讯号，并输出讯号至内部电路的输入节点。芯片接外接收器422的第一级422’(靠近外部电路)是为一反相器，其是是由N型金氧半晶体管4205和P型金氧半晶体管4206形成，且此N型金氧半晶体管4205和P型金氧半晶体管4206具有设计用来检测含有噪声的外部讯号的尺寸。芯片接外接收器422的第一级422’是在E点接收来自外部电路或组件的一含有噪声的讯号(可以是来自其它芯片的一讯号)。芯片接外接收器422的第二级422”也是一反相器，其是是由一较大尺寸的N型金氧半晶体管4207和P型金氧半晶体管4208形成。芯片接外接收器422的第二级422”是用来复原(restore)往内部电路的含有噪声的外部讯号的完整性。
请参阅图11C所示，其是为一芯片三态缓冲器作为一芯片接外驱动器的一范例，且此芯片三态缓冲器可输出讯号至一总线(bus)，然后再传输到多个逻辑闸。图11C中的芯片三态缓冲器可以被视为是一闸控反相器(gatedinverter)。当促成讯号(enablingsignal)En是为高准位(En为低准位)时，芯片三态缓冲器让来自内部电路的讯号传送至外部电路，而当讯号En处在低准位时，内部电路则与外部电路切断。在此种情况中，芯片三态缓冲器是用来驱动外部数据总线(externaldatabus)。另有关芯片三态缓冲器作为芯片接外驱动器的N型金氧半晶体管4209尺寸和P型金氧半晶体管4210尺寸的范围则已叙述在图11A中，并将在图15是列中进一步说明。
请参阅图11E所示，其是为一芯片三态缓冲器作为一芯片接外接收器的一范例。当促成讯号En是为高准位(En为低准位)时，芯片三态缓冲器让来自外部电路的讯号传送至内部电路，而当讯号En处在低准位时，内部电路则与外部电路切断。在此种情况中，芯片三态缓冲器是在节点E接收来自外部数据总线的讯号。另有关芯片三态缓冲器作为芯片接外接收器的N型金氧半晶体管4209尺寸和P型金氧半晶体管4210尺寸的范围是叙述在图11B中，并将在图15是列中进一步说明。
上述范例是用在互补式金属氧化物半导体准位讯号(CMOSlevelsignal)。假若此外部讯号是为晶体管-晶体管逻辑(transistor-transistorlogic，TTL)准位，则需要一CMOS/TTL缓冲器，而假若此外部讯号是为射极耦合逻辑(emittercoupledlogic，ECL)准位，则需要一CMOS/ECL界面缓冲器。在内部电路和芯片三态缓冲器之间可以增加单极或更多极的反相器。
请参阅图11F所示，其是进一步公开了一芯片接外接受器422具有作为静电放电防护电路的芯片接外接受器43的一范例。在此范例中，作为静电放电防护电路的芯片接外电路43包括两个逆偏压二极管(reverse-biaseddiode)4331、4332。底端的逆偏压二极管4331可在外部输入电压(E点的电压)与接地参考电压Vss之间进行逆向偏压，而顶端的逆偏压二极管4332则可在外部输入电压与电源电压Vdd之间进行逆向偏压。当来自一外部电路的外部输入电压突然增强至超过电源电压Vdd时，电流将会被放电经过顶端的逆偏压二极管4332，而当外部输入电压低在接地参考电压Vss时，电流则会被放电经过底端的逆偏压二极管4331。因此，往内部电路的输入电压将会被维持在电源电压Vdd与接地参考电压Vss之间，且芯片接外接收器422或内部电路20中的半导体组件将会受到保护而免在受到静电破坏。
第四实施例：电源/接地参考电压总线设计结构。
在本发明第一实施例中，一外部供应电源是经由一稳压器或变压器41输入电压到内部电路20(包括21、22、23、24)，而在本实施例中，一外部供应电源是直接输入电压到内部电路20(包括21、22、23、24)，但在此种情况中，则需要利用一静电放电防护电路44来预防外部供应电源所产生的电压或电流突波(surge)。
首先，请图12A所示，其是为本实施例的相关现有技术。在图12A中，一外部电压Vdd是经由一保护层开口549输入，接着经过位于保护层5下的细线路金属结构618、6111、6121(包括6121a、6121b、6121c)、6141分配至内部电路21、22、23、24的一电源节点Tp、Up、Vp、Wp。一静电放电防护电路44的电源节点Dp是经由一细线路金属结构6491连接到细线路金属结构618。图13A和图14A为图12A相对应的俯视示意图与剖面示意图。
接着，有关图12B至12C图、图13B至图13C与图14B至14D图所示，其是分别为本发明第四实施例的电路结构示意图、俯视示意图和剖面示意图，如图所示，一静电放电防护电路44是通过保护层5上的金属线路或平面81以及/或是金属线路或平面82与内部电路21、22、23、24平行连接，其中内部电路21、22、23、24比如是或非门(NORgate)、与非门(NANDgate)、且闸(ANDgate)、或门(ORgate)、运算放大器(operationalamplifier)、加法器(adder)、多任务器(multiplexer)、双工器(diplexer)、乘法器(multiplier)、模拟/数字转换器(A/Dconverter)、数字/模拟转换器(D/AConverter)、互补式金属氧化物半导体、双载子互补式金属氧化物半导体、双载子电路(bipolarcircuit)、静态随机存取内存单元(SRAMcell)、动态随机存取内存单元(DRAMcell)、非挥发性内存单元(non-volatilememorycell)、闪存单元(flashmemorycell)、可消除可程序只读存储器单元(EPROMcell)、只读存储器单元(ROMcell)、磁性随机存取内存(magneticRAM，MRAM)单元或感测放大器(senseamplifier)。此内部电路21、22、23、24是至少由一信道寛度/信道长度比值介于0.1至5之间或介于0.2至2之间的一N型金氧半晶体管(NMOStransistor)，或是信道寛度/信道长度比值介于0.2至10之间或介于0.4至4之间的一P型金氧半晶体管(PMOStransistor)所构成，且此时流经金属线路或平面81、82的电流比如是介于50微安培至2毫安之间或是介于100微安培至1毫安之间，而金属线路或平面81、82比如是利用一导线形成在金属线路或平面81、82上，进而电连接至一外界电源；此外，静电放电防护电路44比如是一逆偏压二极管(reverse-biaseddiode)4333，如图12E所示，其是具有一电源接点与一接地接点。另，在图1是列、图2是列以及图3是列所示的第一实施例中，也可增加静电放电防护电路，并且平行连接稳压器或变压器41以及内部电路21、22、23、24。
在图12B与图13B中，静电放电防护电路44与内部电路20(包括21、22、23、24)均包括一电源节点(powernode)和一接地节点(groundnode)，其中一外部电压Vdd输入的节点Ep是经由保护层5上的金属线路或平面81、保护层5的保护层开口511、512、514和保护层5下的细线路金属结构611、612(包括612a、612b、612c)、614，连接到内部电路21、22、23、24的一电源节点(powernode)Tp、Up、Vp、Wp，进而将外部电压Vdd分配至内部电路21、22、23、24的电源节点Tp、Up、Vp、Wp。另外，节点Ep也经由保护层5上的金属线路或平面81、保护层5的保护层开口549和保护层5下的细线路金属结构649连接到一静电放电防护电路44的一电源节点Dp。
图14B是为图12B相对应的剖面示意图。在图14B中，作为金属线路或平面81的图案化金属层811包括有一黏着/阻障/种子层(adhesion/barrier/seedlayer)8111以及一厚金属层8112。图12C除了公开出如图12B的外部电压Vdd的连接外，也公开出一接地参考电压Vss的连接。
在图12C与图13C中，接地参考电压Vss输入的节点Eg是经由保护层5上的金属线路或平面82、保护层5的保护层开口521、522、524和保护层5下的细线路金属结构621、622(包括622a、622b、622c)、624连接到内部电路21、22、23、24的一接地节点Ts、Us、Vs、Ws。另外，节点Eg也经由保护层5上的金属82、保护层5的保护层开口549’和保护层5下的细线路金属结构649’连接到静电放电防护电路44的一接地节点Dg。
图14C是为图12C相对应的剖面示意图。图14C公开出在保护层上方具有两图案化金属层，其中图案化金属层821是用在接地参考电压Vss连接上，而图案化金属层812则是用在电源Vdd连接上。图案化金属层821包括有一黏着/阻障/种子层8211以及一厚金属层8212，而图案化金属层812则包括有一黏着/阻障/种子层8121以及一厚金属层8122。图14D除了在保护层5与作为金属线路或平面81的图案化金属层811最底端之间形成有一聚合物层95的外，其余都与图14B相似。
请参阅图12D所示，其是与图12C相似，差别在于图12C仅有一静电放电防护电路44，而图12D则有两静电放电防护电路44、45，其中此静电放电防护电路45比如是一逆偏压二极管。在图12D中，静电放电防护电路44、45与内部电路20(包括21、22、23、24)均包括一电源节点和一接地节点，一外部电压Vdd是经由保护层5上的金属线路或平面81、保护层5的保护层开口511、512、514和保护层5下的细线路金属结构611、612a、612b、612c、614，输入到内部电路21、22、23、24的一电源节点Tp、Up、Vp、Wp，进而将外部电压Vdd分配至内部电路21、22、23、24的电源节点Tp、Up、Vp、Wp。此外，外部电压Vdd也经由保护层5上的金属线路或平面81、保护层5的保护层开口549、559和保护层5下的细线路金属结构649、659输入到静电放电防护电路44、45的一电源节点Dp、Dp’。另，一接地参考电压Vss是经由保护层5上的金属线路或平面82、保护层5的保护层开口521、522、524和保护层5下的细线路金属结构621、622a、622b、622c、624输入到内部电路21、22、23、24的一接地节点Ts、Us、Vs、Ws。此外，接地参考电压Vss也经由保护层5上的金属82、保护层5的保护层开口549’、559’和保护层5下的细线路金属结构649’、659’连接到静电放电防护电路44、45的一接地节点Dg、Dg’。
另本实施例的其它相关内容是与第一实施例、第二实施例以及第三实施例相同，都将在后续的图15是列、图16是列、图17是列、图18是列与图19是列中进一步详细说明。
此外，在第三实施例中叙述的重新配置线路也可适用在本发明的第一实施例与第四实施例上，也就是在第一实施例与第四实施例中，用来接受外部电压Vdd或接地参考电压Vss的接触接垫(例如图3B至图3D中的接触接垫8110、8120，图14B至图14D中的接触接垫8110、8120)也可利用重配置线路重新定位到一不同位置的接触接垫，使此不同位置的接触接垫位置与细线路金属结构的金属接垫(例如图3B至图3D中的金属接垫6190、6290，图14B至图14D中的金属接垫6490、6490’)位置不同，然后利用位于此不同位置的接触接垫上的一导线或凸块连接到外部电路。
保护层上方(over-paeeivation)结构的形成方法及其相关说明
在本发明的所有实施例(第一实施例、第二实施例、第三实施例以及第四实施例)中，保护层上方(over-passivation)结构的主要特征在于：厚的图案化金属层(厚度介于2微米至200微米)以及厚的介电层(厚度介于2微米至300微米)。图15是列与图16是列分别公开一种浮凸(embossing)制程与一种双浮凸(doubleembossing)制程，其可用来制造本发明所有实施例中保护层上方的图案化金属层与介电层。在这两种制程(图15是列与图16是列)中，其是利用聚合物材料(polymermaterial)作为介电层，并形成在每一图案化金属层上、每一图案化金属层之间以及/或者是每一图案化金属层下。另外，图15是列与图16是列是以第三实施例中的图10E为基础，并以此作为范例说明本发明所有实施例形成保护层上方结构的方法。换言的，以下所叙述的方法以其相关说明可适用在本发明的所有实施例。
形成保护层上方结构的制程是在集成电路晶圆(ICwafer)制程结束以后开始。请参阅图15A所示，其是公开出一种作为形成保护层上方结构的起始材料(startingmaterial)，如图所示，形成保护层上方结构的制程是开始在一传统半导体制造厂(ICfab)制造完成的一集成电路晶圆10上，此晶圆10包括：
(一)基底(substrate)1
基底1通常是为一硅基底(siliconsubstrate)，此硅基底可以是一本质(intrinsic)硅基底、一p型硅基底或是一n型硅基底。对于高性能的芯片，则是使用硅锗(SiGe)或绝缘层上覆硅(Silicon-On-Insulator，SOI)基底。其中，硅锗基底包括一硅锗附生层(epitaxiallayer)在硅基底的表面上，另绝缘层上覆硅基底则包括一绝缘层(较佳为氧化硅)在一硅基底上，且一硅或硅锗附生层形成在绝缘层上。
(二)组件层(devicelayer)2
组件层2通常包括至少一半导体组件(semiconductordevice)，且此组件层2是在基底1的表面内以及/或是表面上。其中，半导体组件可以是一金氧半晶体管(MOStransistor)2’，例如N型金氧半晶体管(NMOStransistor，n-channelMOStransistor)或P型金氧半晶体管(PMOStransistor，p-channelMOStransistor)，且此金氧半晶体管2’包括一源极201、一漏极202与一栅极203，而栅极203通常是为一多晶硅(polysilicon)、一复晶金属硅化钨(tungstenpolycide)、一硅化钨(tungstensilicide)、一硅化钛(titaniumsilicide)、一钴化硅(cobaltsilicide)或一硅化物栅极(salicidegate)。另，半导体组件也可以是双载子晶体管(bipolartransistor)、扩散金属氧化物半导体(DiffusedMOS，DMOS)、横向扩散金属氧化物半导体(LateralDiffusedMOS，LDMOS)、电荷耦合组件(Charged-CoupledDevice，CCD)、互补式金属氧化物半导体(CMOS)感测组件、光敏二极管(photo-sensitivediode)、电阻组件(由于硅基底内的多晶硅层或扩散区所形成)。利用这些半导体组件可以形成各种电路，例如互补式金属氧化物半导体(CMOS)电路、N型金属氧化物半导体电路、P型金属氧化物半导体电路、双载子互补式金属氧化物半导体(BiCMOS)电路、互补式金属氧化物半导体传感器电路、扩散金属氧化物半导体电源电路、横向扩散金属氧化物半导体电路等。此外，组件层2也包括内部电路20(包括21、22、23、24)在所有实施例中，稳压器或变压器41在第一实施例中，芯片接外电路40(包括42、43)在第三实施例中，以及静电放电防护电路44在第四实施例中。
(三)细线路结构(fine-linescheme)6
此细线路结构6包括复数细线路金属层(fine-linemetallayer)60、复数细线路介电层(fine-linedielectriclayer)30以及复数在细线路介电层30的开口30’内的导电栓塞(fine-lineviaplug)60’。另，细线路金属结构63包括细线路金属层60与导电栓塞60’，而此细线路金属结构63结构在本发明中包括：(1)细线路金属结构611、612(包括612a、612b与612c)、614、619、619’、621、622(包括622a、622b与622c)、624、629在第一实施例；(2)细线路金属结构631、632(包括632a、632b与632c)、634在第二实施例；(3)细线路金属结构631、632(包括632a、632b与632c)、634、639、639’在第三实施例；(4)细线路金属结构611、612(包括612a、612b与612c)、614、649、659、621、622(包括622a、622b与622c)、624、649’与659’在第四实施例。
细线路金属层60可以是铝层或铜层，或更具体来说，可以是以溅镀方式形成的铝层或者是以镶嵌方式形成的铜层。所以，细线路金属层60可以是：(1)所有的细线路金属层60均为铝层；(2)所有的细线路金属层60均为铜层；(3)底层的细线路金属层60为铝层，而顶层的细线路金属层60为铜层；或是(4)底层的细线路金属层60为铜层，而顶层的细线路金属层60为铝层。此外，每一细线路金属层60的厚度是介于0.05微米(μm)至2微米之间，而以介于0.2微米至1微米之间的厚度为较佳者，另细线路金属层60若为线路，则其横向设计标准(宽度)是介于20纳米(nano-meter)至15微米之间，并以介于20纳米至2微米之间为较佳者。
在上述内容中，铝层通常是利用物理气相沉积(PhysicalVaporDeposition，PVD)的方式来形成，例如利用溅镀(sputtering)的方式来形成，接着通过沉积厚度介于0.1微米至4微米之间(较佳为介于0.3微米至2微米之间)的一光阻层对此铝层进行图案化，再来对此铝层进行一湿蚀刻(wetetching)或一干蚀刻(dryetching)，较佳的方式是为干式电浆(dryplasma)蚀刻(通常包含氟电浆)。另，在铝层下可选择性形成一黏着/阻障层(adhesion/barrierlayer)，其中此黏着/阻障层可以是钛、钛钨合金、氮化钛或者是上述材料所形成的复合层；而在铝层上也可选择性形成一抗反射层(例如氮化钛)。此外，开口30’可选择性以化学气相沉积(chemicalvapordeposition，CVD)钨金属的方式填满，接着再以化学机械研磨(chemicalmechanicalpolish，CMP)的方式研磨钨金属层，以形成金属栓塞60’。
另在上述内容中，铜层通常是利用电镀与镶嵌制程(damasceneprocess)的方式来形成，其叙述如下：(1)沉积一铜扩散阻障层(例如厚度介于0.05微米至0.25微米之间的氮氧化合物层或氮化物层)；(2)利用电浆辅助化学气相沉积(plasmaenhancedCVD，PECVD)、旋转涂布(spin-oncoating)或高密度电浆化学气相沉积(HighDensityPlasmaCVD，HDPCVD)的方式沉积厚度介于0.1微米至2.5微米之间的一细线路介电层30，其中此细线路介电层30是以介于0.3微米至1.5微米之间的厚度为较佳者；(3)利用沉积厚度介于0.1微米至4微米之间的一光阻层来图案化细线路介电层30，其中光阻层的厚度又以介于0.3微米至2微米之间为较佳者，接着对此光阻层进行曝光与显影，使光阻层形成复数开口以及/或是复数沟渠，再来去除此光阻层；(4)利用溅镀或化学气相沉积的方式，沉积一黏着/阻障层与一种子层(seedlayer)。其中，此黏着/阻障层包括钽、氮化钽、氮化钛、钛或钛钨合金，或者是由上述材料所形成的一复合层。另外，此种子层通常是一铜层，而此铜层可以是利用溅镀铜金属、化学气相沉积铜金属，或者是先以化学气相沉积一铜金属，然后再溅镀一铜金属的方式形成；(5)电镀厚度介于0.05微米至2微米之间的一铜层在此种子层上，其中又以电镀铜层厚度介于0.2微米至1微米之间的一铜层为较佳者；(6)以研磨(较佳的方式为化学机械研磨)晶圆的方式去除未在细线路介电层30的开口或沟渠内的铜层、种子层以及黏着/阻障层，直至暴露出位于黏着/阻障层下的细线路介电层30为止。在经过化学机械研磨的后，仅剩下位于开口或沟渠内的金属，而剩下的金属则用来作为金属导体(线路或是平面)或导电栓塞60’(连接两相邻的细线路金属层60)。另外，也可利用一双镶嵌(double-damascene)制程，在一次电镀制程与一次化学机械研磨中同时形成导电栓塞60’以及金属线路或金属平面。两次微影(photolithography)制程与两次电镀制程是适用在双镶嵌制程上。双镶嵌制程在上述单次镶嵌制程中的图案化一介电层的步骤(3)与沉积金属层的步骤(4)间，增加更多沉积与图案化另一介电层的制程步骤。
细线路介电层30是利用化学气相沉积、电浆辅助化学气相沉积、高密度电浆化学气相沉积或旋涂(spin-on)的方式形成。细线路介电层30的材质包括氧化硅(siliconoxide)、氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、以电浆辅助化学气相沉积形成的四乙氧基硅烷(PECVDTEOS)、旋涂玻璃(SOG，硅氧化物或硅氧烷基)、氟硅玻璃(FluorinatedSilicateGlass，FSG)或一低介电常数(low-K)材质，例如黑钻石薄膜(BlackDiamond，其是为AppliedMaterials的产品，公司译名为应用材料公司)、ULKCORAL(为Novellus公司的产品)或SiLK(IBM公司)的低介电常数的介电材质。以电浆辅助化学气相沉积形成的氧化硅、以电浆辅助化学气相沉积形成的四乙氧基硅烷或以高密度电浆形成的氧化物具有介于3.5至4.5之间的介电常数K；以电浆辅助化学气相沉积形成的氟硅玻璃或以高密度电浆形成的氟硅玻璃具有介于3.0至3.5之间的介电常数值，而低介电常数介电材料则具有介于1.5至3.5之间的介电常数值。低介电常数介电材料，例如黑钻石薄膜，其是为多孔性，并包括有氢、碳、硅与氧，其分子式为HwCxSiyOz。此细线路介电层30通常包括无机材料(inorganicmaterial)，用以达到厚度大于2微米。每一细线路介电层30的厚度是介于0.05微米至2微米之间。另，细线路介电层30内的开口30’是利用湿蚀刻或干蚀刻的方式蚀刻图案化光阻层形成，其中较佳的蚀刻方式是为干蚀刻。干蚀刻种类包括氟电浆(fluorineplasma)。
(四)保护层(passivationlayer)5
保护层5在本发明中扮演着非常重要的角色。保护层5在集成电路产业中是为一个重要的组成部分，如1990年由S.Wolf着，并由LatticePress所发行的“SiliconProcessingintheVLSIera”第2册所述，保护层5在集成电路制程中是被定义作为最终层，并沉积在晶圆的整体上表面上。保护层5是为一绝缘、保护层，可以防止在组装与封装期间所造成的机械与化学伤害。除了防止机械刮痕的外，保护层5也可以防止移动离子(mobileion)，比如是钠(sodium)离子，以及过渡金属(transitionmetal)，比如是金、铜，穿透进入至下方的集成电路组件。另外，保护层5也可以保护下方的组件与连接线路(细线路金属结构与细线路介电层)免在受到水气(moisture)的侵入。
保护层5通常包括一氮化硅(siliconnitride)层以及/或是一氮氧化硅(siliconoxynitride)层，且其厚度是介于0.2微米至1.5微米之间，并以介于0.3微米至1.0微米之间的厚度为较佳者。其它使用在保护层5的材料则有以电浆辅助化学气相沉积形成的氧化硅、电浆加强型二氧化四乙基正硅酸盐(plasma-enhancedtetraethylorthosilicate，PETEOS)的氧化物、磷硅玻璃(phosphosilicateglass，PSG)、硼磷硅玻璃(borophosphosilicateglass，BPSG)、以高密度电浆(HDP)形成的氧化物。接着，叙述保护层5由复合层组成的一些范例，其底部至顶部的顺序是为：(1)厚度介于0.1微米至1.0微米之间(较佳厚度则介于0.3微米至0.7微米之间)的氧化物/厚度介于0.25微米至1.2微米之间(较佳厚度则介于0.35微米至1.0微米之间)的氮化硅，这种型式的保护层5通常是覆盖在以铝形成的金属连接线路上，其中以铝形成的金属连接线路通常包括溅镀铝与蚀刻铝的制程；(2)厚度介于0.05微米至0.35微米(较佳厚度则介于0.1微米至0.2微米之间)的氮氧化合物/厚度介于0.2微米至1.2微米(较佳厚度则介于0.1微米至0.2微米之间)的氧化物/厚度介于0.2微米至1.2微米(较佳厚度则介于0.3微米至0.5微米之间)的氮化物/厚度介于0.2微米至1.2微米(较佳厚度则介于0.3微米至0.6微米之间)的氧化物，这种型式的保护层5通常是覆盖在以铜形成的金属连接线路上，其中以铜形成的金属连接线路通常包括电镀、化学机械研磨与镶嵌制程。另，上述两范例中的氧化物层可以是利用电浆辅助化学气相沉积形成的氧化硅、电浆加强型二氧化四乙基正硅酸盐(plasma-enhancedtetraethylorthosilicate，PETEOS)的氧化物、利用高密度电浆形成的氧化物。以上之内容是适用在本发明的所有实施例(第一实施例、第二实施例、第三实施例与第四实施例)中。
保护层开口50是利用湿蚀刻或干蚀刻的方式形成，其中又以干蚀刻为较佳方式。在本发明中，保护层开口50包括：(1)保护层开口511、512、514、519、519’、521、522、524以及529在第一实施例中；(2)保护层开口531、532以及534在第二实施例中；(3)保护层开口531、532、534、539以及539’在第三实施例中；(4)保护层开口511、512、514、549、521、522、524、549’、559以及559’在第四实施例中。此外，保护层开口50的尺寸是介于0.1微米至200微米之间，并以介于1微米至100微米之间或5微米至30微米之间为较佳者，另保护层开口50的形状可以是圆形、正方形、长方形或多边形，所以上述保护层开口50的尺寸是指圆形的直径尺寸、正方形的边长尺寸、多边形的最长对角线尺寸或长方形的宽度尺寸，其中长方形的长度尺寸则是介于1微米至1厘米，并以介于5微米至200微米为较佳者。对于内部电路而言，其保护层开口531、532、534的尺寸是介于0.1微米至100微米之间，并以介于0.3微米至30微米之间为较佳者，对于稳压器或变压器41的保护层开口519、519’、529或对于芯片接外电路42、43的保护层开口539、539’或对于静电放电防护电路44的保护层开口549、549’、559、559’而言，开口的尺寸较大，其范围是介于1微米至150微米之间，并以介于5微米至100微米之间为较佳者。另外，保护层开口50暴露出细线路金属层60最上层的金属接垫(metalpad)，用以电性连接保护层上方(over-passivation)的金属线路或平面。
一芯片10，例如硅晶圆(siliconwafer)，是使用不同世代的集成电路制程技术来制造，例如1微米、0.8微米、0.6微米、0.5微米、0.35微米、0.25微米、0.18微米、0.25微米、0.13微米、90纳米(nm)、65纳米、45纳米、35纳米、25纳米技术，而这些集成电路制程技术的世代是以金氧半晶体管2’的栅极长度(gatelength)或有效通道长度(channellength)来定义。另，晶圆10的尺寸大小比如是5时、6时、8时、12时或18时等。晶圆10是使用微影制程来制作，此微影制程包含涂布(coating)、曝光(exposing)以及显影(developing)光阻。用在制作晶圆10的光阻，其厚度是介于0.1微米至0.4微米之间，并以五倍(5X)步进曝光机(stepper)或扫描机(scanner)曝光此光阻。其中，步进曝光机的倍数是指当光束从一光罩(通常是以石英构成)投影至晶圆上时，光罩上的图形缩小于晶圆上的比例，而五倍(5X)即是指光罩上的图案比例是为晶圆上的图案比例的五倍。使用在先进世代的集成电路制程技术上的扫描机，通常是以四倍(4X)尺寸比例缩小来改善分辨率。步进曝光机或扫描机所使用的光束波长是为436纳米(g-line)、365纳米(i-line)、248纳米(深紫外光，DUV)、193纳米(DUV)、157纳米(DUV)或13.5纳米(极短紫外光，EUV)。另，高索引侵润式(high-indeximmersion)微影技术也可用以完成晶圆10的细线路特征。
此外，晶圆10是在具有等级10(class10)或更佳(例如等级1)的无尘室(cleanroom)中制作。等级10的无尘室允许每立方英呎的最大灰尘粒子数目是为：含有大于或等于1微米的灰尘粒子不超过1颗、含有大于或等于0.5微米的灰尘粒子不超过10颗、含有大于或等于0.3微米的灰尘粒子不超过30颗、含有大于或等于0.2微米的灰尘粒子不超过75颗、含有大于或等于0.1微米的灰尘粒子不超过350颗，而等级1的无尘室则允许每立方英呎的最大灰尘粒子数目是为：含有大于或等于0.5微米的灰尘粒子不超过1颗、含有大于或等于0.3微米的灰尘粒子不超过3颗、含有大于或等于0.2微米的灰尘粒子不超过7颗、含有大于或等于0.1微米的灰尘粒子不超过35颗。
请参阅图15B所示，当使用铜作为细线路金属层60时，则需要使用一金属顶层(metalcap)66(包括661、662、664、669与669’)来保护保护层开口50所暴露出的铜接垫(copperpad)，使此铜接垫免在受到氧化而侵蚀损坏，并可作为后续芯片的打线接合。此金属顶层66包括一铝(aluminum)层、一金(gold)层、一钛(Ti)层、一钛钨合金层、一钽(Ta)层、一氮化钽(TaN)层或一镍(Ni)层。其中，当金属顶层66是为一铝层时，则在铜接垫与金属顶层66之间形成有一阻障层(barrierlayer)，而此阻障层包括钛、钛钨合金、氮化钛、钽、氮化钽、铬(Cr)或镍。在本发明的所有实施例中，晶圆10可选择性形成金属顶层66。
请参阅图15C至图15K所示，其是公开出在如图15A或图15B所示的晶圆10上制造一保护层上方结构(over-passivationscheme)8的制程步骤，其中此制程步骤在保护层上方形成两层图案化金属层，并利用此二图案化金属层连接内部电路与连接芯片接外电路。惟，虽然此范例只公开出保护层上方具有两层图案化金属层，但也可以使用与图15C至图15K所叙的相同或相似的方式，在保护层上方形成一层图案化金属层、三层图案化金属层、四层图案化金属层或者是更多层的图案化金属层。另外，以下所叙述之内容是适用在本发明的所有实施例中。
首先请参阅图15K所示，一保护层上方结构8形成在一起始材料(startingmaterial)上，此起始材料是为一半导体制造厂所制作的一晶圆10(如图15A或图15B所示)。另，保护层上方结构8包括有图案化金属层80以及聚合物层(或绝缘层)90两部份，其中图案化金属层80包括一层、两层、三层、四层或更多层的金属层，而且此图案化金属层80可以比如是除了最顶层的图案化金属层为金层的外，其余都为铜层及其黏着/阻障层(例如铬或钛钨合金)。
本发明的所有实施例是以图案化金属层80包括一层或两层图案化金属层作为范例，其是包括：
(一)图案化金属层801，包括(1)811与821在第一实施例中；(2)831(包括831a、831b)在第二实施例中；(3)83r、831(包括831a、831b)在第三实施例中；以及(4)811与821在第四实施例中。
(二)图案化金属层802，包括(1)812在第一实施例中；(2)832在第二实施例中；(3)832(包括832a、832b)在第三实施例中；以及(4)812在第四实施例中。
另，图案化金属层80的材质包括金、银、铜、钯、铂、铑、钌、镍，而构成金属线路或平面的图案化金属层80通常是由金属堆栈而成的复合层。在图15K中，图案化金属层801与图案化金属层802均是一复合层，其中复合层的底层是为一黏着/阻障/种子层(adhesion/barrier/seedlayer)8011、8021，其是包括：(1)8111、8121与8211在第一实施例中；(2)8311、8311a、8311b与8321在第二实施例中；(3)8311、8311a、8311b、8321a与8321b在第三实施例中；以及(4)8111、8211与8121在第四实施例中；另，复合层的顶层是为一厚金属层8012、8022，其是包括：(1)8112、8122与8212在第一实施例中；(2)8312、8312a、8312b与8322在第二实施例中；(3)8312、8312a、8312b、8322a与8322b在第三实施例中；以及(4)8112、8212与8122在第四实施例中。
在上述内容中，黏着/阻障/种子层8011、8021包括一黏着/阻障层(图中未示)以及位于黏着/阻障层上的一种子(seed)层(图中未示)，其中此黏着/阻障层的材质可以是钛、钨、钴、镍、氮化钛、钛钨合金、钒、铬、铜、铬铜合金、钽、氮化钽、上述材质所形成的合金或是由上述材质所组成的复合层。另，黏着/阻障层可以利用电镀(electroplating)、无电电镀(electrolessplating)、化学气相沉积或物理气相沉积(例如溅镀)的方式形成，其中又以物理气相沉积为较佳的形成方式，例如金属溅镀制程。另，此黏着/阻障层的厚度是介于0.02微米至0.8微米之间，并以介于0.05微米至0.2微米之间的厚度为较佳者。
黏着/阻障/种子层8011、8021顶层的种子层可有利于后续的电镀制程，而且种子层通常是利用物理气相沉积或溅镀制程的方式来形成。此外，用在种子层的材质可以是金、铜、银、镍、钯、铑、铂或钌，而且通常是与后续电镀制程中的厚金属层材质相同。另，种子层可以利用电镀、无电电镀、化学气相沉积或物理气相沉积(例如溅镀)的方式形成，其中又以物理气相沉积为较佳的形成方式，例如金属溅镀制程。种子层的厚度是介于0.05微米至1.2微米之间，而以介于0.05微米至0.8微米之间的厚度为较佳者。
厚金属层8012、8022是以低电阻导体形成，而且通常是利用电镀方式形成，此外，厚金属层8012、8022的厚度通常是介于0.5微米至100微米之间，并以介于3微米至20微米之间的厚度为较佳者，而厚金属层8012、8022的材质可以是金、铜、银、镍、钯、铑、铂或钌，其中金、银、钯、铑、铂或钌的较佳厚度是介于1.5微米至15微米之间，铜的较佳厚度是介于1.5微米至50微米之间，而镍的较佳厚度则是介于0.5微米至6微米之间。另，也可选择性形成一防护/阻障(cap/barrier)层(图中未示)在厚金属层8012、8022上，作为保护或扩散阻障的用。此防护/阻障层可以利用电镀、无电电镀、化学气相沉积或物理气相沉积(例如溅镀)的方式形成，并以电镀方式沉积形成为较佳者。另，防护/阻障层的厚度是介于0.05微米至5微米之间的范围，其中又以介于0.5微米至3微米之间的厚度为较佳者。此防护/阻障层可以是一镍层、钴层或是钒层。此外，在组装(assembly)或封装上，可选择性形成一组装接触(assembly-contact)层(图中未示)在厚金属层8012、8022或防护/阻障层(图中未示)上，特别是形成在图案化金属层80最顶层的厚金属层或防护/阻障层(图中未示)上。此组装接触层可以作为打线接合或者是作为焊料助湿剂(solderwettable)，进而用来打线(wirebonding)、金连接(goldconnection)、焊料球焊接(solderballmounting)或焊接(solderconnection)。另，组装接触层可以是金、银、铂、钯、铑或钌。顶端聚合物层(polymerlayer)99内的聚合物层开口990(包括9919与9929在第一实施例中；9939与9939’在第三实施例中；以及9949与9949’在第四实施例中)暴露出位于最顶端的图案化金属层80的接触接垫(contactpad)8000(包括8110与8120在第一实施例中；8310与8320在第三实施例中；以及8110与8120在第四实施例中)表面。连接到聚合物层开口990所暴露出的组装接触层可以是一打线导线(bondingwire)、一焊料球(以电镀形成的焊料球或以焊接方式连接一焊料球)、一金属球(比如是以电镀形成的锡银合金或以焊接方式连接一锡银合金)、在其它基底或芯片上的一金属凸块(metalbump)、在其它基底或芯片上的一金凸块(goldbump)、在其它基底或芯片上的一金属柱(metalpost)或者是在其它基底或芯片上的一铜柱(copperpost)。对于以溅镀形成的铝或是以电镀形成的铜(利用化学机械研磨镶嵌制程形成)所制成的集成电路接触接垫(contactpad)，保护层上方的金属线路或平面可以是下列所述的其中一种型式，由下到上分别是：(1)钛钨合金/以溅镀形成的金材质的种子层/以电镀形成的金；(2)钛/以溅镀形成的金材质的种子层/以电镀形成的金；(3)钽/以溅镀形成的金材质的种子层/以电镀形成的金；(4)铬/以溅镀形成的铜材质的种子层/以电镀形成的铜；(5)钛钨合金/以溅镀形成的铜材质的种子层/以电镀形成的铜；(6)钽/以溅镀形成的铜材质的种子层/以电镀形成的铜；(7)钛/以溅镀形成的铜材质的种子层/以电镀形成的铜；(8)铬、钛钨合金、钛或钽/以溅镀形成的铜材质的种子层/以电镀形成的铜/以电镀形成的镍；(9)铬、钛钨合金、钛或钽/以溅镀形成的铜材质的种子层/以电镀形成的铜/以电镀形成的镍/以电镀形成的金、银、铂、钯、铑或钌；以及(10)铬、钛钨合金、钛或钽/以溅镀形成的铜材质的种子层/以电镀形成的铜/以电镀形成的镍/以无电电镀形成的金、银、铂、钯、铑或钌。每一图案化金属层80的厚度是介于2微米至50微米之间，并以介于3微米至20微米之间的厚度为较佳厚度，另图案化金属层80若是金属线路，则其横向设计标准(宽度)是介于1微米至200微米之间，并以介于2微米至50微米之间为较佳者，而图案化金属层80若是金属平面，特别是作为电源或接地参考电压平面，其横向设计标准(宽度)则是以大于200微米为较佳者。此外，两相邻的金属线路或平面的最小距离是介于1微米至500微米之间，并以介于2微米至150微米之间为较佳者。
在本发明的某些应用中，金属线路或平面可以仅包括以溅镀方式所形成的厚度介于2微米至6微米间(较佳是介于3微米至5微米间)的铝以及位于此铝层下的一选择性黏着/阻障层(包括钛、钛钨合金、氮化钛、钽或氮化钽层)。
继续，一接触结构(contactstructure)89可选择性形成在图案化金属层80的接垫8000上。此接触结构89可以是一金属凸块(metalbump)、一焊料凸块(solderbump)、一焊料球(solderball)、一金凸块(goldbump)、一铜凸块(copperbump)、一金属接垫(metalpad)、一焊料接垫(solderpad)、一金接垫(goldpad)、一金属柱(metalpost)、一焊料柱(solderpost)、一金柱(goldpost)或一铜柱(copperpost)。一凸块底层金属(underbumpmetal，UBM)层位于此接触结构89下，此凸块底层金属层包括钛、钛钨合金、氮化钛、铬、铜、铬铜合金、钽、氮化钽、镍、镍钒合金、钒或钴层，或者是由上述材料所组成的复合层。此接触结构89(包含凸块底层金属层)可以是下列所述的其中一种型式，由下到上分别是：(1)钛/金接垫(金层的厚度是介于1微米至15微米之间)；(2)钛钨合金/金接垫(金层的厚度是介于1微米至15微米之间)；(3)镍/金接垫(镍层的厚度是介于0.5微米至10微米之间，金层的厚度则介于0.2微米至15微米之间)；(4)钛/金凸块(金层的厚度是介于7微米至40微米之间)；(5)钛钨合金/金凸块(金层的厚度是介于7微米至40微米之间)；(6)镍/金凸块(镍层的厚度是介于0.5微米至10微米之间，金层的厚度则介于7微米至40微米之间)；(7)钛、钛钨合金或铬/铜/镍/金接垫(铜层的厚度是介于0.1微米至10微米之间，金层的厚度则介于0.2微米至15微米之间)；(8)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜/镍/金凸块(同层的厚度是介于0.1微米至10微米之间，金层的厚度则介于7微米至40微米之间)；(9)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜/镍/焊料接垫(同层的厚度是介于0.1微米至10微米之间，焊料层的厚度则介于0.2微米至30微米之间)；(10)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜/镍/焊料凸块或焊料球(铜层的厚度是介于0.1微米至10微米之间，焊料层的厚度则介于10微米至500微米之间)；(11)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜柱(铜层的厚度是介于10微米至300微米之间)；(12)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜柱/镍(铜层的厚度是介于10微米至300微米之间)；(13)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜柱/镍/焊料(铜层的厚度是介于10微米至300微米之间，焊料层的厚度则介于1微米至20微米之间)；(14)钛、钛钨合金、铬、铬铜合金或镍钒合金/铜柱/镍/焊料(铜层的厚度是介于10微米至300微米之间，焊料层的厚度则介于20微米至100微米之间)。另，组装的方式可以是打线、卷带自动接合(TapeAutomatedBonding，FAB)、玻璃覆晶封装(chip-on-glass，COG)、芯片直接封装(chip-on-board，COB)、球门阵列基板覆晶封装(flipchiponBGAsubstrate)、薄膜覆晶接合(chip-on-film，COF)、堆栈型多芯片封装结构(chip-on-chipstackinterconnection)、硅基底上堆栈型芯片封装结构(chip-on-Si-substratestackinterconnection)等等。
保护层上方结构8的另一个重要特点是：在图案化金属层80上、下或之间是使用聚合物材料作为介电层或是绝缘层。聚合物材料的使用可制造厚度大于2微米的介电层。由聚合物材料形成的聚合物层，其厚度可介于2微米至100微米之间，并以介于3微米至30微米之间的厚度为较佳者。使用在保护层5上的聚合物层90(包括95、98、99)可以是聚酰亚胺(polyimide，PI)、苯基环丁烯(benzocyclobutene，BCB)、聚对二甲苯(parylene)、环氧基材料(epoxy-basedmaterial)，例如环氧树脂或是由位于瑞士的Renens的SotecMicrosystems所提供的photoepoxySU-8、弹性材料(elastomer)，例如硅酮(silicone)。另，使用在印刷电路板产业中的焊罩(soldermask)材料可以用来作为顶端聚合物层99(位于所有图案化金属层80上的最顶端的聚合物层)。聚酰亚胺可以是一感旋旋光性材料(photosensitivematerial)。此外，聚酰亚胺可以是一非离子性聚酰亚胺(non-ionicpolymide)，例如由日本的AsahiChemical所提供的醚基聚酰亚胺(ether-basedpolyimide)，PIMELTM。另，由于铜并不会扩散或穿透到非离子性聚酰亚胺中，所以允许铜和聚酰亚胺之间可以直接接触，且由于非离子性聚酰亚胺的关系，保护层上方结构8中的铜线路或平面间的距离可以靠近到1微米，比如是1微米至5微米之间，换言的，两金属线路或平面间的距离是可以大于1微米。此外，对于以铜为材质的金属线路或平面与覆盖所述的金属线路或平面的聚合物层为非离子性聚酰亚胺时，金属线路或平面上可以选择性不需防护层(protectioncap)，例如一镍防护层(Nicaplayer)。当然，在形成金属线路或平面时，也可以形成比如是镍的防护层在铜层上，更可以防止铜离子扩散到聚合物层中。
如图15K所示，在聚合物层中形成开口的目的是为了用来相互连接不同的图案化金属层80、用来连接下方的细线路金属层60或者是用来连接外部电路(externalcircuit)。此聚合物层开口包括(1)9919、9929、9829、9519、9519’、9511、9512与9514在第一实施例中；(2)9831、9834、9531、9532与9534在第二实施例中；(3)9939、9939’、9831、9834、9839、9539、9539’、9531、9532与9534在第三实施例中；以及(4)9949、9949’、9849’、9549、9511、9512与9514在第四实施例中。聚合物材料可以是感旋旋光性(photo-sensitive)或是非感旋旋光性(non-photo-sensitive)。对于感旋旋光性聚合物，其是利用曝光与显影的方式来定义与图案化聚合物层开口，而对于非感旋旋光性聚合物，其是通过第一次涂布一光阻层在聚合物层上时定义开口，接着对此光阻进行曝光与显影以形成开口在光阻中，再来对此光阻开口所暴露出的聚合物层进行湿蚀刻或干蚀刻以形成开口在聚合物层中，最后凭借去除光阻完成聚合物层开口的形成。聚合物层开口的尺寸是介于2微米至1000微米之间，并以介于5微米至200微米之间为较佳者。然而在某些设计中，聚合物层开口也有可能会超过1,000微米的尺寸。另，聚合物层开口可以被设计成圆形、具有圆角的正方形(corner-roundedsquare)、矩形或多边形。
聚合物层95是位于保护层5与图案化金属层801最底端之间。通过聚合物层95内的聚合物层开口950，讯号、电源(Vdd或Vcc)以及/或是接地参考电压(Vss)可以在细线路金属层60与图案化金属层80之间进行传送。对于内部电路20(包括21、22、23、24)，聚合物层开口9531、9532、9534是分别对准保护层开口531、532、534，且其聚合物层开口9531、9532、9534的尺寸是介于1微米至300微米之间，并以介于3微米至100微米之间为较佳者。对于稳压器或变压器41，聚合物层开口9519、9519’、9511、9512、9514是分别对准保护层开口519、519’、511、512、514；对于芯片接外电路40(包括42、43)，聚合物层开口9539、9539’、9531、9532、9534是分别对准保护层开口539、539’、531、532、534；对于静电放电防护电路44，聚合物层开口9549、9511、9512、9514是分别对准保护层开口549、511、512、514，另聚合物层开口9519、9519’、9511、9512、9514，或聚合物层开口9539、9539’、9531、9532、9534或者是聚合物层开口9549、9511、9512、9514的尺寸可以较大，其范围是介于5微米至1000微米之间，并以介于10微米至200微米之间为较佳者。在保护层开口50上的聚合物层开口950具有两种开口型式，在第一种开口型式中，聚合物层开口，例如聚合物层开口9531，是大于下方的保护层开口531，且聚合物层开口9531的聚合物侧壁是位于保护层5上。在此种型式中，可以形成一个较小的保护层开口531，进而在细线路金属层顶端形成一个较小的接触接垫，所以此种开口型式允许最顶端的细线路金属层的细线路具有较高的绕线密度(routingdensity)；在第二种开口型式中，聚合物层开口的底部，例如聚合物层开口9539的底部，是小于下方的保护层开口539，且聚合物层开口(例如聚合物层开口9539)的聚合物侧壁是位于细线路金属层顶端的金属接垫上。而在此种型式中，聚合物层95覆盖住保护层开口的侧壁，且聚合物层开口(例如聚合物层开口9539)侧壁的斜率小于保护层开口侧壁的斜率，并使后续金属溅镀形成的黏着/阻障/种子层8011具有较好的阶梯覆盖(stepcoverage)。较好的黏着/阻障/种子金属阶梯覆盖对于芯片的可靠度是很重要的，这是因为较好的黏着/阻障/种子金属阶梯覆盖可以防止厚金属层的金属扩散到下方的线路或聚合物层中，以防止介金属化合物(Inter-metalliccompound；IMC)的产生或者是金属扩散的现象发生。
聚合物层98内的聚合物层开口980是位于图案化金属层801与图案化金属层802之间。对于内部电路21、22、23、24，聚合物层开口9831、9834的尺寸是介于1微米至300微米之间，并以介于3微米至100微米之间为较佳者。对于稳压器或变压器41的聚合物层开口9829，或芯片接外电路40(包括42、43)的聚合物层开口9831、9834、9839或者是静电放电防护电路44的聚合物层开口9849’的尺寸可以较大，其范围介于5微米至1,000微米之间，并以介于10微米至200微米之间为较佳者。
由顶端聚合物层99内的聚合物层开口990所暴露出的图案化金属层802最顶端的接垫可用来连接外部电路，或者是在芯片测试(chiptesting)中作为探针的接触点。对于内部电路21、22、23、24，顶端聚合物层99并未设有聚合物层开口；另，稳压器或变压器41的聚合物层开口9919、9929，或芯片接外电路40(包括42、43)的聚合物层开口9939或者是静电放电防护电路44的聚合物层开口9949、9949’的尺寸可以较大，其范围介于5微米至1,000微米之间，并以介于10微米至200微米之间为较佳者。
输入保护层上方结构8中的讯号、电源或接地参考电压是通过细线路结构6而传送至内部电路20、稳压器或变压器41、芯片接外电路40或者是静电放电防护电路44中。另，细线路金属结构63可以是以最短路径方式(例如以约略对准的堆栈方式)所形成的细线路金属层60以及导电栓塞60’，如图15A所示的631、632、634、639与639’。
制作保护层上方结构8的微影技术是显着不同在制作保护层下方集成电路的微影技术。保护层上方的微影制程同样也包括有涂布、曝光与显影光阻。用来形成保护层上方结构8的光阻有两种型式，其是为：(1)湿膜光阻(liquidphotoresist)，其是利用单一或多重的旋转涂布方式或者是印刷(printing)方式形成。此湿膜光阻的厚度是介于3微米至60微米之间，而以介于5微米至40微米之间为较佳者；以及(2)干膜光阻(dryfilmPhotoresist)，其是利用贴合方式(laminatingmethod)形成。此干膜光阻的厚度是介于30微米至300微米之间，而以介于50微米至150微米之间为较佳者。另外，光阻可以是正型(positive-type)或负型(negative-type)，而在获得更好分辨率上，则以正型厚光阻(positive-typethickphotoresist)为较佳者。当聚合物层是为感旋旋光性材质时，可以仅利用微影制程(无须蚀刻制程)来图案化聚合物层上。利用一对准机(aligner)或一倍(1X)步进曝光机曝光此光阻。此一倍(1X)是指当光束从一光罩(通常是以石英或玻璃构成)投影至晶圆上时，光罩上的图形缩小于晶圆上的比例，且在光罩上的图案比例是与在晶圆上的图案比例相同。对准机或一倍步进曝光机所使用的光束波长是为436纳米(g-line)、397纳米(h-line)、365纳米(i-line)、g/hline(结合g-line与h-line)或g/h/iline(结合g-line、h-line与i-line)。使用光束波长为g/hline或g/h/iline的一倍步进曝光机(或一倍对准机)可在厚光阻或厚感旋旋光性聚合物的曝光上，提供较大的光强度(lightintensity)。
由于保护层5可以保护下方的金氧半晶体管以及细线路结构6免在受到水气的侵入以及钠或其它移动离子和金、铜或其它过渡金属的穿透，所以一集成电路晶圆上的保护层上方结构8可以在一等级10或者是较不严密的(lessstringent)环境下(例如等级100)的无尘室中进行处理。一等级100的无尘室允许每立方英呎的最大灰尘粒子数目是为：含有大于或等于5微米的灰尘粒子不超过1颗、含有大于或等于1微米的灰尘粒子不超过10颗、含有大于或等于0.5微米的灰尘粒子不超过100颗、含有大于或等于0.3微米的灰尘粒子不超过300颗、含有大于或等于0.2微米的灰尘粒子不超过750颗、含有大于或等于0.1微米的灰尘粒子不超过3500颗。
组件层2包括有内部电路20(包括21、22、23与24)在所有实施例中，以及(1)稳压器或变压器41在第一实施例中；(2)芯片接外电路40(包括42、43)在第三实施例中；(3)静电放电防护电路44在第四实施例中。在本发明的所有实施例中，内部电路20(包括21、22、23、24)包括一讯号节点(signalnode)，且此讯号节点(signalnode)是不与外部(芯片外部)电路连接。而当内部电路20的讯号需要连接至外部电路时，在连接到外部电路的前，讯号必须先经过一芯片接外电路，例如芯片三态缓冲器、芯片接外驱动器、芯片接外接收器或其它芯片接外输入/输出(I/O)电路。因此，内部电路并不包括芯片接外电路。
在本发明中，内部电路20(包括21、22、23、24)除了可以是一或非门(NORgate)或一与非门(NANDgate)的外，也可以是一反相器(inverter)、一且闸(ANDgate)、一或门(ORgate)、一静态随机存取内存单元(SRAMcell)、一动态随机存取内存单元(DRAMcell)、一非挥发性内存单元(non-volatilememorycell)、一闪存单元(flashmemorycell)、一可消除可程序只读存储器单元(EPROMcell)、一只读存储器单元(ROMcell)、一磁性随机存取内存(magneticRAM，MRAM)单元、一感测放大器(senseamplifier)、一运放算大器(operationalamplifier，OpAmp、OPA)、一加法器(adder)、一多任务器(multiplexer)、一双工器(diplexer)、一乘法器(multiplier)、一模拟/数字转换器(A/Dconverter)、一数字/模拟转换器(D/Aconverter)、一互补式金属氧化物半导体感测组件单元(CMOSsensorcell)、一光敏二极管(photo-sensitivediode)、一互补式金属氧化物半导体、一双载子互补式金属氧化物半导体、一双载子电路(bipolarcircuit)或模拟电路(analogcircuit)。
此外，内部电路20(包括21、22、23、24)是至少由一金氧半晶体管(MOStransistor)所构成，例如或非门、或门、且闸或与非门是至少由一金氧半晶体管所构成，另金氧半晶体管可以是“通道寛度(Channelwidth)/通道长度(Channellength)”比值介于0.1至5之间或是介于0.2至2之间的一N型金氧半晶体管，或是“信道寛度/信道长度”比值介于0.2至10之间或是介于0.4至4之间的一P型金氧半晶体管。在第一实施例中，内部电路20(包括21、22、23、24)可以是一电源管理芯片(powermanagementchip)或是一电源供应芯片(powersupplychip)，此电源管理芯片与电源供应芯片是至少由一金氧半晶体管所构成，且金氧半晶体管可以是“信道寛度/信道长度”比值介于4,000至400,000之间或是介于4,000至40,000之间的一P型金氧半晶体管，或是“信道寛度/信道长度”比值介于2,000至200,000之间或是介于2,000至20,000之间的一N型金氧半晶体管，而流经金属线路或平面81、82的电流则是介于500毫安至50安培之间或是介于500毫安至5毫安之间。
另，内部电路20可以利用它的峰值输入或输出电流(即流经金属线路或平面的电流)来定义，或者是以它的金氧半晶体管尺寸(信道宽度除以信道长度的比值)来定义。一芯片接外电路40(包括42、43)，也可以利用它的峰值输入或输出电流(即流经金属线路或平面的电流)来定义，或者是以它的金氧半晶体管尺寸(信道宽度除以信道长度的比值)来定义。而此内部电路20以及芯片接外电路40(包括42、43)的定义是适用在本发明的所有实施例中。
因此，本发明可通过保护层下方的细线路金属结构与保护层上方的金属线路或平面分别连接同一线路组件中至少二金氧半晶体管的栅极与栅极、栅极与源极、栅极与漏极、源极与源极、源极与漏极或者是漏极与漏极。
以下将叙述与比较本发明所有实施例中，保护层上方结构8的图案化金属层80与细线路金属层60两者间的尺寸特征与电性特性(electricalcharacteristic)。
金属线路的厚度
每一图案化金属层80的厚度是介于2微米至150微米之间，并以介于3微米至20微米之间为较佳者，而每一细线路金属层60的厚度则介于0.05微米至2微米之间，并以介于0.2微米至1微米之间为较佳者。
对于依照本发明的实施例所设计的一晶圆，一保护层上方图案化金属层的厚度是大于任一细线路金属层的厚度，且两者的厚度比是介于2至250之间的范围，而以介于4至20之间的范围为较佳者。
介电层的厚度
每一保护层上方介电层(通常为有机材料，例如聚合物)的厚度，如聚合物层90的厚度，是介于2微米至150微米之间，并以介于3微米至30微米之间为较佳者，而每一细线路介电层30(通常为无机材料，例如氧化物或氮化物)的厚度则介于0.05微米至2微米之间，并以介于0.2微米至1微米之间为较佳者。
对于依照本发明的实施例所设计的晶圆，一保护层上方介电层的厚度是大于任一细线路介电层的厚度，且两者的厚度比是介于2至250之间的范围，而以介于4至20之间的范围为较佳者。
金属层的片电阻(sheetresistance)与电阻
一金属层的片电阻是凭借计算金属电阻率(metalresistivity)除以金属厚度而得。一铜(厚度为5微米)材质的保护层上方图案化金属层的片电阻大约为每平方(persquare)4毫奥姆(mili-ohm)，而对于一金(厚度为4微米)材质的保护层上方图案化金属层的片电阻则大约为每平方5.5毫奥姆。一保护层上方图案化金属层的片电阻是介于每平方0.1毫奥姆至每平方10毫奥姆之间的范围，并以介于每平方1毫奥姆至每平方7毫奥姆之间的范围为较佳者。以溅镀形成的铝(厚度为0.8微米)材质的细线路金属层，其片电阻大约为每平方35毫奥姆，而对于以镶嵌制程形成一铜(厚度为0.9微米)材质的细线路金属层，其片电阻则大约为20毫奥姆。一细线路金属层的片电阻是介于每平方10毫奥姆至每平方400毫奥姆之间的范围，并以介于每平方15毫奥姆至每平方100毫奥姆之间的范围为较佳者。
一金属线路的单位长度电阻(resistanceperunitlength)是凭借计算片电阻除以其宽度而得。保护层上方图案化金属层的横向设计标准(宽度)是介于1微米至200微米之间，并以介于2微米至50微米之间为较佳者，而细线路金属层的横向设计标准(宽度)则是介于20纳米至15微米之间，并以介于20纳米至2微米之间为较佳者。一保护层上方图案化金属层的每毫米电阻(resistancepermm)是介于每毫米长(resistancepermmlength)2毫奥姆至每毫米长5奥姆之间，并以介于每毫米长50毫奥姆至每毫米长2.5奥姆之间为较佳者，而一细线路金属层的每毫米电阻则是介于每毫米长500毫奥姆至每毫米长3,000奥姆之间，并以介于每毫米长500毫奥姆至每毫米长500奥姆之间为较佳者。
对于依照本发明的实施例所设计的晶圆，一保护层上方图案化金属层的单位长度电阻是小于任一细线路金属层的单位长度电阻，且两者的单位长度电阻比(细线路金属层比保护层上方图案化金属层)是介于3至250之间的范围，而以介于10至30之间的范围为较佳者。
金属线路的单位长度电容(capacitanceperunitlength)
单位长度电容是与介电质的类型和厚度、金属线路的宽度、距离和厚度以及水平方向和垂直方向上的周围金属有关。聚酰亚胺的介电常数大约为3.3，而苯基环丁烯的介电常数则大约为2.5。接着，请先参阅至第20图所示，其是公开出在同一图案化金属层802上，一图案化金属层802x具有两相邻的图案化金属层802y与图案化金属层802z，以及在图案化金属层802下具有一图案化金属层801w，且此图案化金属层801w是利用一聚合物层98与图案化金属层802分隔。同样地，第20图也公开出在同一细线路金属层602上，一细线路金属层602x具有两相邻的细线路金属层602y与细线路金属层602z，以及在细线路金属层602下具有一细线路金属层601w，且此细线路金属层601w是利用一细线路介电层30与细线路金属层602分隔。
图案化金属层802x与细线路金属层602x的单位长度电容包括有三个组成要素：(1)板极电容(platecapacitance)，Cxw(pF/mm)，其是为金属线路或平面宽度除以介电质厚度的比值的一函数；(2)耦合电容(couplingcapacitance)，Ccx(＝Cxy+Cxz)，其是为金属线路或平面厚度除以相邻金属线路或平面之间之间距(linespacing)的比值的一函数；以及(3)边缘电容(fringingcapacitance)，Cfx(＝Cfl+Cfr)，其是为金属线路或平面的厚度、相邻金属线路或平面之间之间距与介电质厚度的一函数。一图案化金属层的每毫米电容是介于每毫米长0.1pF(picoFarads)至每毫米长2pF，并以介于每毫米长0.3pF至每毫米长1.5pF之间为较佳者，而一细线路金属层的每毫米电容则是介于每毫米长0.2pF至每毫米长4pF，并以介于每毫米长0.4pF至每毫米长2pF之间为较佳者。
对于依照本发明的实施例所设计的晶圆，一图案化金属层的单位长度电容是小于任一细线路金属层的单位长度电容，且两者的单位长度电容比(细线路金属层比图案化金属层)是介于1.5至20之间的范围，而以介于2至10之间的范围为较佳者。
金属线路的电阻电容常数(RCconstant)
一金属线路上的讯号传递时间是利用阻容延迟(RCdelay)来计算。基于上述(3)与(4)之内容，一图案化金属层的阻容延迟是介于每毫米长0.003至10ps(picosecond)的范围之间，并以介于每毫米长0.25至2ps(picosecond)的范围之间为较佳者，而一细线路金属层的阻容延迟则是介于每毫米长10至2000ps(picosecond)的范围之间，并以介于每毫米长40至500ps(picosecond)的范围之间为较佳者。
对于依照本发明的实施例所设计的晶圆，一图案化金属层的单位长度阻容传递时间(RCpaopagationtime)是小于任一细线路金属层的单位长度阻容传递时间，且两者的单位长度阻容传递延迟时间(RCpaopagationdelaytime)比(细线路金属层比图案化金属层)是介于5至500之间的范围，并以介于10至30之间为较佳者。
再来，请参阅回图15C至图15L所示，其是公开出在已完成的晶圆10(如图15A或图15B所示)上，形成保护层上方结构8的制作步骤。每一图案化金属层80是利用浮凸制程(与保护层5下的镶嵌铜制程作为对比)来形成。请参阅图15C所示，一聚合物层95沉积在保护层5上，并通过聚合物层开口950暴露出保护层开口50所暴露的金属接垫600。假若此聚合物是为液体形式(liquidform)，其是可以利用旋转涂布或者是印刷的方式来沉积形成，而假若此聚合物为一干膜(dryfilm)，则此干膜可以利用一贴合方式来形成。对于感旋旋光性聚合物，聚合物层95是利用对准机或一倍(1X)步进曝光机通过光罩的光线来进行曝光，并通过显影而在聚合物层95中形成聚合物层开口950；当聚合物为非感旋旋光性时，则必须使用光阻，并通过传统的微影制程来图案化出聚合物层开口950。图案化聚合物层的方式，可以是下列的方式：在涂布光阻的前，可选择性沉积一硬屏蔽(hardmask，例如一氧化硅层，图中未示)在聚合物层95上，而在蚀刻聚合物层开口期间，此硬屏蔽具有一缓慢的蚀刻速率(etchrate)。另，图案化聚合物层95的方式(即聚合物层95具有聚合物层开口950)也可利用网板印刷的方式(screenprintingmethod)，凭借使用具有图案化孔洞(hole)的一金属网板(metalscreen)来形成，而且网板印刷的方式不需要进行曝光以及显影。此外，假如聚合物层为一干膜，在贴合至晶圆上的前，可以先在一张干膜中形成孔洞，所以在这种方式并不需要进行曝光与显影。另，由于可以形成聚合物层95在保护层5上，因此位于保护层5上的最下方的图案化金属层80可以形成在由聚合物层95的上表面所提供的较为平坦的平面上，所以可以防止图案化金属层80的相邻线路间产生漏电流的现象，以及防止图案化金属层80与保护层下的细线路金属结构之间产生耦合的情形，因此可以提供较好的电性(electricalperformance)。然而在某些应用上，也可省略聚合物层95而节省费用。聚合物层开口950是对准在保护层开口50，且聚合物层开口950可以是大于或小于保护层开口50。此外，保护层开口50与聚合物层开口950的形成方式也可以是先沉积聚合物层95在保护层5上，接着形成聚合物层开口950，最后再形成保护层开口50，而在此方式中，聚合物层开口950的尺寸约与保护层开口50的尺寸相同。
请同时参阅图15D至图15H所示，其是公开出形成图案化金属层801的一浮凸制程。在图15D中，沉积一黏着/阻障/种子层8011在聚合物层95上、在聚合物层开口950中以及在保护层开口50中，其中以溅镀为沉积形成黏着/阻障/种子层8011的较佳方式。对于形成厚金属层的材质为金时，黏着/阻障/种子层8011的形成是先利用溅镀方式形成厚度3,000埃(
Figure A20071000367500681
)的一钛钨合金或钛的黏着/阻障层，接着再溅镀形成厚度1,000埃的一金种子层。对于形成厚金属层的材质为铜时，黏着/阻障/种子层8011的形成是先利用溅镀方式形成厚度500埃的一铬金属的黏着/阻障层、形成厚度1,000埃的一钛金属的黏着/阻障层或者是形成厚度3,000埃的一钛钨合金的黏着/阻障层，接着再溅镀形成厚度5,000埃的一铜种子层。图15E是公开出一光阻层71沉积且图案化在黏着/阻障/种子层8011的种子层上。光阻层71是以旋转涂布的方式涂布形成，接着利用一对准机或一倍(1X)步进曝光机进行曝光，并再进行显影后，在光阻层71中形成光阻层开口710。光阻层开口710是用来定义后续制程中与聚合物层开口950与保护层开口50接触的金属线路或平面的形成，而且此接触是在暴露出的金属接垫600上，并连接此暴露出的金属接垫600。图15F中，以电镀的方式形成一厚金属层8012在光阻层开口710所暴露出的种子层上。此厚金属层8012可以是厚度介于1.5微米至50微米之间的一金层，或者是厚度介于2微米至200微米之间的一铜层。一防护/阻障层(cap/barrierlayer，图中未示)可利用电镀或无电电镀的方式选择性形成在厚金属层8012上。一组装/接触层(assembly/contactlayer，图中未示)也可利用电镀或无电电镀的方式进一步地选择性形成在厚金属层8012以及防护/阻障层上。此组装/接触层可以是厚度介于0.01微米至5微米之间的一金层、一钯层或一钌层。接着，如图15G所示，去除光阻层71。继续，在图15H中，利用自我对准(self-aligned)湿蚀刻或干蚀刻的方式，去除未被厚金属层8012覆盖的黏着/阻障/种子层8011。当利用湿蚀刻方式进行去除时，在图案化金属层801侧壁的底部会形成凹陷部(undercut)8011’，其中此凹陷部8011’是位于厚金属层8012下方，而当使用异向性干蚀刻(anisotropiesdryetch)时，则不会有上述的凹陷部8011’的产生。
请同时参阅图15I与图15J所示，其是公开出以图15C至图15H所述的制程而形成一聚合物层98以及图案化金属层802的步骤。另，图15I与图15J所示的制程可以重复用在形成第三金属层、第四金属层或者是更多的金属层上。如果保护层上方结构8仅包括两金属层(图案化金属层801与图案化金属层802)，一防护聚合物层(cappolymerlayer)99沉积在图案化金属层802(现在的最顶端)以及未被图案化金属层802所覆盖的聚合物层98上，如图15K所示。聚合物层开口990是形成在顶端聚合物层99中，并暴露出作为连接外部电路的接触接垫8000。在某些应用上，例如当厚金属层8012为金时，可选择性省略顶端聚合物层99。图15K是公开出同时具有细线路结构6与保护层上方结构8的晶圆，其是以顶端聚合物层99的聚合物层开口990暴露出接触接垫8000。
将晶圆锯切(切割)成复数个单独芯片，此单独芯片的接触接垫8000可利用下列所述的方式连接外部电路，其是为：(1)一打线制程的打线导线(金线、铝线或铜线)；(2)其它基底上的凸块(金凸块、铜凸块、焊料凸块或其它金属凸块)，此基底可以是硅芯片、硅基底、陶瓷基底、有机基底、球型栅状数组(BGA)基底、可挠性(flexible)基底、可挠性卷带(flexibletape)或玻璃基底，且位于此基底上的凸块高度是介于1微米至30微米之间，而以介于5微米至20微米之间为较佳者；(3)其它基底上的柱体(金柱、铜柱、焊料柱或其它金属柱)，此基底可以是硅芯片、硅基底、陶瓷基底、有机基底、球型栅状数组(BGA)基底、可挠性(flexible)基底、可挠性卷带(flexibletape)或玻璃基底，且位于此基底上的柱体高度是介于10微米至200微米之间，而以介于30微米至120微米之间为较佳者；(4)一导线架(leadframe)或一可挠性卷带(flexibletape)的金属导线端上的凸块(金凸块、铜凸块、焊料凸块或其它金属凸块)，此基底上的凸块高度是介于1微米至30微米之间，而以介于5微米至20微米之间为较佳者。
在某些应用中，形成在接触接垫8000上的接触结构89可用在连接外部电路，如图15L所示。一凸块底层金属层(UBM)891形成在接触结构89下，用以作为黏着和扩散阻障的用。此接触结构89可以是：(1)利用电镀或网板印刷方式形成的焊料接垫(厚度介于0.1微米至30微米之间，而以介于1微米至10微米之间为较佳者)，或者是焊料凸块(高度介于10微米至200微米之间，而以介于30微米至120微米之间为较佳者)。接着，再利用一回焊(solderreflow)制程将其形成一球形的焊料球(ball-shapedsolderball)。焊料接垫或焊料凸块可以是：1.含铅量高的焊料(highleadsolfer)，例如含有重量百分比超过85％的铅成份的锡铅合金(PbSn)；2.共晶焊料(eutectic)，例如含有重量百分比约37％的铅成份与重量百分比约63％的焊料成份的锡铅合金；3.无铅焊料(lead-freesolder)，例如锡银合金(SnAg)或锡铜银合金(SnCuAg)。另，凸块底层金属层891可以是下列所述的复合层(由下到上的排列)，包括：钛/镍、钛/铜/镍、钛钨合金/镍、钛钨合金/铜/镍、钛/镍/金、钛/铜/镍/金、钛钨合金/镍/金、钛钨合金/铜/镍/金、钛/铜/镍/钯、钛钨合金/铜/镍/钯、铬/铬铜合金、镍钒合金/铜、镍/铜、镍钒合金/金、镍/金或镍/钯；(2)利用电镀方式形成的金接垫(厚度介于0.1微米至10微米之间，而以介于1微米至5微米之间为较佳者)，或者是金凸块(高度介于5微米至40微米之间，而以介于10微米至20微米之间为较佳者)。此外，凸块底层金属层891可以是：钛、钛钨合金、钽、氮化钽、钛/铜/镍的复合层(由下到上的排列)或钛钨合金/铜/镍的复合层(由下到上的排列)；(3)利用植球制程(ballmounting)形成的金属球(metalball)。此金属球可以是一焊料球、表面涂布一镍层的一铜球(copperball)、表面涂布一镍层与一焊料层的一铜球或者是表面涂布一镍层与一金层的一铜球。另，金属球的直径是介于10微米至500微米之间，并以介于50微米至300微米之间为较佳者。此外，金属球可以直接焊接在由聚合物层开口990所暴露出的接触接垫8000的表面上或者是凸块底层金属层891上，而形成来焊接金属球的凸块底层金属层891可以是下列所述的复合层(由下到上的排列)，其是包括：钛/镍、钛/铜/镍、钛钨合金/镍、钛钨合金/铜/镍、钛/镍/金、钛/铜/镍/金、钛钨合金/镍/金、钛钨合金/铜/镍/金、钛/铜/镍/钯、钛钨合金/铜/镍/钯、铬/铬铜合金、镍钒合金/铜、镍/铜、镍钒合金/金、镍/金或镍/钯。另外，在黏着金属球的后，通常会需要进行一回焊(solderreflow)制程。
在形成接触结构89的后，利用锯切或切割的方式分割晶圆上的芯片，以进行封装或组装来连接到外部电路，其中组装的方法可以是打线(连接至外部有机、陶瓷、玻璃或硅基底上的接垫，或者是连接至一导线架或一可挠性卷带的导线)、卷带自动接合(TAB)、卷带式芯片载体(tape-chip-carrier，TCP)封装、玻璃覆晶封装(COG)、芯片直接封装(COB)、球门阵列基板覆晶封装(flipchiponBGAsubstrate)、薄膜覆晶接合(COF)、薄膜覆晶封装(chiponflex)、堆栈型多芯片封装结构(chip-on-chipstackinterconnection)、硅基底上堆栈型芯片封装结构(chip-on-Si-substratestackinterconnection)等等。
在图15C至图15K中所示的浮凸制程中，其是公开出形成一图案化金属层的步骤是为：形成黏着/阻障/种子层一次，随后形成一光阻层以及电镀此图案化金属层也是只有一次，最后再去除光阻层，并将未被图案化金属层覆盖的黏着/阻障/种子层去除。此种型式的制程称为单次浮凸制程(single-embossprocess)，也即此制程在去除未被图案化金属层覆盖的黏着/阻障/种子层的前，仅包括一次的微影制程以及一次的电镀制程。
一双浮凸制程(double-embossingprocess)可以通过同一黏着/阻障/种子层来形成一图案化金属层与一金属栓塞(viaplug)，而在去除未被图案化金属层覆盖的黏着/阻障/种子层的前，完成两次的微影制程以及电镀制程，其中第一次的微影制程与电镀制程是用来形成图案化金属层，而第二次的微影制程与电镀制程则是用来形成金属栓塞。
请同时参阅图16A至图16D所示，其是公开出在如图15A或图15B所示的晶圆10上形成保护层上方结构8的双浮凸制程。双浮凸制程有和图15C至图15G所示的单次制程相同的制作步骤。在图15G中，其是将光阻去除，并留下未在厚金属层8012下的黏着/阻障/种子层8011。至此双浮凸制程的步骤开始与单次浮凸制程有所不同，请同时参阅图16A至第16L图所示，其是公开出凭借使用一双浮凸制程形成图案化金属层801与金属栓塞898，以及使用一单次浮凸制程形成最顶端的金属层802的方式，形成本发明所有实施例中保护层上方的图案化金属层结构的一范例。利用第一次的微影制程与电镀制程形成图案化金属层801，如图15D至图15G所示。接着，请同时参阅图16A与图16B所示，在黏着/阻障/种子层8011的种子层以及利用电镀形成的厚金属层8012上，沉积一光阻层72，并对此光阻层72进行图案化，使光阻层72：(1)在厚金属层8012上形成光阻层开口720，并利用光阻层开口720暴露出厚金属层8012；以及/或是(2)在黏着/阻障/种子层8011的种子层上形成光阻层开口720’，并利用此光阻层开口720’暴露出黏着/阻障/种子层8011的种子层。继续，在光阻层72移除的前，实施第二次电镀制程以在光阻层开口720内形成金属栓塞898。另外，在黏着/阻障/种子层8011的种子层上也可形成水平准位低在金属栓塞898的一金属层898’，此金属层898’可用在封装用途上。此金属层898’可以是比厚金属层8012薄，也可以是比厚金属层8012厚，当金属层898’的厚度小于厚金属层8012的厚度时，例如小于5微米(在较佳的情况是介于1微米至3微米之间)，金属层898’可以用来制作比厚金属层8012绕线密度高的连接线路(interconnection)，然而当金属层898’的厚度大于厚金属层8012的厚度时，例如大于5微米(在较佳的情况是介于5微米至10微米之间)，金属层898’可以用来制作比厚金属层8012电阻更低的连接线路。再来，请参阅图16C所示，去除光阻层72，以暴露出厚金属层8012、金属栓塞898、金属层898’以及未在厚金属层8012与金属层898’下的黏着/阻障/种子8011。请参阅图16D所示，利用湿蚀刻(wetetch)以及/或是干蚀刻(dryetch)去除未在厚金属层8012与金属层898’下的黏着/阻障/种子层8011。因此，图案化金属层801、金属栓塞898与金属层898’形成在图16D所示的这个阶段中。继续请参阅图16E所示，一聚合物层98形成在金属栓塞898、金属层898’、图案化金属层801以及暴露出的第一聚合物层95上。请参阅图16F所示，利用研磨、机械研磨或化学机械研磨制程，平坦化聚合物层98的表面，直至暴露出金属栓塞898为止。再来，请同时参阅图16G至第16K图所示，其是公开出利用如图15C至图15K所述的相同单次浮凸制程形成一图案化金属层802的制作步骤。继续，请参阅第16L图所示，最后沉积且图案化一顶端聚合物层99以完成一具有两图案化金属层801、802的保护层上方结构8。此外，在组装(assembly)以及/或是封装上，也可如图15L所示，形成一接触结构89在聚合物层开口990暴露出的接触接垫8000上。另，图15D至图15G和图16A至图16D所述的用来形成图案化金属层801以及金属栓塞898的双浮凸制程的制作步骤，也可重复使用在形成第二图案化金属层(最顶端的金属层)与第二金属栓塞(图中未示)上，且此第二金属栓塞可以用来作为连接至外部电路的接触结构。最后，有关图16A至第16L图的叙述与解说是适用在本发明的所有实施例中。
请参阅图17A至图17J所示，其是公开出一保护层上方结构8形成图案化金属层801、图案化金属层802以及图案化金属层803的制程步骤，其中图案化金属层801与图案化金属层802是利用一双浮凸制程来形成，而图案化金属层803则是利用一单次浮凸制程来形成。首先，如图15D至图15G和图16A至图16D所述，利用第一次的双浮凸制程来形成图案化金属层801以及金属栓塞898。接着，如图16E至图16F所示的制程步骤，在形成一聚合物层98的后，平坦化此聚合物层98，直至暴露出金属栓塞898为止。继续请参阅图17A所示，在形成图案化金属层802前的制程步骤是与图16F以双浮凸制程形成图案化金属层801、金属栓塞898与聚合物层98的制程步骤相同。然而，为了能容纳一额外的金属层，图17A的图案化金属层801与金属栓塞898的设计是略微地与图16F的图案化金属层801与金属栓塞898的设计有所不同。再来，请同时参阅图17A至图17G所示，重复图15D至图15G和图16A至图16D所述的制程步骤以形成一图案化金属层802、一金属栓塞897和一聚合物层97，并暴露出金属栓塞897。在图17A中，其是以下列方式形成：(1)沉积一黏着/阻障/种子层8021；(2)沉积并图案化一光阻层；(3)在此光阻层内的开口电镀一厚金属层8022；以及(4)去除此光阻层，以形成如图17A所示的结构。再来，请参阅图17B所示，沉积并图案化一光阻层74，以形成光阻层开口740在厚金属层8022上，或者是直接形成光阻层开口740’在黏着/阻障/种子层8021的种子层上。请参阅图17C，利用电镀的方式，在光阻层开口740与光阻层开口740’内形成金属栓塞897与金属层897’，且此金属层897’可以用来作为与金属层898’相同的用途。请同时参阅图17D至图17E所示，去除光阻层74，并将未在厚金属层8022与金属层897’下的黏着/阻障/种子层8021去除。请同时参阅图17F至图17G所示，再来沉积一聚合物层97，并平坦化此聚合物层97，直至暴露金属栓塞897为止。接着，请同时参阅图17H至图17I所示，其是公开出使用一单次浮凸制程来形成一图案化金属层803的步骤，叙述如下：(1)沉积黏着/阻障/种子层8031；(2)沉积并图案化一光阻层；(3)电镀形成一厚金属层8032；以及(4)去除光阻层，并以自我对准蚀刻(self-alignedetch)的方式去除未在厚金属层8032下的黏着/阻障/种子层8031。最后，请参阅图17J所示，其是公开出凭借沉积一顶端聚合物层99，以及图案化顶端聚合物层99形成聚合物层开口990暴露出作为连接线路(interconnection)连接至外部电路的一接触接垫8000的一完整结构。
请参阅图18A至图18I所示，其是公开出一保护层上方结构形成图案化金属层801、图案化金属层802以及图案化金属层803的另一种制程步骤，其中图案化金属层801与图案化金属层803是利用一单次浮凸制程来形成，而第二层金属层则是利用一双浮凸制程来形成。首先请参阅图18A所示，其是利用如图15D至图15H所述的单次浮凸制程来形成图案化金属层801。接着，以图15I所述的制程步骤，沉积形成一聚合物层98，并对聚合物层98进行图案化，以形成聚合物层开口980暴露出图案化金属层801。然而，为了能容纳一额外的金属层，图18A的图案化金属层801与聚合物层开口980的设计是略微地与图15I的图案化金属层801与聚合物层开口980的设计有所不同。再来，请参阅图18B至图18G所示，其是公开出使用一双浮凸制程来形成一图案化金属层802以及一金属栓塞897的制程步骤，并叙述如下：(1)请参阅图18B所示，沉积形成一黏着/阻障/种子层8021；(2)请参阅图18C所示，沉积一光阻层72，并对光阻层72进行图案化以形成光阻层开口720，接着在光阻层72的光阻层开口720内电镀一厚金属层8022；以及(3)去除光阻层72，以形成如图18D所示的结构。再来，请参阅图18E所示，沉积形成一光阻层73，并图案化此光阻层73以形成光阻层开口730在厚金属层8022上，以及/或是形成光阻层开口730’在黏着/阻障/种子层8021的种子层上。继续，利用电镀的方式，在光阻层开口730、730’内形成金属栓塞897与金属层(metal piece)897’，而此金属层897’可以用来作为如图16D所述的金属层898’的相同用途。请参阅图18F至图18G所示，去除光阻层73，以及将未在厚金属层8022与金属层897’下的黏着/阻障/种子层8021去除。请参阅图18H所示，再来沉积一聚合物层97，并平坦化此聚合物层97直至暴露金属栓塞897为止。最后，请参阅图18I所示，其是公开出利用图17H至图17I所述的单次浮凸制程形成图案化金属层803，并凭借沉积一顶端聚合物层99以及图案化此顶端聚合物层99形成聚合物开口990暴露出作为连接线路(interconnection)连接至外部电路的一接触接垫8000的一完整结构。
请同时参阅图19A至图19G所示，其是公开出在如图15A或图15B所示的晶圆10上形成一保护层上方结构8的制程，其中图案化金属层801是利用一双浮凸制程来形成，而图案化金属层802则是利用一单次浮凸制程来形成。首先，在图19A中，利用图15D至图15G和图16A至图16F所述的双浮凸制程步骤形成图案化金属层801、金属栓塞898、金属层898’和聚合物层98。接着，请同时参阅图19A至第19G图所示，其是利用如图15C至图15K所述的相同单次浮凸制程步骤形成一图案化金属层802、一聚合物层97、一顶部顶端聚合物层99与一聚合物层开口990暴露出接触接垫8000，在此不再详加叙述。
最后，请参阅图19H所示，将晶圆锯切(切割)成复数个单独芯片，并通过单独芯片上的接触接垫8000连接外部电路，例如利用一打线制程的打线导线89’(如金线、铝线或铜线)连接外部电路。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。

Claims (37)

1.一种线路组件，其特征在于：其包括：
一稳压器；
一内部电路；
一第一金属线路，其连接所述的稳压器；
一第二金属线路，其连接所述的内部电路；
一保护层，位于所述的稳压器、所述的内部电路、所述的第一金属线路与所述的第二金属线路上；以及
一第三金属线路，位于所述的保护层上，且连接所述的第一金属线路与所述的第二金属线路。
2.根据权利要求1所述的线路组件，其特征在于：所述的稳压器输出一电压值，所述的电压值与一设定目标电压值之间的差值除以所述的设定目标电压值是小于10％。
3.根据权利要求1所述的线路组件，其特征在于：所述的内部电路包括一或非门、一或门、一且闸、与非门、静态随机存取内存单元、一动态随机存取内存单元、一非挥发性内存单元、一闪存单元、一可消除程序只读存储器单元、一只读存储器单元、一磁性随机存取内存单元、一感测放大器、一运算放大器、一运算放大器、一加法器、一多任务器、一双工器、一乘法器、一模拟/数字转换器、一数字/模拟转换器、一互补式金属氧化半导体、一光敏二极管、一双载子互补式金属氧化物半导体、一反相器、一内部驱动器、一内部接收器、一内部三态缓冲器与一双载子电路单元其中之一或及其组合。
4.根据权利要求1所述的线路组件，其特征在于：所述的第一金属线路与所述的第二金属线路为厚度是介于0.05微米至2微米之间的一铝层或一铜层。
5.根据权利要求1所述的线路组件，其特征在于：所述的第三金属线路的材质为金、铜、银、铂、钯或镍其中之一或及其组成。
6.根据权利要求1所述的线路组件，其特征在于：所述的保护层的材质为一氮硅化合物与一氧硅化合物其中之一或及其组合。
7.根据权利要求1所述的线路组件结构，其特征在于：还包括厚度介于2微米至100微米之间的一第一聚合物层位于所述的保护层与所述的第三金属线路之间。
8.根据权利要求1所述的线路组件，其特征在于：所述的内部电路至少包括一N型金属氧化物半导体组件，所述的N型金属氧化物半导体组件的信道宽度/通道长度比值是介于0.1至5之间。
9.根据权利要求1所述的线路组件，其特征在于：所述的内部电路至少包括一P型金属氧化物半导体组件，所述的P型金属氧化物半导体组件的信道宽度/通道长度比值是介于0.2至10之间。
10.根据权利要求1所述的线路组件，其特征在于：所述的第二金属线路连接至所述的内部电路的一电源节点或一接地节点。
11.根据权利要求1所述的线路组件，其特征在于：所述的第三金属线路未与外界电连接。
12.根据权利要求1所述的线路组件，其特征在于：还包括一含硅的基底承载所述的稳压器与所述的内部电路。
13.一种线路组件，其特征在于：其包括：
一稳压器，包括一输入节点与一输出节点；
一内部电路；
一第一金属线路，其连接所述的稳压器的所述的输出节点；
一第二金属线路，其连接所述的内部电路；
一保护层，位于所述的稳压器、所述的内部电路、所述的第一金属线路与所述的第二金属线路上；
一第三金属线路，连接所述的第一金属线路与所述的第二金属线路；
一第四金属线路，位于所述的保护层下且连接所述的稳压器的所述的输入节点，且所述的第四金属线路包括至少一第一金属接垫暴露在所述的保护层的一开口内；
一第五金属线路，位于所述的保护层上方且所述的第五金属线路包括一第二金属接垫，所述的第二金属接垫电连接所述的第一金属接垫，由俯视透视图观的所述的第二金属接垫位置不同在所述的第一金属接垫位置，所述的第二金属接垫包括厚度大于1.5微米的一第一金属层；以及
一导线，位于所述的第二金属接垫上。
14.根据权利要求13所述的线路组件，其特征在于：所述的内部电路为一或非门、一或门、一且闸、与非门、静态随机存取内存单元、一动态随机存取内存单元、一非挥发性内存单元、一闪存单元、一可消除可程序只读存储器单元、一只读存储器单元、一磁性随机存取内存单元、一感测放大器、一运算放大器、一运算放大器、一加法器、一多任务器、一双工器、一乘法器、一模拟/数字转换器、一数字/模拟转换器、一互补式金属氧化半导体、一光敏二极管、一双载子互补式金属氧化物半导体、一反相器、一内部驱动器、一内部接收器、一内部三态缓冲器与一双载子电路单元其中之一或及其组合。
15.根据权利要求13所述的线路组件，其特征在于：所述的内部电路至少包括一N型金属氧化物半导体组件，所述的N型金属氧化物半导体组件的信道宽度/通道长度比值是介于0.1至5之间。
16.根据权利要求13所述的线路组件，其特征在于：所述的内部电路至少包括一P型金属氧化物半导体组件，所述的P型金属氧化物半导体组件的信道宽度/通道长度比值是介于0.2至10之间。
17.根据权利要求13所述的线路组件，其特征在于：所述的第二金属线路连接至所述的内部电路的一电源节点。
18.根据权利要求13所述的线路组件，其特征在于：所述的第一金属线路、所述的第二金属线路与所述的第四金属线路分别为厚度是介于0.05微米至2微米之间的一铝层或一铜层。
19.根据权利要求13所述的线路组件，其特征在于：所述的第一金属线路、所述的第三金属线路与所述的第五金属线路的材质分别为金、铜、银、铂、钯或镍其中之一或及其组成。
20.根据权利要求13所述的线路组件，其特征在于：所述的保护层的材质为一氮硅化合物与一氧硅化合物其中之一或及其组合。
21.根据权利要求13所述的线路组件结构，其特征在于：还包括厚度介于2微米至100微米之间的一第一聚合物层位于所述的保护层与所述的第三金属线路之间。
22.根据权利要求13所述的线路组件结构，其特征在于：还包括厚度介于2微米至100微米之间的一第二聚合物层位于所述的保护层与所述的第五金属线路之间。
23.根据权利要求13所述的线路组件，其特征在于：还包括一第三聚合物层位于所述的第三金属线路与所述的第四金属线路上，所述的第三聚合物层包括至少一开口暴露出所述的第一金属接垫。
24.根据权利要求23所述的线路组件结构，其特征在于：所述的第五金属线路位于所述的第三聚合物层上。
25.根据权利要求13所述的线路组件，其特征在于：还包括一含硅的基底承载所述的稳压器与所述的内部电路。
26.一种线路组件，其特征在于：其包括：
一变压器；
一内部电路；
一第一金属线路，连接所述的变压器；
一第二金属线路，连接所述的内部电路；
一保护层，位于所述的变压器、所述的内部电路、所述的第一金属线路与所述的第二金属线路上；以及
一第三金属线路，位于所述的保护层上，且连接所述的第一金属线路与所述的第二金属线路。
27.根据权利要求26所述的线路组件，其特征在于：所述的内部电路为一或非门、一或门、一且闸、与非门、静态随机存取内存单元、一动态随机存取内存单元、一非挥发性内存单元、一闪存单元、一可消除可程序只读存储器单元、一只读存储器单元、一磁性随机存取内存单元、一感测放大器、一运算放大器、一运算放大器、一加法器、一多任务器、一双工器、一乘法器、一模拟/数字转换器、一数字/模拟转换器、一互补式金属氧化半导体、一光敏二极管、一双载子互补式金属氧化物半导体、一反相器、一内部驱动器、一内部接收器、一内部三态缓冲器与一双载子电路单元其中之一或及其组合。
28.根据权利要求26所述的线路组件，其特征在于：所述的第一金属线路与所述的第二金属线路为厚度是介于0.05微米至2微米之间的一铝层与一铜层。
29.根据权利要求26所述的线路组件，其特征在于：所述的第三金属线路的材质为金、铜、银、铂、钯或镍其中之一或及其组成。
30.根据权利要求26所述的线路组件，其特征在于：所述的保护层的材质为一氮硅化合物与一氧硅化合物其中之一或及其组合。
31.根据权利要求26所述的线路组件结构，其特征在于：还包括厚度介于2微米至100微米之间的一第一聚合物层位于所述的保护层与所述的第三金属线路之间。
32.根据权利要求26所述的线路组件，其特征在于：所述的内部电路至少包括一N型金属氧化物半导体组件，所述的N型金属氧化物半导体组件的信道宽度/通道长度比值是介于0.1至5之间。
33.根据权利要求26所述的线路组件，其特征在于：所述的内部电路至少包括一P型金属氧化物半导体组件，所述的P型金属氧化物半导体组件的信道宽度/通道长度比值是介于0.2至10之间。
34.根据权利要求26所述的线路组件，其特征在于：流经所述的第三金属线路的电流是介于50微安培至2毫安之间。
35.根据权利要求26所述的线路组件，其特征在于：所述的第二金属线路连接至所述的内部电路的一电源节点或一接地节点。
36.根据权利要求26所述的线路组件，其特征在于：所述的第三金属线路未与外界电连接。
37.根据权利要求26所述的线路组件，其特征在于：还包括一含硅的基底承载所述的变压器与所述的内部电路。
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