CN110335847A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：S1，提供至少一片晶圆；S2，形成重工刻蚀停止层于所述晶圆上；S3，形成聚合物材料层于所述重工刻蚀停止层上；S4，对所述聚合物材料层进行包含烘烤在内的工艺处理；S5，检测所述聚合物材料层是否出现异常，若所述聚合物材料层出现异常，则去除异常的聚合物材料层并形成新的聚合物材料层于所述重工刻蚀停止层上，接着再循环执行步骤S4至步骤S5，直至形成的新的聚合物材料层未出现异常。本发明的技术方案使得重工刻蚀停止层下方的结构不会受到重工刻蚀工艺的影响，进而使得晶圆的报废率得到降低，从而使得生产成本得到降低。

Description

半导体器件及其制造方法
技术领域
本发明涉及集成电路制造领域，特别涉及一种半导体器件及其制造方 法。
背景技术
晶圆级别的3D(three dimensional)-IC(integrated circuit)封装技术是基 于现有技术节点提高芯片集成性能、减小功耗延迟的优异解决方案。在现 有晶圆级3D-IC封装技术中，需要将两片已经完成后段工艺的晶圆键合在 一起，再进行外围焊盘的输入/输出(I/O)的接触工艺，此时通常会形成有 一暴露出接触垫(pad)的钝化层(通常为氮化硅)，且在所有工艺的最后 需要涂覆一层具有良好的电子/机械性能的聚合物薄膜(通常是光敏材料 PIMEL，例如是光敏聚酰亚胺PI、聚苯并噁唑PBO)，以减小晶圆的弯曲， 保护封装结构，尤其能够提高存储芯片的抗辐射能力。
但是，在涂覆聚合物薄膜之后以及封装之前，还会有烘烤、测试等工 艺，在这些工艺过程中可能会出现制程异常(例如测试时探针将聚合物薄 膜刺穿、涂覆的聚合物薄膜中进入异物污染等)而导致部分键合晶圆表面 涂覆的聚合物薄膜受损，进而导致聚合物薄膜在封装后无法起到原有的作 用。因此，为了使得这部分聚合物薄膜受损的键合晶圆能够继续使用，一 般会将聚合物薄膜受损的键合晶圆进行重工(或者说返工，rework)，重工 的过程中会将受损的聚合物薄膜去除。由于经过烘烤的聚合物薄膜与聚合 物薄膜下方的氮化硅钝化层结合紧密，为确保将聚合物薄膜去除完全，需 要将氮化硅钝化层一并去除，这样就需要干法刻蚀去除聚合物薄膜和氮化 硅钝化层时采用的等离子体的强度很高，而高强度的等离子体刻蚀时会导 致氮化硅层底部的氧化硅钝化层等键合晶圆上的其它膜层结构受损或者被 刻蚀掉，进而导致了键合晶圆的报废，使得生产成本升高。
因此，如何在将聚合物薄膜和氮化硅钝化层去除时避免导致键合晶圆 上的其它膜层结构受损，以降低键合晶圆的报废率，进而降低生产成本是 目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得重工刻蚀 停止层下方的结构不受重工刻蚀工艺的影响，进而使得晶圆的报废率得到 降低，从而使得生产成本降低。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
S1，提供至少一片晶圆；
S2，形成重工刻蚀停止层于所述晶圆上；
S3，形成聚合物材料层于所述重工刻蚀停止层上；
S4，对所述聚合物材料层进行包含烘烤在内的工艺处理；以及，
S5，检测所述聚合物材料层是否出现异常，若所述聚合物材料层出现 异常，则去除异常的聚合物材料层并形成新的聚合物材料层于所述重工刻 蚀停止层上，接着再循环执行步骤S4至步骤S5，直至形成的新的聚合物 材料层未出现异常；若所述聚合物材料层未出现异常，则直接进行下一步 的用于半导体器件的制造的工序。
可选的，提供一片所述晶圆，在所述晶圆的正面和/或背面形成第一膜 层结构；或者，提供至少两片晶圆形成的晶圆键合结构，所述晶圆的键合 界面为所述晶圆的正面和/或背面，在所述晶圆的非键合界面上形成第一膜 层结构；所述重工刻蚀停止层形成于所述第一膜层结构上；所述晶圆的正 面与所述晶圆的背面为相对的面。
可选的，所述晶圆包括衬底和形成于所述衬底一侧的第二膜层结构， 所述第一膜层结构形成于所述第二膜层结构上或所述衬底背向所述第二膜 层结构的另一侧，且所述第二膜层结构中具有导电结构；在所述晶圆的正 面和/或背面形成所述第一膜层结构或在所述晶圆的非键合界面上形成所 述第一膜层结构的步骤包括：
形成第一连通孔于所述晶圆中，所述第一连通孔暴露所述第二膜层结 构中的导电结构的相应表面；
形成缓冲层于所述第一连通孔中和所述晶圆的表面上；
形成第二连通孔于所述缓冲层中，所述第二连通孔位于所述第一连通 孔内，且所述第二连通孔暴露所述第二膜层结构中的导电结构的相应表面； 以及，
形成导电互连层于所述第二连通孔中以及所述缓冲层的表面上，以在 所述晶圆的正面和/或背面形成所述第一膜层结构或在所述晶圆的非键合 界面上形成所述第一膜层结构。
可选的，形成所述聚合物材料层于所述重工刻蚀停止层上的步骤包括：
涂覆聚合物材料于所述重工刻蚀停止层上；以及，
形成开口于涂覆的聚合物材料和所述重工刻蚀停止层上，所述开口暴 露出所述缓冲层的表面上的部分导电互连层，被暴露出的导电互连层形成 导电接触垫。
可选的，若所述聚合物材料层出现异常，则在去除异常的聚合物材料 层之前，先形成阻挡层于所述导电接触垫上。
可选的，所述工艺处理还包括刻蚀或测试；所述下一步的用于半导体 器件的制造的工序包括封装和/或测试。
可选的，形成所述重工刻蚀停止层于所述晶圆上之后以及形成所述聚 合物材料层于所述重工刻蚀停止层上之前，还形成钝化层于所述重工刻蚀 停止层上；若所述聚合物材料层出现异常，则去除异常的聚合物材料层之 后以及形成新的聚合物材料层于所述重工刻蚀停止层上之前，将所述钝化 层一并去除，并形成新的钝化层于所述重工刻蚀停止层上。
可选的，所述重工刻蚀停止层的材质包括碳化硅、含氮的碳化硅和含 氮氧的碳化硅中的至少一种；和/或，所述聚合物材料层的材质包括光敏材 料。
本发明还提供了一种半导体器件，包括：形成于至少一晶圆上的重工 刻蚀停止层，以及形成于所述重工刻蚀停止层上的聚合物材料层，所述聚 合物材料层为经过检测后确定为合格的膜层。
可选的，一片所述晶圆的正面和/或背面形成有第一膜层结构；或者， 至少两片晶圆形成的晶圆键合结构的非键合界面上形成有第一膜层结构， 所述晶圆的键合界面为所述晶圆的正面和/或背面；所述重工刻蚀停止层形 成于所述第一膜层结构上；所述晶圆的正面与所述晶圆的背面为相对的面。
可选的，所述晶圆包括衬底和形成于所述衬底一侧的第二膜层结构， 所述第一膜层结构形成于所述第二膜层结构上或所述衬底背向所述第二膜 层结构的另一侧，且所述第二膜层结构中具有导电结构；所述第一膜层结 构包括：
缓冲层，形成于所述晶圆中的第一连通孔中和所述晶圆的表面上；
导电互连层，形成于所述缓冲层的第二连通孔中以及所述缓冲层的表 面上，所述第二连通孔位于所述第一连通孔内，且所述第一连通孔和所述 第二连通孔暴露所述第二膜层结构中的导电结构的相应表面。
可选的，所述半导体器件还具有穿过所述聚合物材料层和所述重工刻 蚀停止层的开口，所述开口暴露出所述缓冲层的表面上的部分导电互连层， 且被所述开口暴露出的导电互连层为导电接触垫。
可选的，所述半导体器件还包括形成于所述聚合物材料层和所述重工 刻蚀停止层之间的钝化层。
可选的，所述重工刻蚀停止层的材质包括碳化硅、含氮的碳化硅和含 氮氧的碳化硅中的至少一种；所述聚合物材料层的材质包括光敏材料。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过在所述晶圆上形成重工刻蚀 停止层，使得在对所述重工刻蚀停止层上形成的聚合物材料层进行包含烘 烤在内的工艺处理之后，若检测发现所述聚合物材料层出现异常，则去除 异常的聚合物材料层并形成新的聚合物材料层于所述重工刻蚀停止层上， 直至形成的新的聚合物材料层未出现异常，由此，所述重工刻蚀停止层的 存在使得在去除异常的所述聚合物材料的过程中，所述重工刻蚀停止层下 方的结构不会受到影响，进而使得晶圆的报废率得到降低，从而使得生产 成本降低。
2、本发明的半导体器件，由于具有形成于至少一晶圆上的重工刻蚀停 止层，以及形成于所述重工刻蚀停止层上的经过检测后确定为合格的聚合 物材料层，使得所述半导体器件中的所述重工刻蚀停止层下方的结构能够 不受重工刻蚀工艺的影响，进而使得晶圆的报废率得到降低，从而使得生 产成本降低。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2a～2i是图1所示的半导体器件的制造方法中的器件示意图；
图3是本发明具体实施例的两片晶圆键合的半导体器件的示意图。
其中，附图1～3的附图标记说明如下：
10-晶圆；11-衬底；12-第二膜层结构；121-导电结构；13-第一连通孔； 14-第二连通孔；20-第一膜层结构；21-缓冲层；22-导电互连层；221-导电 接触垫；222-导电接触插栓；30-重工刻蚀停止层；40-钝化层；50-聚合物 材料层；60-开口；70-阻挡层；L-键合界面。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图1～3对本发 明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图 均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助 说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图1，图1是 本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制 造方法包括：
步骤S1、提供至少一片晶圆；
步骤S2、形成重工刻蚀停止层于所述晶圆上；
步骤S3、形成聚合物材料层于所述重工刻蚀停止层上；
步骤S4、对所述聚合物材料层进行包含烘烤在内的工艺处理；
步骤S5、检测所述聚合物材料层是否出现异常，若所述聚合物材料层 出现异常，则去除异常的聚合物材料层并形成新的聚合物材料层于所述重 工刻蚀停止层上，接着再循环执行步骤S4至步骤S5，直至形成的新的聚 合物材料层未出现异常；若所述聚合物材料层未出现异常，则直接进行下 一步的用于半导体器件的制造的工序。
下面参阅图2a～3更为详细的介绍本实施例提供的半导体器件的制造方 法，图2a～2i是图1所示的半导体器件的制造方法中的器件示意图，图3 是本发明具体实施例的两片晶圆键合的半导体器件的示意图，图2a～3也是 器件的纵向截面示意图。
参阅图2a～2d，按照步骤S1，提供至少一片晶圆10。当提供一片所述 晶圆10时，可以在所述晶圆10的正面或背面形成第一膜层结构20，或者 在所述晶圆10的正面和背面均形成第一膜层结构20；或者，当提供至少 两片晶圆10形成的晶圆键合结构时，在所述晶圆10的非键合界面上形成 第一膜层结构20，所述晶圆10的键合界面为所述晶圆10的正面或背面(即 所述晶圆10的键合界面均为正面或均为背面)，或者所述晶圆10的键合界 面中部分为晶圆10的正面，另一部分为晶圆10的背面。所述晶圆10的正 面与所述晶圆10的背面为相对的面。
所述晶圆10可以包括衬底11和形成于所述衬底11一侧的第二膜层结 构12，所述第一膜层结构20形成于所述第二膜层结构12上或所述衬底11 背向所述第二膜层结构12的另一侧，且所述第二膜层结构12中具有导电 结构121。以在一片所述晶圆10的背面(即所述衬底11的表面)形成所述 第一膜层结构20为例，形成所述第一膜层结构20的步骤包括：形成第一 连通孔13于所述晶圆10中，所述第一连通孔13暴露所述第二膜层结构 12中的导电结构121的相应表面，如图2a所示，所述第一连通孔13穿通 所述衬底11并进入到部分的所述第二膜层结构12中，将所述第二膜层结 构12中的导电结构121的顶表面暴露出来；形成缓冲层21于所述第一连 通孔13中和所述晶圆10的表面上，如图2b所示，所述缓冲层21将所述 第一连通孔13填充并将所述衬底11掩埋在内；形成第二连通孔14于所述 缓冲层21中，所述第二连通孔14位于所述第一连通孔13内，且所述第二 连通孔14暴露所述第二膜层结构12中的导电结构121的相应表面，如图2c所示，所述第二连通孔14将所述第二膜层结构12中的导电结构121的 顶表面暴露出来；以及，形成导电互连层22于所述第二连通孔14中以及 所述缓冲层21的表面上，以在所述晶圆10的背面形成所述第一膜层结构 20，如图2d所示，所述导电互连层22包括形成于所述第二连通孔14内的 导电接触插栓222和与所述导电接触插栓222电连接的导电接触垫221。 另外，在所述晶圆10的正面形成所述第一膜层结构20、在所述晶圆10的 正面和背面均形成所述第一膜层结构20、或者在所述晶圆10的非键合界 面上形成所述第一膜层结构20的步骤同上，在此不再赘述。其中，当所述 第一膜层结构20位于所述第二膜层结构12的下方，即所述第一连通孔13 和所述第二连通孔14穿过所述导电结构121下方的所述第二膜层结构12 而暴露出所述导电结构121时，所述第一连通孔13和所述第二连通孔14 暴露出所述导电结构121的底表面。
参阅图2e，按照步骤S2，形成重工刻蚀停止层30于所述晶圆10上。 所述重工刻蚀停止层30形成于所述第一膜层结构20上，如图2e所示，所 述重工刻蚀停止层30将所述缓冲层21和所述导电互连层22掩埋在内，以 在后续的工艺过程中对所述重工刻蚀停止层30上的结构进行重工刻蚀时 能够保护所述重工刻蚀停止层30下的所述缓冲层21和所述导电互连层22 等结构，避免受到重工刻蚀的影响。为了使得所述重工刻蚀停止层30能够 很好的起到保护下层结构的作用，所述重工刻蚀停止层30的材质需对上层 被刻蚀的结构有很高的刻蚀的选择比，且所述重工刻蚀停止层30的材质也 需要具有很好的化学稳定性，因此，所述重工刻蚀停止层30的材质可以包 括碳化硅、含氮的碳化硅和含氮氧的碳化硅中的至少一种。所述缓冲层21 的材质可以为二氧化硅、氮氧硅等。
参阅图2f～2h，按照步骤S3，形成聚合物材料层50于所述重工刻蚀停 止层30上，以提高所述晶圆10的性能。形成所述重工刻蚀停止层30于所 述晶圆10上之后以及形成所述聚合物材料层50于所述重工刻蚀停止层30 上之前，还形成钝化层40于所述重工刻蚀停止层30上，如图2f所示，以 进一步保护下层的结构。形成所述聚合物材料层50于所述重工刻蚀停止层 30上的步骤包括：涂覆聚合物材料于所述重工刻蚀停止层30上，如图2g 所示，涂覆的所述聚合物材料将所述钝化层40掩埋在内；以及，形成开口 60于涂覆的聚合物材料和所述重工刻蚀停止层30上，所述开口60暴露出 所述缓冲层21的表面上的部分导电互连层22，被暴露出的导电互连层22 形成导电接触垫221，如图2h所示，所述开口60将所述导电接触垫221 暴露出来，以使得所述导电接触垫221能够与外部电路连接后进行性能测 试。所述聚合物材料层50的材质具有低处理温度、低应力、耐高温、高强 度、高模量以及防化学腐蚀的特性，以使得所述聚合物材料层50能够缓解 所述晶圆10的弯曲，提高所述晶圆10的工艺性能；且在所述晶圆10制作 成芯片后，对芯片进行封装后能够作为芯片与封装树脂之间的缓冲区域， 防止芯片受损，同时也能提高芯片的抗辐射能力。所述聚合物材料层50的材质可以包括光敏材料，所述光敏材料可以包括聚酰亚胺、聚苯并噁唑和 酚类聚合物中的至少一种。所述钝化层的材质可以包括氮化硅、氮氧硅等。
按照步骤S4，对所述聚合物材料层50进行包含烘烤在内的工艺处理， 经过烘烤的工艺处理之后，所述聚合物材料层50和所述钝化层40紧密粘 结在一起。所述工艺处理还可包括刻蚀或测试等，并且，在上述步骤S3的 形成所述聚合物材料层50于所述重工刻蚀停止层30上的工艺过程中以及 在对所述聚合物材料层50进行烘烤等工艺处理的过程中，所述聚合物材料 层50可能会受到外界因素的影响而出现异常，例如，涂覆工艺异常导致的 所述聚合物材料层50不均匀、在涂覆所述聚合物材料的过程中有异物进入 到所述聚合物材料中、形成所述开口60的过程中的工艺异常导致所述聚合 物材料层50的表面受损、烘烤温度异常而导致的所述聚合物材料层50烘 烤不充分或烘烤过度、对所述晶圆10上的其他位置进行刻蚀的过程中的工 艺异常导致所述聚合物材料层50的表面受损、通过所述导电接触垫221进 行性能测试的过程中探针接触到所述聚合物材料层50的表面而导致所述 聚合物材料层50受损等异常。
按照步骤S5，检测所述聚合物材料层50是否出现异常，若所述聚合 物材料层50出现异常，则去除异常的聚合物材料层50并形成新的聚合物 材料层50于所述重工刻蚀停止层30上，接着再循环执行上述步骤S4至步 骤S5，直至形成的新的聚合物材料层50未出现异常；若所述聚合物材料 层50未出现异常，则直接进行下一步的用于半导体器件的制造的工序。由 于经过上述步骤S4之后，所述聚合物材料层50可能会出现异常，若检测 出所述聚合物材料层50出现异常，则需要对所述晶圆10进行重工(或者 返工)刻蚀处理，以将异常的所述聚合物材料层50去除后重新形成新的且 合格的所述聚合物材料层50，以避免所述晶圆10的报废。同时，由于所 述聚合物材料层50和所述钝化层40粘结紧密，为了将异常的所述聚合物 材料层50去除完全，则需要将所述聚合物材料层50和所述钝化层40一并 去除。可以采用干法刻蚀的工艺去除所述聚合物材料层50和所述钝化层 40，且干法刻蚀时采用的等离子体的强度很高，此时，由于所述钝化层40 的下方具有所述重工刻蚀停止层30，使得在高强度的等离子体的刻蚀工艺 下，所述重工刻蚀停止层30下方的结构也不会受到影响(即受损或者被刻 蚀掉)，避免了整片晶圆10的报废，提高了工艺的灵活性，降低了生产成本。在去除了异常的所述聚合物材料层50和所述钝化层40之后，可以依 次重新形成新的所述钝化层40和所述聚合物材料层50于所述重工刻蚀停 止层30上，直至新的所述聚合物材料层50未出现异常。因此，由于所述 重工刻蚀停止层30的存在，使得只需对所述钝化层40和所述聚合物材料 层50进行去除和重新形成的工艺，所述晶圆10上的其它结构不会受到影 响，不仅使得所述晶圆10的报废率降低，也简化了所述晶圆10的重工步 骤。
另外，若所述聚合物材料层50出现异常，则在去除异常的聚合物材料 层50之前，先形成阻挡层70于所述导电接触垫221上，如图2i所示，所 述阻挡层70将所述开口60处暴露的所述导电接触垫221覆盖，以避免在 去除异常的所述聚合物材料层50的过程中所述导电接触垫221受到刻蚀工 艺的影响，且在去除了异常的所述聚合物材料层50之后，所述阻挡层70 也可被去除。所述阻挡层70的材质可以包括底部抗反射材料，例如氮化钛、 氮氧硅等。同时，所述下一步的用于半导体器件的制造的工序包括封装或 测试，或者在对所述晶圆10进行测试之后进行封装的工艺。
另外，上述步骤S1至步骤S5同样适用于至少两片晶圆形成的晶圆键 合结构，如图3所示，两片晶圆10键合在一起，键合界面L均为所述晶圆10的正面(即所述第二膜层结构12的表面)，其中一片晶圆10的非键合 界面(即所述晶圆10的背面)上依次形成了所述重工刻蚀停止层30、所 述钝化层40和所述聚合物材料层50。若检测出所述聚合物材料层50出现异常，则去除异常的聚合物材料层50和钝化层40，并形成新的且检测合 格的钝化层40和聚合物材料层50于所述重工刻蚀停止层30上之后，两片 晶圆10即可继续作为良品进行进一步的处理，避免了至少两片晶圆10形 成的晶圆键合结构的报废，进一步降低了成本。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形 成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：S1，提供至 少一片晶圆；S2，形成重工刻蚀停止层于所述晶圆上；S3，形成聚合物材 料层于所述重工刻蚀停止层上；S4，对所述聚合物材料层进行包含烘烤在 内的工艺处理；以及，S5，检测所述聚合物材料层是否出现异常，若所述 聚合物材料层出现异常，则去除异常的聚合物材料层并形成新的聚合物材 料层于所述重工刻蚀停止层上，接着再循环执行步骤S4至步骤S5，直至 形成的新的聚合物材料层未出现异常；若所述聚合物材料层未出现异常， 则直接进行下一步的用于半导体器件的制造的工序。本发明的半导体器件 的制造方法使得重工刻蚀停止层下方的结构不会受到重工刻蚀工艺的影 响，进而使得晶圆的报废率得到降低，从而降低了生产成本。
本发明一实施例提供一种半导体器件，参阅图2h和图3，从图2h和 图3中可看出，所述半导体器件包括：形成于至少一晶圆10上的重工刻蚀 停止层30，以及形成于所述重工刻蚀停止层30上的聚合物材料层50，所 述聚合物材料层50为经过检测后确定为合格的膜层。所述半导体器件采用 上述步骤S1至步骤S5的半导体器件的制造方法制造。
下面参阅图2h和图3详细描述本实施例提供的半导体器件：
所述重工刻蚀停止层30形成于至少一晶圆10上。当所述重工刻蚀停 止层30形成于一片晶圆10上时，在所述晶圆10的正面或背面可以形成有 第一膜层结构20，或者在所述晶圆10的正面和背面均形成有第一膜层结 构20；或者，当所述重工刻蚀停止层30形成于至少两片晶圆10形成的晶 圆键合结构上时，在所述晶圆10的非键合界面上可以形成有第一膜层结构 20，所述晶圆10的键合界面为所述晶圆10的正面或背面(即所述晶圆10 的键合界面均为正面或均为背面)，或者所述晶圆10的键合界面中部分为 晶圆10的正面，另一部分为晶圆10的背面。所述重工刻蚀停止层30形成 于所述第一膜层结构20上；所述晶圆10的正面与所述晶圆10的背面为相 对的面。
所述晶圆10可以包括衬底11和形成于所述衬底11一侧的第二膜层结 构12，所述第一膜层结构20形成于所述第二膜层结构12上或所述衬底11 背向所述第二膜层结构12的另一侧，且所述第二膜层结构12中具有导电 结构121。所述第一膜层结构20可以包括缓冲层21和导电互连层22，所 述缓冲层21形成于所述晶圆10中的第一连通孔13中和所述晶圆10的表 面上；所述导电互连层22形成于所述缓冲层21的第二连通孔14中以及所 述缓冲层21的表面上，所述第二连通孔14位于所述第一连通孔13内，且 所述第一连通孔13和所述第二连通孔14暴露所述第二膜层结构12中的导 电结构121的相应表面。其中，当所述第一膜层结构20位于所述第二膜层 结构12的上方，即所述第一连通孔13和所述第二连通孔14穿过所述导电 结构121上方的所述第二膜层结构12而暴露出所述导电结构121时，所述 第一连通孔13和所述第二连通孔14暴露出所述导电结构121的顶表面； 当所述第一膜层结构20位于所述第二膜层结构12的下方，即所述第一连 通孔13和所述第二连通孔14穿过所述导电结构121下方的所述第二膜层 结构12而暴露出所述导电结构121时，所述第一连通孔13和所述第二连 通孔14暴露出所述导电结构121的底表面。
所述重工刻蚀停止层30用于在后续的工艺过程中，对所述重工刻蚀停 止层30上的结构进行重工刻蚀时能够保护所述重工刻蚀停止层30下方的 所述缓冲层21和所述导电互连层22等结构，避免受到重工刻蚀的影响， 进而使得晶圆10的报废率得到降低，从而使得生产成本降低。为了使得所 述重工刻蚀停止层30能够很好的起到保护下层结构的作用，所述重工刻蚀 停止层30的材质需对上层被刻蚀的结构有很高的刻蚀的选择比，且所述重工刻蚀停止层30的材质也需要具有很好的化学稳定性，因此，所述重工刻 蚀停止层30的材质可以包括碳化硅、含氮的碳化硅和含氮氧的碳化硅中的 至少一种。所述缓冲层21的材质可以为二氧化硅、氮氧硅等。
所述聚合物材料层50形成于所述重工刻蚀停止层30上，所述聚合物 材料层50为经过检测后确定为合格的膜层，且所述聚合物材料层50能够 提高所述晶圆10的性能。所述聚合物材料层50和所述重工刻蚀停止层30 之间还形成有钝化层40，所述钝化层40能够进一步保护下层的结构。所 述聚合物材料层50、所述钝化层40和所述重工刻蚀停止层30具有暴露出 所述缓冲层21的表面上的部分导电互连层22的开口60，被所述开口60 暴露出的导电互连层22为导电接触垫221，所述开口60将所述导电接触 垫221暴露出来，以使得所述导电接触垫221能够与外部电路连接后进行 性能测试。所述聚合物材料层50的材质具有低处理温度、低应力、耐高温、 高强度、高模量以及防化学腐蚀的特性，以使得所述聚合物材料层50能够 缓解所述晶圆10的弯曲，提高所述晶圆10的工艺性能；且在所述晶圆10 制作成芯片后，对芯片进行封装后能够作为芯片与封装树脂之间的缓冲区 域，防止芯片受损，同时也能提高芯片的抗辐射能力。所述聚合物材料层 50的材质可以包括光敏材料，所述光敏材料可以包括聚酰亚胺、聚苯并噁 唑和酚类聚合物中的至少一种。所述钝化层40的材质可以包括氮化硅、氮 氧硅等。
综上所述，本发明提供的半导体器件，包括：形成于至少一晶圆上的 重工刻蚀停止层，以及形成于所述重工刻蚀停止层上的聚合物材料层，所 述聚合物材料层为经过检测后确定为合格的膜层。本发明的半导体器件使 得重工刻蚀停止层下方的结构能够不受重工刻蚀工艺的影响，进而使得晶 圆的报废率得到降低，从而使得生产成本降低。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何 限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰， 均属于权利要求书的保护范围。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，包括：
S1，提供至少一片晶圆；
S2，形成重工刻蚀停止层于所述晶圆上；
S3，形成聚合物材料层于所述重工刻蚀停止层上；
S4，对所述聚合物材料层进行包含烘烤在内的工艺处理；以及，
S5，检测所述聚合物材料层是否出现异常，若所述聚合物材料层出现异常，则去除异常的聚合物材料层并形成新的聚合物材料层于所述重工刻蚀停止层上，接着再循环执行步骤S4至步骤S5，直至形成的新的聚合物材料层未出现异常；若所述聚合物材料层未出现异常，则直接进行下一步的用于半导体器件的制造的工序。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，提供一片所述晶圆，在所述晶圆的正面和/或背面形成第一膜层结构；或者，提供至少两片晶圆形成的晶圆键合结构，所述晶圆的键合界面为所述晶圆的正面和/或背面，在所述晶圆的非键合界面上形成第一膜层结构；所述重工刻蚀停止层形成于所述第一膜层结构上；所述晶圆的正面与所述晶圆的背面为相对的面。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述晶圆包括衬底和形成于所述衬底一侧的第二膜层结构，所述第一膜层结构形成于所述第二膜层结构上或所述衬底背向所述第二膜层结构的另一侧，且所述第二膜层结构中具有导电结构；在所述晶圆的正面和/或背面形成所述第一膜层结构或在所述晶圆的非键合界面上形成所述第一膜层结构的步骤包括：
形成第一连通孔于所述晶圆中，所述第一连通孔暴露所述第二膜层结构中的导电结构的相应表面；
形成缓冲层于所述第一连通孔中和所述晶圆的表面上；
形成第二连通孔于所述缓冲层中，所述第二连通孔位于所述第一连通孔内，且所述第二连通孔暴露所述第二膜层结构中的导电结构的相应表面；以及，
形成导电互连层于所述第二连通孔中以及所述缓冲层的表面上，以在所述晶圆的正面和/或背面形成所述第一膜层结构或在所述晶圆的非键合界面上形成所述第一膜层结构。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，形成所述聚合物材料层于所述重工刻蚀停止层上的步骤包括：
涂覆聚合物材料于所述重工刻蚀停止层上；以及，
形成开口于涂覆的聚合物材料和所述重工刻蚀停止层上，所述开口暴露出所述缓冲层的表面上的部分导电互连层，被暴露出的导电互连层形成导电接触垫。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，若所述聚合物材料层出现异常，则在去除异常的聚合物材料层之前，先形成阻挡层于所述导电接触垫上。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述工艺处理还包括刻蚀或测试；所述下一步的用于半导体器件的制造的工序包括封装和/或测试。
7.如权利要求1至6中任一项所述的半导体器件的制造方法，其特征在于，形成所述重工刻蚀停止层于所述晶圆上之后以及形成所述聚合物材料层于所述重工刻蚀停止层上之前，还形成钝化层于所述重工刻蚀停止层上；若所述聚合物材料层出现异常，则去除异常的聚合物材料层之后以及形成新的聚合物材料层于所述重工刻蚀停止层上之前，将所述钝化层一并去除，并形成新的钝化层于所述重工刻蚀停止层上。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述重工刻蚀停止层的材质包括碳化硅、含氮的碳化硅和含氮氧的碳化硅中的至少一种；和/或，所述聚合物材料层的材质包括光敏材料。
9.一种半导体器件，其特征在于，包括：形成于至少一晶圆上的重工刻蚀停止层，以及形成于所述重工刻蚀停止层上的聚合物材料层，所述聚合物材料层为经过检测后确定为合格的膜层。
10.如权利要求9所述的半导体器件，其特征在于，一片所述晶圆的正面和/或背面形成有第一膜层结构；或者，至少两片晶圆形成的晶圆键合结构的非键合界面上形成有第一膜层结构，所述晶圆的键合界面为所述晶圆的正面和/或背面；所述重工刻蚀停止层形成于所述第一膜层结构上；所述晶圆的正面与所述晶圆的背面为相对的面。
11.如权利要求10所述的半导体器件，其特征在于，所述晶圆包括衬底和形成于所述衬底一侧的第二膜层结构，所述第一膜层结构形成于所述第二膜层结构上或所述衬底背向所述第二膜层结构的另一侧，且所述第二膜层结构中具有导电结构；所述第一膜层结构包括：
缓冲层，形成于所述晶圆中的第一连通孔中和所述晶圆的表面上；
导电互连层，形成于所述缓冲层的第二连通孔中以及所述缓冲层的表面上，所述第二连通孔位于所述第一连通孔内，且所述第一连通孔和所述第二连通孔暴露所述第二膜层结构中的导电结构的相应表面。
12.如权利要求11所述的半导体器件，其特征在于，所述半导体器件还具有穿过所述聚合物材料层和所述重工刻蚀停止层的开口，所述开口暴露出所述缓冲层的表面上的部分导电互连层，且被所述开口暴露出的导电互连层为导电接触垫。
13.如权利要求9至12中任一项所述的半导体器件，其特征在于，还包括形成于所述聚合物材料层和所述重工刻蚀停止层之间的钝化层。
14.如权利要求13所述的半导体器件，其特征在于，所述重工刻蚀停止层的材质包括碳化硅、含氮的碳化硅和含氮氧的碳化硅中的至少一种；所述聚合物材料层的材质包括光敏材料。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174819B1 (en) * 1998-07-21 2001-01-16 Advanced Micro Devices, Inc. Low temperature photoresist removal for rework during metal mask formation
CN101231993A (zh) * 2007-01-23 2008-07-30 米辑电子股份有限公司 一种线路组件
CN101345191A (zh) * 2007-07-10 2009-01-14 力晶半导体股份有限公司 光致抗蚀剂层的重工方法与图案化工艺
US20140264853A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between Post-Passivation Interconnect Structure and Polymer
CN107634006A (zh) * 2017-09-12 2018-01-26 武汉新芯集成电路制造有限公司 晶圆的返工方法
CN109449091A (zh) * 2018-11-05 2019-03-08 武汉新芯集成电路制造有限公司 半导体器件的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174819B1 (en) * 1998-07-21 2001-01-16 Advanced Micro Devices, Inc. Low temperature photoresist removal for rework during metal mask formation
CN101231993A (zh) * 2007-01-23 2008-07-30 米辑电子股份有限公司 一种线路组件
CN101345191A (zh) * 2007-07-10 2009-01-14 力晶半导体股份有限公司 光致抗蚀剂层的重工方法与图案化工艺
US20140264853A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between Post-Passivation Interconnect Structure and Polymer
CN107634006A (zh) * 2017-09-12 2018-01-26 武汉新芯集成电路制造有限公司 晶圆的返工方法
CN109449091A (zh) * 2018-11-05 2019-03-08 武汉新芯集成电路制造有限公司 半导体器件的制作方法

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