KR101983434B1 - Cmos 구동 회로들과의 자기 메모리 통합을 구현하는 것 - Google Patents

Cmos 구동 회로들과의 자기 메모리 통합을 구현하는 것 Download PDF

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Abstract

고체 상태 드라이브(SSD)에 사용되는 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리 및 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리를 구현하는 방법이 제공된다. 상보성 금속 산화막 반도체(CMOS) 웨이퍼가 제공되고, 기능하는 자기 메모리 칩을 제공하는 CMOS 웨이퍼의 상단 상에 자기 메모리가 형성된다.

Description

CMOS 구동 회로들과의 자기 메모리 통합을 구현하는 것{IMPLEMENTING MAGNETIC MEMORY INTEGRATION WITH CMOS DRIVING CIRCUITS}
관련 출원
본 양수인 및 발명자들에 의한 관련된 출원이 일련 번호가 제 ________________호인, “강화된 자기 메모리 셀을 구현하는 것”(H20141164US1)이라는 명칭으로 이와 함께 동일한 날짜에 출원되고 있다.
본 양수인 및 발명자들에 의한 관련된 출원이 일련 번호가 제 ________________호인, “자기 메모리 필라 설계를 구현하는 것”(H20141165US1)이라는 명칭으로 이와 함께 동일한 날짜에 출원되고 있다.
본 양수인 및 발명자들에 의한 관련된 출원이 일련 번호가 제 ________________호인, “3D 확장 가능 자기 메모리를 구현하는 것”(H20141166US1)이라는 명칭으로 이와 함께 동일한 날짜에 출원되고 있다.
본 양수인 및 발명자들에 의한 관련된 출원이 일련 번호가 제 ________________호인, "자기 메모리에 대한 증착 성장 방법을 구현하는 것”(H20141168US1)이라는 명칭으로 이와 함께 동일한 날짜에 출원되고 있다.
본 양수인 및 발명자들에 의한 관련된 출원이 일련 번호가 제 ________________호인, "분리된 매체 기반 자기 메모리를 구현하는 것”(H20141169US1)이라는 명칭으로 이와 함께 동일한 날짜에 출원되고 있다.
발명의 분야
본 발명은 일반적으로 데이터 저장 분야에 관한 것으로, 보다 상세하게는, 고체 상태 드라이브(SSD)에 사용되는 상보성 금속 산화막 반도체(CMOS) 구동 회로와 통합되는 자기 메모리 및 상보성 금속 산화막 반도체(CMOS) 구동 회로와 통합되는 자기 메모리를 구현하는 방법에 관한 것이다.
전형적으로 NAND 플래시 메모리는 고체 상태 드라이브(SSD)에 사용되는 고체 상태 비휘발성 메모리이다. 수개의 대안적인 비휘발성 메모리 기술이 제안되어 왔다. 상 변화 메모리(PCM) 및 저항성 RAM은 상당한 주목을 받았던 그러한 대안적인 기술들 중 2개이고 둘 다 고려된 신출현 기술이다.
현재 이용 가능한 고체 상태 비휘발성 메모리 기술의 단점은 프로그램/소거 사이클의 낮은 내구 한도이다. 또한 일부 알려진 고체 상태 비휘발성 메모리 기술에서, 유지와 프로그래밍하기 위한 전력 사이에 트레이드오프(tradeoff)가 있고, 프로그래밍하기 위한 전력과 신뢰성 의존을 통한 내구성 사이에 트레이드오프가 있다.
고체 상태 드라이브(SSD)에 사용되는 상보성 금속 산화막 반도체(CMOS) 구동 회로와 통합되는 자기 메모리를 구현하는 효과적인 메커니즘에 대한 요구가 존재한다.
바람직한 실시예들의 양태들은 고체 상태 드라이브(SSD)에 사용되는 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리 및 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리를 구현하는 방법을 제공할 것이다. 바람직한 실시예들의 다른 중요한 양태들은 실질적으로 부정적 효과 없이 종래 기술 구성들의 단점들 중 일부를 극복하는 그러한 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리 및 방법을 제공할 것이다.
간단히 말해서, 고체 상태 드라이브(SSD)에 사용되는 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리 및 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리를 구현하는 방법이 제공된다. 상보성 금속 산화막 반도체(CMOS) 웨이퍼가 제공되고, 기능하는 자기 메모리 칩을 제공하는 CMOS 웨이퍼의 상단 상에 자기 메모리가 형성된다.
상기의 목적 및 이점 그리고 다른 목적들 및 이점들과 함께 본 발명이 도면들에 도시된 본 발명의 바람직한 실시예들의 이하의 상세한 설명으로부터 가장 양호하게 이해될 수 있다:
도 1a 및 도 1b는 바람직한 실시예들에 따른 전기적으로 동등한 자기 메모리 셀들의 수직 채널 구성 및 수평 채널 구성을 각각 도시한다.
도 2a 및 도 2b는 바람직한 실시예들에 따른 도 1a의 수직 채널 자기 메모리 셀의 프로그래밍 상향 자화 및 하향 자화를 각각 도시한다.
도 3a 및 도 3b는 바람직한 실시예들에 따른 도 1a의 수직 채널 자기 메모리 셀의 프로그래밍 상향 자화 낮은 저항 상태 판독 작동 및 하향 자화 높은 저항 상태 판독 작동을 각각 도시한다.
도 4a 및 도 4b는 바람직한 실시예들에 따른 도 1a의 수직 채널 자기 메모리 셀의 프로그래밍 상향 자화 높은 저항 상태 높은 대비 판독 작동 및 하향 자화 낮은 저항 상태 판독 작동을 각각 도시한다.
도 5a 및 도 5b는 바람직한 실시예들에 따른 다수의 워드라인을 갖는 전기적으로 동등한 자기 메모리 셀들의 수직 채널 구성 및 수평 채널 구성을 각각 도시한다.
도 6a 및 도 6b는 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀의 프로그래밍 상향 자화 및 하향 자화를 각각 도시한다.
도 7a 및 도 7b는 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀의 프로그래밍 상향 자화 낮은 저항 상태 및 하향 자화 높은 저항 상태를 각각 도시한다.
도 8a 및 도 8b는 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀의 프로그래밍 상향 자화 높은 저항 상태 및 하향 자화 낮은 저항 상태를 각각 도시한다.
도 9a, 도 9b 및 도 9c는 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀을 사용하는 자기 메모리 셀들의 수직 1차원(1D) 어레이 실시예를 구성하는 종축을 중심으로 한 회전의 이용을 각각 도시한다.
도 10은 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀을 사용하는 자기 메모리 셀들의 수직 3차원(3D) 어레이 실시예를 구성하도록 연장되는 2차원(2D) 평면을 도시한다.
도 11a 및 도 11b는 바람직한 실시예들에 따른 층간 절연막(IDL) 스택을 사용하는 자기 메모리 셀들의 자기 메모리 3차원(3D) 어레이 실시예를 각각 도시한다.
도 12a, 도 12b 및 도 12c는 바람직한 실시예들에 따른 워드 평면 당 한번의 접촉을 만들어 내는 각각의 예시적 단계를 나타내는 자기 메모리 셀들의 3차원(3D) 어레이 실시예를 도시한다.
도 13a, 도 13b 및 도 13c 그리고 도 14a, 도 14b, 도 14c, 도 14d 및 도 14e는 바람직한 실시예들에 따른 상보성 금속 산화막 반도체(CMOS) 웨이퍼 상에 자기 메모리 셀들의 3차원(3D) 어레이 실시예를 통합하기 위한 각각의 예시적 경로를 도시한다.
도 15a, 도 15b, 도 15c, 도 15d 및 도 15e는 바람직한 실시예들에 따른 상보성 금속 산화막 반도체(CMOS) 웨이퍼 상에서 자기 메모리 셀들을 성장시키는 예시적 단계들을 도시한다.
도 16a 및 도 16b는 바람직한 실시예들에 따른 예시적 분리 매체 기반 사일로(silo) 자기 매체를 도시한다.
도 17a 및 도 17b는 바람직한 실시예들에 따른 메모리 셀들의 수직 필라 채널 자기 메모리의 예시적인 상세한 측면도를 도시한다.
도 18a, 도 18b, 도 18c, 도 18d 및 도 18e는 바람직한 실시예들에 따른 도 17a 및 도 17b의 수직 필라 채널 자기 메모리의 편향된 요소들의 예시적 교호 자화 변형들을 도시한다.
도 19는 바람직한 실시예들에 따른 메모리 셀들의 수직 필라 채널 자기 메모리의 예시적인 상세한 평면도를 도시한다.
도 20a 및 도 20b는 바람직한 실시예들에 따른 도 21 및 도 22의 수직 필라 채널 자기 메모리의 편향된 요소들의 예시적 교호 자화 변형들을 도시한다.
도 21 및 도 22는 바람직한 실시예들에 따른 메모리 셀들의 수직 필라 채널 자기 메모리의 층(M1)에서의 분리 매체의 예시적인 상세한 평면도들을 도시한다.
본 발명의 실시예들의 이하의 상세한 설명에서, 본 발명을 실행할 수 있는 예시적 실시예들을 도시하는 첨부 도면들을 참조한다. 다른 실시예들이 활용될 수 있고 구조적 변경들이 본 발명의 범위로부터 벗어나지 않는 범위 내에서 행해질 수 있다는 점이 이해되어야 한다.
본원에 사용되는 전문 용어는 특정 실시예들만을 설명하기 위한 것이고 본 발명을 제한하고 있는 것으로 의도되지 않는다. 본원에 사용되는, "한", "하나의" 및 "그"란 단수형들은 문맥이 분명히 달리 지시하지 않는다면, 또한 복수형들을 포함하는 것으로 의도된다. "포함하다" 및/또는 "포함하는"이란 용어들이 본 명세서에 사용될 때, 진술된 특징, 정수, 단계, 작동, 요소, 및/또는 구성 요소의 존재를 지정하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 부가를 배제하지 않는다는 점이 추가로 이해될 것이다.
바람직한 실시예들의 특징들에 따르면, 예를 들어, 고체 상태 드라이브(SSD)에 사용되는 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리 및 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합되는 자기 메모리를 구현하는 방법이 제공된다. 상보성 금속 산화막 반도체(CMOS) 웨이퍼가 제공되고, 기능하는 자기 메모리 칩을 제공하는 CMOS 웨이퍼의 상단 상에 자기 메모리가 형성된다. 예를 들어, 저장 클래스 메모리(SCM) 응용들의 경우, 자기 메모리 셀은 패턴화되지 않은 프로그래밍 가능 자기 매체를 갖는 프로그래밍 가능 영역을 포함한다. 자기 메모리 셀은 스핀 편향된 스티어링된 전류 또는 스핀 편향된 터널링 전류에 의해 자기 메모리 셀의 자화 상태들 중 적어도 하나로 프로그래밍된다. 자기 메모리 셀의 자화 상태는 판독 작동에서 예를 들어, 낮은 대비 판독 작동에서 스티어링된 전류들로 또는 예를 들어, 높은 대비 판독 작동에서 터널링 전류들로 감지된다. 자기 메모리 셀은 다양한 응용에서 높은 내구성, 낮은 전력 및 적합한 유지가 가능하다.
도면들은 바람직한 실시예들을 이해하기에 충분한 단순화된 형태로 도시된다. 당업자는 자기층들 사이의 스페이서층에 대한 참조들이 도면들 및 본문의 설명에서 흔히 생략된다는 것을 인지할 것이다. 그러한 층에 대한 필요는 당업자에 의해 이해되는 것으로 가정되고 스페이서가 후술하는 도면들에서 생략된다는 것만이 단지 도면들을 단순화하기 위한 것이다.
도면들을 참조하면, 도 1a 및 도 1b는 바람직한 실시예들에 따른 전기적으로 동등한 자기 메모리 셀들의 수직 채널 구성 및 수평 채널 구성을 각각 도시한다. 도 1a 및 도 1b에서, 수직 채널 구성을 갖고, 수평 채널 구성을 갖는 참조 부호 100, 110으로 전체가 지정되는 예시적인 각각의 자기 메모리 셀 설계들이 도시된다.
도 1a에서, 자기 메모리 셀(100)은 제1 전도체(102, M1) 및 제2 전도체(104, M2)를 포함하는 프로그래밍 가능 자기 매체를 사용하는 프로그래밍 가능 영역을 포함한다. 선택적으로, 전도체들(102, M1, 104, M2)은 자성 재료들로 형성되고, 전도체(104, M2)는 전도체(102, M1)보다 더 전도성이 높다. 전도체(104, M2)는 화살표(A)로 나타낸 것과 같은 영구 자화 방향을 갖도록 설계되는데 반해, 전도체(102, M1)는 각각의 화살표(B 및 C)로 나타낸 것과 같은 평행 또는 역평행 자화 상태들로 프로그래밍 가능하다. 워드라인(106)에는 자기 워드라인(106)과 채널 전도체(102, M1) 사이의 전기 전류 흐름에 적절한 산화물 또는 터널링 배리어(107)가 구비된다. 라인(108)은 전도체들(102, M1, 104, M2) 사이에서 비트라인 쪽으로 연장된다.
도 1b에서, 자기 메모리 셀(110)은 제1 전도체(112, M1) 및 제2 전도체(114, M2)를 포함하는 프로그래밍 가능 자기 매체를 사용하는 프로그래밍 가능 영역을 포함한다. 전도체들(112, M1, 114, M2)은 선택적으로 자성 재료들로 형성되고, 전도체(114, M2)는 전도체(112, M1)보다 더 전도성이 높다. 전도체(114, M2)는 화살표(A)로 나타낸 것과 같은 영구 자화 방향을 갖도록 설계되는데 반해, 전도체(112, M1)는 각각의 화살표(B 및 C)로 나타낸 것과 같은 평행 또는 역평행 자화 상태들로 프로그래밍 가능하다. 워드라인(116)에는 자기 워드라인(116)과 채널 전도체(112, M1) 사이의 전기 전류에 적절한 산화물 또는 터널링 배리어(117)가 구비된다. 라인(118)은 전도체들(102, M1, 104, M2) 사이에서 비트라인 쪽으로 연장된다.
바람직한 실시예들의 특징들에 따르면, 전도체(104, M2) 및 전도체(114, M2)는 비자성 재료, 바람직하게는 스핀 궤도 결합 효과를 갖는 탄탈륨(Ta)으로 선택적으로 형성된다. 자성 재료로 형성되는 전도체(104, M2) 및 전도체(114, M2)는 자기 메모리 셀들(100, 110)의 작동에서 스핀 방향들의 더 양호한 필터링을 제공한다. 예를 들어, 자성 재료 대신에 전도체(104, M2) 및 전도체(114, M2)를 형성하는 탄탈륨(Ta)이 사용된다. 탄탈륨의 사용은 스핀 홀 효과(SHE)가 구현에서 충분히 강하다면, 효과적인 선택이다. 탄탈륨의 SHE가 충분히 강한 효과이면, 스핀들을 필터링하는 것 대신에, 탄탈륨은 또한 프로그래밍 가능 전도체(M1) 영역에 토크를 줄 스핀 전류를 제공할 수 있다. 자성 전도체(M2)는 프로그래밍 가능 전도체(M1)의 자화에 토크를 줄 수 있는 스핀으로 전자들을 필터링하는데 사용될 수 있다.
바람직한 실시예들의 특징들에 따르면, 자기 메모리 셀(100, 110)의 수직 및 수평 구성들은 전기적으로 동등한 반면에, 제작 공정들에서 상이한 이점들을 가능하게 한다. 자기 메모리 셀(110)의 수평 구성은 가능하게는 개념의 하나의 셀 설명으로 이해하기에 더 용이한 반면에, 자기 메모리 셀(100)의 수직 구성은 그러한 자기 메모리 셀들의 유리한 3차원(3D) 어레이 구조체에 더 적절한 것을 입증할 수 있다.
바람직한 실시예들의 특징들에 따르면, 전도체(102, M1, 104, M2)의 자성 재료들은 유리하게는 패턴화되지 않는다. 전도체들(102, M1, 104, M2)의 연관성은 계층으로 지칭된다. 도 1a 및 도 1b에 도시된 바와 같이 수직 방향에서, 이러한 계층은 에칭된 홀 또는 사일로에서 재료들의 증착에 의해 선택적으로 구성되므로, 사일로 메모리라 명명한다는 점이 주목되어야 한다.
바람직한 실시예들의 특징들에 따르면, 자기 메모리 셀들(100, 110)의 수직 및 수평 구성들이 전기적으로 동등하므로, 프로그래밍 및 판독 작동들을 자기 메모리 셀(100)의 수직 구성을 사용하여 설명한다.
바람직한 실시예들의 특징들에 따르면, 메모리 셀(100)은 패턴화되지 않은 적절한 산화물/배리어 및 문의되지 않은 셀 투명성을 포함한다. 프로그래밍 가능성 및 낮은 전력의 용이함에 영향을 주는데 적절한 패턴화되지 않은 산화물/배리어에 의해 전기적으로 제어된 응력/긴장이 사용된다. 메모리 셀(100)은 패턴화되지 않은 프로그래밍 가능 셀 영역을 포함한다. 메모리 셀을 프로그래밍하는 전류의 스티어링 그리고 메모리 셀을 판독하는 스핀-분극된 전류의 스티어링이 제공된다. 스핀 분극된 스티어링된 전류 또는 스핀 분극된 터널링 전류와 프로그래밍하는 것의 조합이 선택적으로 제공된다.
도 2a 및 도 2b를 참조하면, 바람직한 실시예들에 따른 도 1a의 수직 채널 자기 메모리 셀(100)의 각각의 예시적 프로그래밍 (참조 부호 200으로 전체가 지정되는) 상향 자화 그리고 (참조 부호 210으로 전체가 지정되는) 하향 자화가 도시된다. 도 2a 및 도 2b가 예시적 작동들을 제공하고, 당업자가 다른 변형들을 바람직한 실시예들의 사상으로부터 벗어나지 않는 범위 내에서 찾을 수 있다는 것을 인지할 것이라는 점이 이해되어야 한다. 수직 계층에서의 전류는 보다 높은 전도성의 전도체(104, M2)에서 머무르는 것을 선호한다.
도 2a에서, 설계(100)에서 상향 자화의 상태를 프로그래밍하는 것은 워드라인 게이트(106)에 바로 인접한 영역에서 프로그래밍 가능 전도체(102, M1)로의 계층에서 스핀 편향된 전류를 스티어링함으로써 수행된다. 라인(108)은 전도체들(102, M1, 104, M2) 사이에서 비트라인 쪽으로 연장된다. 도 2b에서, 설계(100)에서 하향 자화의 상태를 프로그래밍하는 것은 계층으로부터 적절한 산화물 또는 배리어(107)를 통해 워드라인 게이트(106)로 흐르는 스핀 편향된 터널링 전류를 스티어링함으로써 수행된다.
바람직한 실시예들의 특징들에 따르면, 판독이 2개의 상이한 방법에 의해 달성될 수 있다. 도 3a 및 도 3b에 도시된 방법 1은 낮은 대비 판독 작동들로 지칭된다. 도 4a 및 도 4b에 도시된 방법 2는 높은 대비 판독 작동들로 지칭된다.
도 3a 및 도 3b를 참조하면, 바람직한 실시예들에 따른 도 1a의 수직 채널 자기 메모리 셀(100)의 예시적인 (참조 부호 300으로 전체가 지정되는) 상향 자화 낮은 저항 상태 판독 작동 그리고 (참조 부호 310으로 전체가 지정되는) 하향 자화 높은 저항 상태 판독 작동이 도시된다. 도 3a 및 도 3b에서, 전도체들(102, M1, 104, M2) 사이에서 연장되는 라인(108)은 비트라인(302)에 연결되고 기준(304)이 도시된다. 저항기(306)는 라인(108) 및 비트라인(302)을 전압 공급기(V)에 연결시킨다.
바람직한 실시예들의 특징들에 따르면, 도 3a 및 도 3b의 낮은 대비 판독 작동들(300, 310)에서, 메모리 셀(100)의 자화의 상태는 수직 계층에서 프로그래밍된 자기 영역 쪽으로 흐르는 전류를 스티어링함으로써 감지된다. 판독에 대한 강건한 자체 참조 알고리즘이 셀이 우선 감지되고, 그 다음 알려진 콘텐츠에 기록되고, 그 다음 다시 감지되는 다중 단계 자체 참조 작동을 포함할 수 있다는 점이 주목되어야 한다. 그러한 감지된 상태 판독들 사이의 차이는 그 다음 본래 셀 콘텐츠를 결정하는데 사용된다. 그러한 다중 단계 판독 작동에서, 본래 콘텐츠는 파기될 수 있고 셀은 판독된 후에, 재기록될 필요가 있을 수 있다.
도 4a 및 도 4b를 참조하면, 바람직한 실시예들에 따른 도 1a의 수직 채널 자기 메모리 셀(100)의 예시적인 (참조 부호 400으로 전체가 지정되는) 상향 자화 높은 저항 상태 판독 작동 그리고 (참조 부호 410으로 전체가 지정되는) 하향 자화 낮은 저항 상태 판독 작동이 도시된다. 도 4a 및 도 4b는 접지 전위 연결과 라인(108) 사이의 스위치(402) 및 비트라인(302)을 포함하는 높은 대비 판독 작동을 도시한다.
바람직한 실시예들의 특징들에 따르면, 도 4a 및 도 4b의 높은 대비 판독 작동들(400, 410)에서, 자기 셀(100)의 콘텐츠는 적절한 산화물 또는 배리어(107)를 통해 흐르는 스핀 편향된 전류에 의해 감지된다. 낮은 대비 판독의 경우와 마찬가지로, 자체 참조되는 판독에 대한 강건한 다중 단계는 판독 작동, 뒤이어 알려진 자화 상태로의 프로그램 작동, 그리고 제2 판독 작동으로 착상될 수 있다. 따라서, 셀 콘텐츠는 2개의 판독 작동 결과 사이의 차이에 의해 결정된다.
바람직한 실시예들의 특징들에 따르면, 낮고 높은 판독 작동들 둘 다에서, 사용되는 전류의 레벨은 감지되는 메모리 셀을 소프트 프로그래밍하지 않도록 충분히 낮아야 한다.
도 5a 및 도 5b는 바람직한 실시예들에 따른 다수의 워드라인을 갖는 전기적으로 동등한 1차원(1D) 어레이 자기 메모리 셀들의 참조 부호 500으로 전체가 지정되는 수직 채널 구성 그리고 참조 부호 512로 전체가 지정되는 수평 채널 구성을 각각 도시한다.
도 5a에서, 자기 메모리 셀 어레이(500)는 제1 전도체(502, M1) 및 제2 전도체(504, M2)를 포함하는 프로그래밍 가능 자기 매체를 사용하는 프로그래밍 가능 영역을 포함한다. 전도체들(502, M1, 504, M2)은 자성 재료들로 형성되고, 전도체(504, M2)는 전도체(502, M1)보다 더 전도성이 높다. 전도체(504, M2)는 화살표(A)로 나타낸 것과 같은 영구 자화 방향을 갖도록 설계되는데 반해, 전도체(502, M1)는 각각의 화살표(B 및 C)로 나타낸 것과 같은 평행 또는 역평행 자화 상태들로 프로그래밍 가능하다. 복수의 워드라인(506)에는 자기 워드라인들(#1 내지 N, 506)과 채널 전도체(502, M1) 사이의 전기 전류에 적절한 산화물 또는 터널링 배리어(507)가 구비된다. 라인(508)은 전도체들(502, M1, 504, M2) 사이에서 비트라인 쪽으로 연장된다.
도 5b에서, 자기 메모리 셀 어레이(510)는 제1 전도체(512, M1) 및 제2 전도체(514, M2)를 포함하는 프로그래밍 가능 자기 매체를 사용하는 프로그래밍 가능 영역을 포함한다. 전도체들(512, M1, 514, M2)은 선택적으로 자성 재료들로 형성되고, 전도체(514, M2)는 전도체(512, M1)보다 더 전도성이 높다. 전도체(514, M2)는 화살표(A)로 나타낸 것과 같은 영구 자화 방향을 갖도록 설계되는데 반해, 전도체(512, M1)는 각각의 화살표(B 및 C)로 나타낸 것과 같은 평행 또는 역평행 자화 상태들로 프로그래밍 가능하다. 복수의 워드라인(#1 내지 N, 516)에는 자기 워드라인들(516)과 채널 전도체(512, M1) 사이의 전기 전류에 적절한 산화물 또는 터널링 배리어(517)가 구비된다. 라인(518)은 전도체들(512, M1, 514, M2) 사이에서 비트라인 쪽으로 연장된다.
바람직한 실시예들의 특징들에 따르면, 자기 메모리 셀 어레이(500) 및 자기 메모리 셀 어레이(510)는 전기적으로 동등하지만 제작 공정들에서 상이한 이점들을 나타낸다. 수평 구성은 개념의 설명에서 이해하기에 더 용이할 수 있지만, 수직 구성은 그러한 자기 메모리 셀들의 유리한 3D 어레이 구조체에 더 적절한 것으로 입증될 수 있다. 수직 및 수평 구성들이 전기적으로 동등하므로, 프로그래밍 및 판독 작동들을 도 6a 및 도 6b, 그리고 도 7a 및 도 7b, 그리고 도 8a 및 도 8b에서의 수직 구성을 사용하여 각각 설명한다.
도 6a 및 도 6b는 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀 어레이의 프로그래밍 (참조 부호 600으로 전체가 지정되는) 상향 자화 및 하향 자화를 각각 도시한다. 도 6a 및 도 6b가 전형적인 예가 되는 설계를 도시하는 반면에, 당업자는 다른 변형들을 바람직한 실시예들의 사상으로부터 벗어나지 않는 범위 내에서 찾을 수 있다는 것을 인지할 것이다. 수직 계층에서의 전류는 보다 높은 전도성의 전도체(504, M2)에서 머무르는 것을 선호한다. 도 6a의 설계(600)에서 상향 자화의 상태를 프로그래밍하는 것은 워드라인 게이트(506)에 바로 인접한 영역에서 프로그래밍 가능 전도체(502, M1)로의 계층에서 스핀 편향된 전류를 스티어링함으로써 수행된다. 도 6b의 설계(610)에서 하향 자화의 상태를 프로그래밍하는 것은 라인(508)과 전압 레일(V) 및 접지 사이에 각각 연결되는 스위치들(612, 614)의 쌍을 포함하고 보다 더 음전압을 나타내는 적합한 산화물 또는 배리어(507)를 통해 계층으로부터 워드라인 게이트(506)로 흐르는 스핀 편향된 터널링 전류에 의해 달성될 수 있다.
바람직한 실시예들의 특징들에 따르면, 전류가 문의되지 않은 메모리 셀들에 영향을 주지 않고 계층을 통해 흐른다는 점을 주목해야 한다. 문의되지 않은 셀들을 방해하지 않고 어레이의 셀들 중 임의의 것을 프로그래밍하는 공유된 매체를 가능하게 하는 어레이의 이러한 특징은 문의되지 않은 셀들이 투명해지는 것을 가능하게 하는 특징으로 지칭된다. 또한, 적절한 산화물/배리어(507)의 패턴화되지 않은 층은 전도체(502, M1)의 영역 상에 부과되는 응력/긴장을 전기적으로 제어하는 특징을 추가하는 것이 프로그래밍하는 것을 용이하게 하거나, 프로그래밍하는데 필요한 전류 레벨들을 낮추는 효과로 프로그래밍되는 것을 가능하게 한다.
도 7a 및 도 7b는 바람직한 실시예들에 따른 도 5a의 수직 채널 자기 메모리 셀(500)의 프로그래밍 (참조 부호 700으로 전체가 지정되는) 상향 자화 낮은 저항 상태 낮은 대비 판독 작동 그리고 (참조 부호 710으로 전체가 지정되는) 하향 자화 높은 저항 상태 낮은 대비 판독 작동을 각각 도시한다. 도 7a 및 도 7b는 라인(508)에 연결되는 비트라인(702), 기준(704), 및 비트라인(702)과 전압 레일(V) 사이에 연결되는 저항기(706)를 도시한다.
바람직한 실시예들의 특징들에 따르면, 도 7a 및 도 7b의 낮은 대비 판독 작동들에서, 메모리 셀의 자화의 상태는 수직 계층에서 프로그래밍된 자기 영역 쪽으로 흐르는 전류를 스티어링함으로써 감지된다. 판독에 대한 강건한 자체 참조 알고리즘이 셀이 우선 감지되고, 그 다음 알려진 콘텐츠에 기록되고, 그 다음 다시 감지되는 다중 단계 작동을 포함할 수 있다는 점이 주목되어야 한다. 그러한 감지된 상태 판독들 사이의 차이는 본래 셀 콘텐츠를 결정하는데 사용된다. 그러한 다중 단계 판독 작동에서, 본래 콘텐츠는 파기될 수 있고 셀은 판독된 후에, 재기록될 필요가 있을 수 있다.
도 8a 및 도 8b는 바람직한 실시예들에 따른 수직 채널 자기 메모리 셀(500)의 프로그래밍 (참조 부호 800으로 전체가 지정되는) 상향 자화 높은 저항 상태 높은 대비 판독 작동 그리고 (참조 부호 810으로 전체가 지정되는) 하향 자화 낮은 저항 상태 높은 대비 판독 작동을 각각 도시한다. 도 8a 및 도 8b는 라인(508)에 연결되는 비트라인(702), 기준(704), 그리고 비트라인(702)과 전압 레일(V) 사이에 연결되는 저항기(706), 그리고 라인(508)과 접지 전위 사이에 연결되는 스위치(802)를 도시한다.
바람직한 실시예들의 특징들에 따르면, 도 8a 및 도 8b의 높은 대비 판독 작동들에서, 자기 셀의 콘텐츠는 적절한 산화물 또는 배리어(507)를 통해 흐르는 스핀 편향된 전류에 의해 감지된다. 도 7a 및 도 7b의 낮은 대비 판독 작동들의 경우와 마찬가지로, 자체 참조되는 판독에 대한 강건한 다중 단계는 판독 작동, 뒤이어 알려진 자화 상태로의 프로그램 작동, 그리고 제2 판독 작동으로 사용될 수 있다. 따라서, 셀 콘텐츠는 2개의 판독 작동 결과 사이의 차이에 의해 결정된다.
바람직한 실시예들의 특징들에 따르면, 도 7a 및 도 7b, 그리고 도 8a 및 도 8b의 낮고 높은 판독 작동들 둘 다에서, 사용되는 전류의 레벨은 감지되는 메모리 셀을 소프트 프로그래밍하지 않도록 충분히 낮아야 한다.
도 9a, 도 9b 및 도 9c는 바람직한 실시예들에 따른 수직 채널 자기 메모리 셀(500)을 사용하는 자기 메모리 셀들의 수직 1차원(1D) 어레이 실시예를 구성하는 종축을 중심으로 한 회전의 이용을 각각 도시한다.
바람직한 실시예들의 특징들에 따르면, 도 9a에서, 다수의 워드라인(506)을 갖는 자기 메모리 셀 어레이(500)의 참조 부호 900으로 전체가 지정되는 시작 구성체가 도시된다. 도 9b에서, 산화물(912)을 연장시키는 참조 부호 910으로 전체가 지정되는 다음 구성체가 도시된다. 도 9c에서, 참조 부호 920으로 전체가 지정되는 다음 구성체는 연장되는 자기 리드들(914)을 포함하고 화살표(R)로 나타내어지는 한번의 회전을 행한다. 전도성 재료들(502, M1)은 홀(916)의 벽들 상에 증착된다. 자기 리드들(914)을 한정하는 층들은 홀(916) 전에 증착된다.
도 10은 바람직한 실시예들에 따른 2차원(2D) 평면 또는 워드 평면(1002) 상에서 연장되는 구성체(920)로부터의 참조 부호 1000으로 전체가 지정되는 수직 3차원(3D) 어레이 실시예를 도시한다. 도 10에서, 자기 리드들 또는 워드라인들(914)은 워드 평면(1002)으로 연장된다.
바람직한 실시예들의 특징들에 따르면, 3D 어레이(1000)는 모든 수직 계층에 대한 단일 임계 에칭 단계, 뒤이어 적절한 산화물/배리어 및 자성 재료들의 증착으로 구성될 수 있다.
도 11a 및 도 11b는 바람직한 실시예들에 따른 층간 절연막(IDL) 스택을 사용하는 자기 메모리 셀들의 자기 메모리 3차원(3D) 어레이 실시예를 각각 도시한다. 도 11a에서, 참조 부호 1100으로 전체가 지정되는 층간 절연막(IDL) 스택이 도시된다. 도 11b에서, 평면 레벨에서 모든 메모리 셀(500)에 의해 공유되는 (워드라인들 대신에) 다수의 워드 평면(1 내지 N)을 갖는 도 9c의 복수의 수직 1차원(1D) 어레이(920)를 포함하는 참조 부호 1110으로 전체가 지정되는 자기 메모리 3차원(3D) 어레이가 도시된다. 각각의 비트라인(#1 내지 4)은 동일한 계층에서의 메모리 셀들에 의해서만 공유된다. 저항기(1112)는 도 11b에 도시된 바와 같이 비트라인들(#1 내지 4) 각각 사이에 연결된다.
도 12a, 도 12b 및 도 12c는 바람직한 실시예들에 따른 워드 평면 당 한번의 접촉을 만들어 내는 각각의 예시적 단계를 나타내는 자기 메모리 셀들의 3차원(3D) 어레이 실시예를 도시한다. 도 12a에서, 바람직한 실시예들에 따른 참조 부호 1200으로 전체가 지정되는 시작 구조체가 도시된다. 시작 구조체(1200)는 각각의 층간 절연막(IDL)(1204)에 의해 분리되는 복수의 워드 평면(1202)을 포함한다. 도 12b에서, 참조 부호 1210으로 전체가 지정되는 단일 에칭 단계가 각각의 떨어져 이격된 워드 평면(1202)을 노출시키도록 수행된다. 도 12c에서, 참조 부호 1220으로 전체가 지정되는 최종 구조체는 절연체를 증착시키는 제1 증착 단계, 각각의 홀을 에칭하는 단계, 및 각각의 홀을 산화물층으로 코팅하고 각각의 워드 평면 접촉부(1206)를 형성하는 M1 금속을 갖는 M1 및 M2 자기 메모리 셀 재료들로 홀들을 충전하는 단계에 의해 제공된다.
도 13a, 도 13b 및 도 13c 그리고 도 14a, 도 14b, 도 14c, 도 14d 및 도 14e는 바람직한 실시예들에 따른 상보성 금속 산화막 반도체(CMOS) 웨이퍼 상에 자기 메모리 셀들의 3차원(3D) 어레이 실시예를 통합하기 위한 각각의 예시적 경로를 도시한다.
도 13a, 도 13b 및 도 13c에서, 제1 경로는 필요한 프로그래밍 및 판독 회로망을 갖는 이미 마감된 CMOS 웨이퍼로 증착되는 자기 및 층간 절연막들의 층들을 포함한다. 도 13a에서 참조 부호 1300으로 전체가 지정되는 초기 구조체는 CMOS 웨이퍼(1302)를 포함한다. 도 13b에서 참조 부호 1310으로 전체가 지정되는 다음 구조체는 자기 및 층간 절연막들(1312, 1314)의 층들의 스택을 포함한다. 예비 에칭은 CMOS 웨이퍼에 이미 존재하는 정렬 표시들을 노출시킨다. 이러한 정렬 표시들(미도시)은 도 13c에서 참조 부호 1320으로 전체가 지정되는 3D 자기 메모리 어레이를 형성할 자성 재료들을 증착시키는 각각의 계층(1306)을 생성하는 임계 에칭을 안내한다.
도 14a, 도 14b, 도 14c, 도 14d 및 도 14e는 제2 경로를 도시한다. 도 14a 및 도 14b에서, 별도의 초기 구조체들은 참조 부호 1400 및 1410으로 각각 전체가 지정된다. 도 14a에서, 구조체(1400)는 CMOS 웨이퍼(1402)를 포함하고, 도 14b에서, 구조체(1410)는 별도의 웨이퍼들에서 완전히 마감되는 메모리 셀들의 3D 어레이를 포함하는 웨이퍼(1414)를 포함한다. 도 14c에서, 참조 부호1420으로 전체가 지정되는 다음 구조체는 CMOS 웨이퍼(1402)에 접합되는 메모리 셀들의 3D 어레이를 포함하는 웨이퍼(1414)를 포함한다. 예를 들어, 웨이퍼들(1402, 1414)은 전계에 의해 전도성 필라멘트들을 성장시키는 능력을 포함하는 마감으로 처리된다. 웨이퍼들 둘 다가 도 14c에서 함께 접합된 후에, 구조체(1420)는 다이스들의 행으로 쏘잉(sawing)되며, 각각의 다이스는 전체가 도 14d에서 참조 부호1430으로 지정된다.
바람직한 실시예들의 특징들에 따르면, CMOS 및 3D 메모리 어레이의 회로들은 그 다음 예를 들어, 각각의 전도성 필라멘트(1440)를 각각 포함하는 도 14e에서의 참조 부호들 1442, 1444 및 1446으로 각각 전체가 지정되는 예시적 구조체들에 도시된 바와 같이, 최종 메모리 솔루션 다이/칩의 전체 기능성에 필요한 전기 연결들을 행할 복수의 전도성 필라멘트(1440)를 형성하도록 활성화된다. 전도성 필라멘트들(1440)은 접합 후에, 웨이퍼들(1402, 1414) 사이의 가벼운 정렬 불량에 대하여 강건성을 제공한다.
도 15a, 도 15b, 도 15c, 도 15d 및 도 15e는 바람직한 실시예들에 따른 상보성 금속 산화막 반도체(CMOS) 웨이퍼 상에서 자기 메모리 셀들을 성장시키는 예시적 단계들을 도시한다. 도 15a에서, 참조 부호 1500으로 전체가 지정되는 제1 단계는 예를 들어, 성장되는 전기 도금물 또는 전도체(M2, 1502)의 원주형 성장을 포함하는 (편향되는) 코어를 포함한다. 단계(1500)는 섀도우 효과를 활용하고 장래 CMOS 기술 노드를 인터셉트하도록 계획될 필요가 있을 수 있다. 예를 들어, F<20 ㎚는 가능하게는 실행 가능한 치수들이다. 도 15b에서, 참조 부호 1510으로 전체가 지정되는 다음 단계는 루테늄층과 같은 비자성 스페이서층(1512)으로 코팅되는 전도체(M2, 1504), 그리고 Ru(1512) 및 전도체(M2, 1504)를 포함하는 필라를 통해 성장되는 소프트 프로그래밍 가능 층 또는 전도체(M1, 1514)를 포함한다. 전도체(M1, 1514)를 형성하는 자성 재료의 금속 입도는 자기 구역 벽의 더 양호한 생성을 가능하게 하거나 허용하도록 제공되므로, 각각의 원통형 자기 랜덤 액세스 메모리(MRAM) 셀은 독립적으로 프로그래밍 가능하다. 도 15c에서, 참조 부호 1520으로 전체가 지정되는 다음 단계는 예를 들어, 증착되는 MgO 층과 같은 산화물층(1522)을 포함하여, 열들을 전기적으로 단락시킬 위험을 줄인다. 도 15d에서, 참조 부호 1530으로 전체가 지정되는 다음 단계는 역평행 수직 편향을 갖는 ILD 층들(1532) 및 워드 평면층들(1534)의 증착을 포함한다. 도 15e에서, 참조 부호 1540으로 전체가 지정되는 다음 단계는 예를 들어, 추가되는 바이어스(vias)(1542), 전도성 연결부들(1544) 및 패키지 볼들(1546)을 형성하는 것을 포함한다.
도 16a 및 도 16b는 바람직한 실시예들에 따른 예시적 분리된 매체 기반 사일로 자기 매체를 도시한다. 도 16a에서, 참조 부호 1600으로 전체가 지정되는 예시적 분리된 매체 기반 필라 또는 사일로 자기 메모리 셀의 평면도가 워드 평면(1601)에 의해 둘러 싸여지는 것으로 도시된다. 사일로 자기 메모리 셀(1600)은 루테늄층과 같은 비자성 스페이서층(1606)에 의해 분리되는 전도체(M1, 1602) 및 전도체(M2, 1604)를 포함한다. 전자 터널 배리어인, 얇은 산화물층(1608)은 전도체(M1, 1602)를 둘러싼다. 전도체들(1602, M1, 1604, M2) 둘 다는 전기 전도성을 갖고, 선택적으로, 전도체들(1602, M1, 1604, M2)은 자성 재료들로 형성되고, 전도체(1604, M2)는 전도체(102, M1)보다 더 낮은 저항을 갖고 더 전도성이 높다. 설정된 자화(1610)는 자성 전도체(1604, M2)에 대해 평면 밖으로 도시된다. 워드 평면(1601)은 전기 전도성을 갖고 자성의 재료로 형성된다. 기준층(1612)은 워드 평면(1601)에 대해 평면 내로 도시된다.
도 16b를 참조하면, 바람직한 실시예들에 따른 워드 평면(1601)을 갖는 분리된 매체 기반 사일로 자기 매체 셀들(1600)의 참조 부호 1620으로 전체가 지정되는 예시적 어레이가 도시된다. 선택적으로, 전도체(1604, M2)는 비자성 재료 예를 들어, 탄탈륨으로 형성되고 전도체(1602, M1)는 자성 재료로 형성된다. 비자성 전도체(1604, M2)는 자성 전도체(1602, M1)보다 더 전기 전도성이 높다.
도 17a 및 도 17b를 참조하면, 바람직한 실시예들에 따른 복수의 메모리 셀(1702)의 수직 필라 채널 자기 메모리를 형성하는 참조 부호 1700으로 전체가 지정되는 예시적 어레이가 도 17a에 도시되고 하나의 원통형 메모리 셀(1702)의 상세한 도면이 도 17b에 도시된다.
바람직한 실시예들의 특징들에 따르면, 각각의 메모리 셀(1702)은 도 16a 및 도 16b에 도시된 것과 같이 중심 전도체(M2, 1604) 및 전도체(M1, 1602)를 포함한다. 전도체(M1, 1602)는 도시된 바와 같이, 각각의 워드 평면(1 내지 5, 1706)에 결합된다. 워드 평면들(1 내지 5, 1706)은 기준층들이고 층간 절연막(IDL)(1708)에 의해 분리된다. 전도체(M1, 1602)는 원통형 자기 랜덤 액세스 메모리(MRAM) 셀들(1702)을 독립적으로 프로그래밍하는 것을 가능하게 하는 자성 재료의 금속 입도를 갖는다. 수직 필라 채널 자기 메모리 어레이(1700)의 전도체(M1, 1602) 및 전도체(M2, 1604)를 포함하는 각각의 필라(1704)는 패턴화되지 않는다. 각각의 워드 평면(1 내지 5, 1706)에서 필라들(1704) 내에 전도체(M1, 1602)의 프로그래밍 가능 셀 영역 상에 어떤 별도의 에칭 단계들도 수행되지 않는다. 전도체(M1, 1602)의 프로그래밍 가능 셀 영역은 M1 분리된 매체의 각각의 도메인 내부에서 상향으로 또는 하향으로 프로그래밍될 수 있으며; 전도체(M1, 1602) 내의 이중 화살표는 각각의 워드 평면 레벨에서 상측으로 설정되거나 하측으로 설정될 수 있다. 전도체(M2, 1604) 내의 화살표는 자성 재료로 형성되는 전도체(M2) 내의 자화의 방향을 나타낸다.
도 18a, 도 18b, 도 18c, 도 18d 및 도 18e 그리고 도 19는 바람직한 실시예들에 따른 프로그래밍된 매체(M1)에 사용되는 분리된 매체를 도시한다.
도 18a, 도 18b, 도 18c, 도 18d 및 도 18e를 참조하면, 바람직한 실시예들에 따른 수직 필라 채널 자기 메모리의 편향된 요소들의 참조 부호들 1800, 1810, 1820, 1830 및 1840으로 각각 전체가 지정되는 예시적 교호 자화 변형들이 도시된다.
도 18a, 도 18b 및 도18c에서, 자성 재료로 형성되는 전도체(M2)를 갖는 프로그래밍된 매체 또는 전도체(M1, 1602) 내의 편향된 요소들의 교호 자화 실시예 변형들(1800, 1810 및 1820)이 도시된다. 도 18d 및 도 18e에서, 비자성 재료로 형성되는 전도체(M2)를 갖는 프로그래밍된 매체 또는 전도체(M1, 1602) 내의 편향된 요소들의 교호 자화 실시예 변형들(1830 및 1840)이 도시된다.
바람직한 실시예들의 특징들에 따르면, 다양한 바람직한 자화 상태는 프로그래밍된 매체 또는 전도체(M1, 1602)에 사용되는 분리된 매체로 확립될 수 있다.
바람직한 실시예들의 특징들에 따르면, 도 19에서, 예시적 분리된 매체 기반 필라의 평면도가 도시되거나, 참조 부호 1900으로 전체가 지정되는 사일로 자기 메모리 셀이 워드 평면(1601)에 의해 둘러 싸여지는 것으로 도시된다. 사일로 자기 메모리 셀(1900)은 각각의 영역(1904)만큼 떨어져 이격되는 참조 부호 1902로 전체가 지정되는 복수의 분리된 매체 영역을 갖는 분리된 매체 전도체(M1, 1602)를 포함한다.
바람직한 실시예들의 특징들에 따르면, 전도체(M1, 1602)의 연속적인 매체가 갖는 과제들은 예를 들어, 프로그래밍 가능 매체 전도체(M1, 1602)에서의 원형 자화가 프로그래밍이 에르스텟 필드로만 실행 가능하도록 강제할 수 있고, 수직 필라에서의 모든 비트가 즉시 프로그래밍 가능한 것을 포함한다. 용이한 프로그래밍 가능성은 비트들이 너무 높은 필라들로 상당한 자기 체적을 필요로 하도록 강제한다. 도 20a 및 도 20b, 그리고 도 21 및 도 22에 도시된 것과 같이 복수의 분리된 매체 영역을 갖는 분리된 매체 전도체(M1, 1602)는 전도체(M1, 1602)의 연속적인 매체가 갖는 과제들을 완화시킨다.
이제 도 21 및 도 22를 참조하면, 바람직한 실시예들에 따른 참조 부호 2100, 2200으로 전체가 지정되는 예시적 분리된 매체 기반 필라 또는 사일로 자기 메모리 셀의 각각의 평면도가 도시된다. 각각의 사일로 자기 메모리 셀(2100, 2200)은 이격된 각각의 영역(2104)을 갖는 참조 부호 2102로 전체가 지정되는 복수의 분리된 매체 영역을 갖는 분리된 매체 전도체(M1, 1602)를 포함한다.
또한 도 20a 및 도 20b를 참조하면, 바람직한 실시예들에 따른 도 21 및 도 22의 복수의 분리된 매체 영역 또는 도메인(2102)을 갖는 분리된 매체 전도체(M1, 1602)의 편향된 요소들의 참조 부호들 2000, 2010으로 각각 전체가 지정되는 예시적 교호 자화 실시예 변형들이 도시된다. 도 20a에서, 예시적 교호 자화 실시예 변형(2000)은 각각의 도메인(2102) 내부에서 상향으로 또는 하향으로 가능한 프로그래밍을 도시한다. 도 20b에서, 예시적 교호 자화 실시예 변형(2010)은 각각의 도메인(2102) 내부에서 일측에서 타측으로 가능한 프로그래밍을 도시한다.
본 발명을 도면에 도시된 본 발명의 실시예들의 상세들을 참조하여 설명하였지만, 이러한 상세들은 첨부된 청구항들에서 청구되는 본 발명의 범위를 제한하는 것으로 의도되지 않는다.

Claims (20)

  1. 상보성 금속 산화막 반도체(CMOS) 구동 회로들과의 자기 메모리 통합을 구현하는 방법으로서:
    상보성 금속 산화막 반도체(CMOS) 웨이퍼를 형성하는 단계;
    기능하는 자기 메모리 칩을 제공하도록 상기 CMOS 웨이퍼의 상단 상에 자기 메모리를 형성하는 단계 - 상기 자기 메모리를 형성하는 단계는 상기 CMOS 웨이퍼에 정렬 표시들을 노출시키는 예비 에칭을 수행하는 단계 및 자기 필라 메모리 셀들의 필라들을 성장시키기 위해 상기 정렬 표시들을 사용하는 단계를 포함함 - ;
    상기 CMOS 웨이퍼와 상기 자기 메모리 사이에 전기 연결들을 제공하기 위해 복수의 전도성 필라멘트들 - 상기 전도성 필라멘트들은 상기 CMOS 웨이퍼와 상기 자기 메모리 사이의 정렬 불량에 대하여 강건성을 제공하는 것임 - 을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 상보성 금속 산화막 반도체(CMOS) 웨이퍼를 형성하는 단계는 제1 공정에서 CMOS 웨이퍼를 성장시키는 단계를 포함하는, 방법.
  3. 제1항에 있어서,
    기능하는 자기 메모리 칩을 제공하도록 상기 CMOS 웨이퍼의 상단 상에 상기 자기 메모리를 형성하는 단계는 자기 메모리 웨이퍼를 형성하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 CMOS 웨이퍼 및 상기 자기 메모리 웨이퍼를 함께 접합시키는 단계를 포함하는, 방법.
  5. 제3항에 있어서,
    상기 자기 메모리 웨이퍼를 형성하는 단계는 3차원(3D) 확장 가능 자기 메모리 어레이를 형성하는 단계를 포함하는, 방법.
  6. 제5항에 있어서,
    상기 3차원(3D) 확장 가능 자기 메모리 어레이를 형성하는 단계는 상기 자기 필라 메모리 셀들을 형성하는 단일 에칭 단계를 포함하는, 방법.
  7. 제5항에 있어서,
    상기 3차원(3D) 확장 가능 자기 메모리 어레이를 형성하는 단계는 각각의 층간 절연막(IDL)에 의해 분리되는 워드 평면들의 IDL 스택을 증착시키는 단계; 복수의 필라 홀을 형성하는 단계; 상기 필라 홀들을 산화물 배리어로 코팅하는 단계; 및 상기 자기 필라 메모리 셀들을 형성하는 상기 필라 홀들 내부에 제1 전도체(M1) 및 제2 전도체(M2)를 증착시키는 단계를 포함하는, 방법.
  8. 제7항에 있어서,
    각각의 평면 레벨에서 모든 자기 필라 메모리 셀에 의해 상기 각각의 워드 평면을 각각 공유하고, 상기 각각의 필라 홀 내부의 상기 자기 필라 메모리 셀들에 의해서만 비트라인을 공유하는 단계를 포함하는, 방법.
  9. 제3항에 있어서,
    전계에 의해 전도성 필라멘트들을 성장시키는 능력을 가능하게 하는 마감(finish)으로 상기 자기 메모리 웨이퍼 및 상기 CMOS 웨이퍼를 처리하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 자기 메모리 및 상기 CMOS 웨이퍼를 접합시키고, 다이스들의 행으로 쏘잉하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 기능하는 자기 메모리 칩에 대한 전기 연결들을 제공하기 위해 상기 전도성 필라멘트들을 형성하도록 상기 다이스들을 활성화시키는 단계를 포함하는, 방법.
  12. 삭제
  13. 삭제
  14. 제1항에 있어서,
    상기 자기 필라 메모리 셀들의 필라들은 자성 재료로 형성되는 제1 전도체(M1), 및 상기 제1 전도체(M1)보다 더 높은 전기 전도성의 제2 전도체(M2)를 포함하고, 상기 제2 전도체(M2)를 성장시키는 단계, 상기 제2 전도체(M2)를 비자기 스페이서층으로 코팅하는 단계, 및 상기 코팅된 제2 전도체(M2) 위에 상기 제1 전도체(M1)를 성장시키는 단계를 포함하는, 방법.
  15. 제1항에 있어서,
    각각의 층간 절연막(IDL)에 의해 분리되는 워드 평면들의 IDL 스택을 증착시키는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    각각의 평면 레벨에서 모든 자기 필라 메모리 셀에 의해 상기 각각의 워드 평면을 각각 공유하고, 상기 자기 필라 메모리 셀들의 필라들 내에서만 비트라인을 공유하는 단계를 포함하는, 방법.
  17. 제15항에 있어서,
    상기 IDL 스택에서 바이어스를 형성하고, 다른 전도성 전기 연결부들을 형성하는 단계를 포함하는, 방법.
  18. 상보성 금속 산화막 반도체(CMOS) 구동 회로들과 통합된 자기 메모리로서:
    상보성 금속 산화막 반도체(CMOS) 웨이퍼 - 상기 CMOS 웨이퍼는 예비 에칭에 의해 노출된 정렬 표시들을 포함함 - ;
    기능하는 자기 메모리 칩을 제공하는 상기 CMOS 웨이퍼의 상단 상에 형성된 자기 메모리 - 상기 자기 메모리는 자기 필라 메모리 셀들을 형성하는 상기 정렬 표시들 상에 성장된 필라들의 어레이를 포함함 - ; 및
    상기 CMOS 웨이퍼와 상기 자기 메모리 사이에 전기 연결들을 제공하기 위한 복수의 전도성 필라멘트들 - 상기 전도성 필라멘트들은 상기 CMOS 웨이퍼와 상기 자기 메모리 사이의 정렬 불량에 대하여 강건성을 제공하는 것임 - 를
    포함하는, 자기 메모리.
  19. 제18항에 있어서,
    상기 CMOS 웨이퍼의 상단 상에 형성되는 상기 자기 메모리는 자기 필라 메모리 셀들의 상기 필라들의 어레이 및 각각의 층간 절연막(IDL)에 의해 분리되는 워드 평면들의 IDL 스택을 포함하는, 자기 메모리.
  20. 제18항에 있어서,
    상기 CMOS 웨이퍼의 상단 상에 형성되는 상기 자기 메모리는 상기 상보성 금속 산화막 반도체(CMOS) 웨이퍼에 접합되는 자기 메모리 어레이를 포함하는 자기 메모리 웨이퍼를 포함하는, 자기 메모리.
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