JP2017076118A - 表示装置 - Google Patents

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Abstract

【課題】表示装置の周辺の電子素子のレイアウトを最適化する表示装置を提供する。【解決手段】表示装置は、隣り合う表示領域と周辺領域とを有する基板と、前記表示領域に配置される複数のサブ画素と、複数の前記サブ画素に電気的に接続される複数のデータ線と、前記周辺領域に配置され、複数の前記データ線に電気的に接続され、複数の第１電子素子を含む第１電子素子群と、複数の第２電子素子を含む第２電子素子群とを含む。隣り合う複数の前記第１電子素子の間には、第１間隔を有し、隣り合う複数の前記第２電子素子の間には、第２間隔を有し、前記第１間隔と前記第２間隔が異なる。【選択図】図２

Description

本発明は、表示装置に関し、特に、その周辺の電子素子のレイアウトを最適化する表示装置に関するものである。
例えば、液晶表示装置、有機ＥＬ表示装置、エレクトロルミネッセンス表示装置、電界放出表示装置などの表示装置は、小型、薄型及び軽量という利点があるので、近年、様々な電子製品に幅広く使用されるようになっている。表示装置の画素領域は、通常、矩形であるが、電子製品に応じて非矩形にする設計してもよい。
静電気放電（ＥＳＤ）による表示装置の画素セル及び他の回路の損傷を防止するため、通常、表示装置の周辺領域において、例えば、ＥＳＤ保護素子などの電子素子を増やすことで、表示装置のＥＳＤ耐性を向上させるようにしている。
しかしながら、表示装置の周辺領域に様々な配線があるため、これらの電子素子のレイアウト及びその機能に影響を及ばすことがある。
本発明は、上記の点に鑑みてなされたものであって、表示装置の周辺の電子素子のレイアウトを最適化する表示装置を提供することを目的とする。
本発明の一実施形態に係る表示装置は、隣り合う表示領域と周辺領域とを有する基板と、前記表示領域に配置される複数のサブ画素と、複数の前記サブ画素に電気的に接続される複数のデータ線と、前記周辺領域に配置され、複数の前記データ線の一部に電気的に接続される、複数の第１電子素子を含む第１電子素子群と、前記周辺領域に配置され、複数の前記データ線の一部に電気的に接続される、複数の第２電子素子を含む第２電子素子群とを含み、隣り合う複数の前記第１電子素子の間には、第１間隔を有し、隣り合う複数の前記第２電子素子の間には、第２間隔を有し、前記第１間隔と前記第２間隔が異なる。
本発明の他の実施形態に係る表示装置において、前記第２間隔は、前記第１間隔よりも小さい。
本発明の他の実施形態に係る表示装置において、複数の前記第２電子素子の一部は、接続部を介して対応する複数の前記データ線に電気的に接続される。また、前記表示装置は、第１屈曲部を有する共通線をさらに含み、前記第１電子素子群及び前記第２電子素子群は、前記第１屈曲部を介して互いに接続される。また、複数の前記第２電子素子に対応する複数の前記接続部の長さが、複数の前記接続部と前記第１屈曲部との間の距離に比例する。
本発明の他の実施形態に係る表示装置において、複数の前記第１電子素子及び複数の前記第２電子素子は、第１方向に沿って配置され、前記第１電子素子群の長軸と、前記第２電子素子群の長軸とが、前記第１方向に互いに重ならない。
本発明の他の実施形態に係る表示装置において、前記基板は、第１境界を有する金属層と、第２境界を有する配線層とをさらに有し、第１方向において、前記第１境界と前記第２境界との間に少なくとも第３間隔及び第４間隔を有し、前記第３間隔と前記第４間隔が異なる。また、前記金属層は、前記表示領域と前記配線層との間に位置する。
本発明の別の実施形態に係る表示装置において、前記表示領域は、非矩形の領域であってもよく、第１領域と第２領域とを有し、前記第１領域に位置する複数の前記データ線のうち１つに接続される複数の前記サブ画素の数が、前記第２領域に位置する複数の前記データ線のうち１つに接続される複数の前記サブ画素の数よりも多い。また、前記第１電子素子群は、前記第１領域に対応する複数の前記データ線に接続され、前記第２電子素子群は、前記第２領域に対応する複数の前記データ線に接続され、第２間隔が前記第１間隔よりも小さい。
本発明の別の実施形態に係る表示装置において、複数の前記第１電子素子及び複数の前記第２電子素子は、複数のＥＳＤ保護素子である。前記ＥＳＤ保護素子は、逆並列接続された２つのダイオードを含む。
本発明の一実施例による表示装置の概略回路図である。 図１の表示装置１の一部を示す回路図である。 図２の第１電子素子群１７及び第２電子素子群１８の回路の要部拡大図である。 図３の第２電子素子群１８の回路の要部拡大図である。 図３の第２電子素子群１８の回路の要部拡大図である。 図３の第２電子素子群１８の回路の要部拡大図である。
図１は、非矩形の表示装置１の概略回路図である。図１に示す非矩形の表示装置１は、隣り合う表示領域１１と周辺領域１２とを有する基板１０を含んでいる。表示領域１１は、非矩形の表示領域１１であってもよい。非矩形の表示領域１１には、複数のサブ画素ＳＰ（ｓｕｂ−ｐｉｘｅｌ）が配置されている。基板１０のエッジの形状は、矩形、円形、楕円形、方形の他、非矩形の多角形のような不規則な形状であってもよい。そのエッジは、面取りが形成されているように構成してもよい。基板１０の材質としては、例えば、ガラス、シリコン、プラスチック又は他の高分子材料からなる基板が挙げられる。非矩形の表示領域１１は、第１領域１１Ａと、第２領域１１Ｂとを有している。第１領域１１Ａは、通常の表示装置の表示領域のように、領域におけるサブ画素ＳＰが矩形状のマトリックスに配列されている。例えば、第１領域１１Ａは、サブ画素ＳＰがＭ行×Ｎ列に配列された矩形のサブ画素アレイであり、そのアレイのエッジが、Ｘ，Ｙ方向に延びて直交する直線状に形成されている。ここで、Ｍ及びＮが正の整数である。第２領域１１Ｂには、非矩形の形状に応じてエッジに近い一部のサブ画素ＳＰが削除されたため、第２領域１１Ｂのエッジにおける一部のサブ画素ＳＰは、その結ぶ線がＸ，Ｙ方向に沿って延伸することではなく斜めに延伸するように配列されている。本実施例において、非矩形の表示領域１１は、第１領域１１Ａと、第２領域１１Ｂとを有している。ただし、他の実施例において、非矩形の表示領域１１は、少なくとも１つの第１領域１１Ａと、少なくとも１つの第２領域１１Ｂとを有してもよいが、これに限定されない。周辺領域１２は、非矩形の表示領域１１に隣接して囲むように設けられている。周辺領域１２は、非矩形の表示領域１１におけるサブ画素ＳＰを駆動するための駆動装置、接続線、テスト素子や保護素子などの回路が配置されている領域である。狭額縁化が進むにつれて周辺領域１２の空間は狭くなり、回路素子の設計自由度の低下に繋がる。
非矩形の表示領域１１には、Ｘ方向に沿って配列された複数の走査線１３と、Ｙ方向に沿って配列された複数のデータ線１４とを有している。複数の走査線１３と、複数のデータ線１４とが互いに直交している。それらの交差点には、各サブ画素ＳＰに対応する複数のスイッチが設けられている。複数のデータ線１４は、第１領域１１Ａにおける第１データ線１４ａと、第２領域１１Ｂにおける第２データ線１４ｂとを含んでいる。本実施例において、第１データ線１４ａの長さが第２データ線１４ｂの長さよりも長く、第１データ線１４ａに接続されるサブ画素ＳＰの数が第２データ線１４ｂに接続されるサブ画素ＳＰの数よりも多いように設けられている。サブ画素ＳＰには、スイッチと、画素電極とが設けられている。スイッチは、薄膜トランジスタであってもよい。薄膜トランジスタの活性層の材料は、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）又はインジウムガリウム亜鉛酸化物（ＩＧＺＯ）であってもよい。走査線１３及びデータ線１４の材料としては、銅、アルミニウム、マグネシウム、モリブデン、チタン、クロム、マンガン、又は銀などからなる単層或は多層構造であってもよい。
ゲート駆動ユニット１５及びデータ駆動ユニット１６は、周辺領域１２に配置されており、複数の走査線１３及び複数のデータ線１４に電気的に接続されている。本実施例において、ゲート駆動ユニット１５及びデータ駆動ユニット１６は、周辺領域１２の同一側に配置されている。他の実施例において、ゲート駆動ユニット１５及びデータ駆動ユニット１６は、周辺領域１２の異なる側に配置されてもよい。本実施例において、２つのゲート駆動ユニット１５は、非矩形の表示領域１１の両側にそれぞれ対応して配置されているとともに、サブ画素ＳＰのスイッチにゲート走査信号を提供するように、両側にある走査接続線１３’を介して奇数本及び偶数本の走査線１３にそれぞれ電気的に接続されている。他の実施例において、単一のゲート駆動ユニット１５は、走査接続線１３’を介して片側から全ての走査線１３に電気的に接続されてもよい。データ駆動ユニット１６は、サブ画素ＳＰにおける画素電極にデータ信号を提供するように、複数のデータ線１４に接続されている。
周辺領域１２には、少なくとも１つの第１電子素子群１７と、複数の第２電子素子群１８とが配置されている。第１電子素子群１７は、第１領域１１Ａにおける第１データ線１４ａの先に電気的に接続されており、第２電子素子群１８は、第２領域１１Ｂにおける第２データ線１４ｂの先に電気的に接続されている。本実施例において、表示装置１は、第１電子素子群１７と、第１タイプの第２電子素子群１８ａ及び第２タイプの第２電子素子群１８ｂに分けられる複数の第２電子素子群１８とを含んでいる。第１電子素子群１７における電子素子の数、対応するデータ線１４の数及び占める面積は、第１タイプの第２電子素子群１８ａにおける電子素子の数、対応するデータ線１４の数及び占める面積よりも多い。第１タイプの第２電子素子群１８ａにおける電子素子の数、対応するデータ線１４の数及び占める面積は、第２タイプの第２電子素子群１８ｂにおける電子素子の数、対応するデータ線１４の数及び占める面積よりも多い。他の実施例において、表示装置１は、複数の第１電子素子群１７を含んでもよい。そして、第１電子素子群１７における電子素子の数、対応するデータ線１４の数及び占める面積は、第１タイプの第２電子素子群１８ａにおける電子素子の数、対応するデータ線１４の数及び占める面積よりも少なく、第１タイプの第２電子素子群１８ａにおける電子素子の数、対応するデータ線１４の数及び占める面積は、第２タイプの第２電子素子群１８ｂにおける電子素子の数、対応するデータ線１４の数及び占める面積よりも多くてもよい。
図２は、図１の表示装置１の一部２を示す拡大図である。第１電子素子群１７は、複数の第１電子素子２１ａを含み、それぞれ、対応する第１データ線１４ａに電気的に接続されているとともに、第１データ線１４ａの先に位置し、その配列方向が走査線１３の延びる方向Ｘと同じである。第２電子素子群１８は、複数の第２電子素子２１ｂを含み、それぞれ、対応する第２データ線１４ｂに電気的に接続されているとともに、第２データ線１４ｂの先に位置し、その配列方向が走査線１３の延びる方向Ｘと同じである。本実施例において、第１タイプの第２電子素子群１８ａは、６つの第２電子素子２１ｂを有しており、第２タイプの第２電子素子群１８ｂは、３つの第２電子素子２１ｂを有している。他の実施例において、第１タイプの第２電子素子群１８ａ及び第２タイプの第２電子素子群１８ｂに含まれる第２電子素子２１ｂの数は、サブ画素ＳＰ及び第２データ線１４ｂに関連付けられ、任意の正整数であってよい。第１電子素子群１７の（Ｘ方向に沿う）長軸と、第２電子素子群１８の（Ｘ方向に沿う）長軸とは、Ｙ方向に間隔を有し、Ｘ方向において互いに重ならないように、ずれて配置されている。
上記実施例において、第１電子素子２１ａ及び第２電子素子２１ｂは、ＥＳＤ保護素子であり、例えば、逆並列接続された２つのダイオードによって構成されてもよいが、これに限定されない。
第１電子素子群１７において、隣り合う第１電子素子２１ａの間には、第１間隔ｄ１（Ｘ方向に沿う）を有しており、第２電子素子群１８において、隣り合う第２電子素子２１ｂの間には、第２間隔ｄ２（Ｘ方向に沿う）を有しており、第１間隔ｄ１が第２間隔ｄ２と異なるように設けられている。本実施例において、第１間隔ｄ１が第２間隔ｄ２より大きい。第１間隔ｄ１は、隣接する２つの第１電子素子２１ａの隣り合う２つのエッジの間隔の距離であり、第２間隔ｄ２は、隣接する２つの第２電子素子２１ｂの隣り合う２つのエッジの間隔の距離である。
図２に示すように、周辺領域１２（図１に示す）には、共通線２３と、金属層２５と、配線層２７とが設けられている。ここで、配線層２７は、テスト線又は他の信号の接続線を含んでもよいが、これに限定されない。金属層２５は、共通層（ｃｏｍｍｏｎ ｐｌａｎｅ）又は接地層（ｇｒｏｕｎｄ ｐｌａｎｅ）であってもよいが、これに限定されない。また、図２に示すように、金属層２５は、第１境界Ｂ１を有しており、配線層２７は、第２境界Ｂ２を有している。Ｘ方向において、第１境界Ｂ１と第２境界Ｂ２との間には、少なくとも第３間隔ｄ３と、第４間隔ｄ４とを有しており、第３間隔ｄ３が第４間隔ｄ４と異なるように設けられている。本実施例において、第３間隔ｄ３が第４間隔ｄ４より大きい。また、金属層２５は、表示領域１１と配線層２７との間に位置している。
図３は、図２の第１電子素子群１７及び第２電子素子群１８の回路の要部拡大図である。表示装置１における第１電子素子２１ａ及び第２電子素子２１ｂは、共通線２３に接続されている。図３に示すように、共通線２３は、第１屈曲部２３ａを有している。第１電子素子群１７及び第２電子素子群１８は、第１屈曲部２３ａを介して互いに接続されている。
また、表示装置１における一部の第２電子素子２１ｂは、接続部ＬＴを介して対応する第２データ線１４ｂに電気的に接続されていてもよい。接続部ＬＴは、直線又は屈曲線であってもよい。例えば、図３に示すように、第１タイプの第２電子素子群１８ａのうちの右側にある１番目〜４番目の第２電子素子２１ｂは、接続部ＬＴである屈曲線ａ〜ｄを介して第２データ線１４ｂに電気的に接続されている。特に、屈曲線ａ〜ｄの長さは、第１屈曲部２３ａから離れるほど長くなる。
図１〜図３に示すように、本発明は、第２領域１１Ｂに対応して配置される第２電子素子２１ｂ同士の互いの第２間隔ｄ２を、第１領域１１Ａに対応して配置される第１電子素子２１ａ同士の互いの第１間隔ｄ１より大きくするように設定する。このようなレイアウトによれば、後述の電気的特性を考慮したうえで、設計におけるさらなる柔軟性を得ることができる。第２領域１１Ｂに対応して配置される電子素子２１、例えば、第１タイプの第２電子素子群１８ａにおける第２電子素子２１ｂと、第２データ線１４ｂとの接続は、間隔の縮小に応じて、図３に示すような接続部ＬＴである屈曲線ａ〜ｄを必要とする。
図４Ａ及び図４Ｂは、図３の第２電子素子群１８の回路の要部拡大図である。図４Ａ及び図４Ｂを参照して本発明の電子素子２１の配置により静電放電（ＥＳＤ）の電気的特性に与える影響を説明する。
図４Ａに示すように、屈曲線ｂでＥＳＤが発生した場合、ＥＳＤ電流は、経路ｐａｔｈ１及び経路ｐａｔｈ２に向かって流れるようになる。仮に、ＥＳＤ電流は、ほとんどが経路ｐａｔｈ１に流れる場合、表示領域１１におけるデータ線１４に接続されるサブ画素ＳＰの内部素子（例えば、薄膜トランジスタ、又はその他の表示素子など）を破壊する可能性がある。そこで、本発明は、第１タイプの第２電子素子群１８ａ及び第２タイプの第２電子素子群１８ｂにおける第２電子素子２１ｂ同士の互いの第２間隔ｄ２を、第１間隔ｄ１より小さくするため、第２電子素子群１８における第２電子素子２１ｂ同士の互いの容量Ｘｃが大きくなる。これにより、電気的カップリング効果が強くなるので、高周波交流式のＥＳＤに対する経路ｐａｔｈ２の線幅を増大させることに相当する。そのため、ＥＳＤの跳躍特性により、ＥＳＤ電流を経路ｐａｔｈ２（図４Ｂに示す）に分流させて、経路ｐａｔｈ１に流れるＥＳＤ電流を低減することができる。
図５は、図３の第２電子素子群１８の回路の要部拡大図である。図５を参照して本発明の電子素子２１の配置により静電放電（ＥＳＤ）の電気的特性に与える影響を説明する。
図５を参照してＥＳＤが表示領域１１以外の領域（例えば、共通線２３の屈曲部）に発生した場合を検討する。抵抗は、線の長さに比例しており、電流に反比例にしているので、経路ｐａｔｈ１〜経路ｐａｔｈ６の抵抗の差が大きいほど、電流の分配割合の差が大きくなる。過大な電流が生じることで、経路ｐａｔｈ１における第２電子素子２１ｂ（例えば、ダイオード）が破壊されて導通になり、経路ｐａｔｈ１に流れる電流によって第２データ線１４ｂに接続されるサブ画素ＳＰの内部素子（例えば、薄膜トランジスタ、又はその他の表示素子など）を破壊する可能性がある。そこで、本発明は、第２電子素子群１８における第２電子素子２１ｂ同士の互いの第２間隔ｄ２を、第１間隔ｄ１より小さくする。これにより、第２電子素子群１８における第２電子素子２１ｂを互いになるべく接近させて、ＥＳＤ電流を、径路ｐａｔｈ１〜経路ｐａｔｈ６における第２電子素子２１ｂにより均一的に分散させることができ、破壊の可能性を低減する。
１ 表示装置
１０ 基板
１１ 表示領域
１１Ａ 第１領域
１１Ｂ 第２領域
１２ 周辺領域
１３ 走査線
１３’ 走査接続線
１４ データ線
１４ａ 第１データ線
１４ｂ 第２データ線
１５ ゲート駆動ユニット
１６ データ駆動ユニット
１７ 第１電子素子群
１８ 第２電子素子群
１８ａ 第１タイプの第２電子素子群
１８ｂ 第２タイプの第２電子素子群
２１ 電子素子
２１ａ 第１電子素子
２１ｂ 第２電子素子
２３ 共通線
２３ａ 第１屈曲部
２５ 金属層
２７ 配線層
ＳＰ サブ画素
ｄ１ 第１間隔
ｄ２ 第２間隔
ｄ３ 第３間隔
ｄ４ 第４間隔
ａ、ｂ、ｃ、ｄ 屈曲線
Ｂ１ 第１境界
Ｂ２ 第２境界
ｐａｔｈ１〜ｐａｔｈ６ (静電気放電の電流)経路
ＬＴ 接続部
Ｘｃ 容量

Claims (14)

  1. 隣り合う表示領域と周辺領域とを有する基板と、
    前記表示領域に配置される複数のサブ画素と、
    複数の前記サブ画素に電気的に接続される複数のデータ線と、
    前記周辺領域に配置され、複数の前記データ線の一部に電気的に接続される、複数の第１電子素子を含む第１電子素子群と、
    前記周辺領域に配置され、複数の前記データ線の一部に電気的に接続される、複数の第２電子素子を含む第２電子素子群とを含み、
    隣り合う複数の前記第１電子素子の間には、第１間隔を有し、
    隣り合う複数の前記第２電子素子の間には、第２間隔を有し、
    前記第１間隔と前記第２間隔が異なることを特徴とする表示装置。
  2. 前記第２間隔は、前記第１間隔よりも小さいことを特徴とする請求項１に記載の表示装置。
  3. 複数の前記第２電子素子の一部は、接続部を介して対応する複数の前記データ線に電気的に接続されることを特徴とする請求項１に記載の表示装置。
  4. 第１屈曲部を有する共通線をさらに含み、
    前記第１電子素子群及び前記第２電子素子群は、前記第１屈曲部を介して互いに接続されることを特徴とする請求項３に記載の表示装置。
  5. 前記第２電子素子群における複数の前記第２電子素子に対応する複数の前記接続部の長さが、複数の前記接続部と前記第１屈曲部との間の距離に比例することを特徴とする請求項４に記載の表示装置。
  6. 複数の前記第１電子素子及び複数の前記第２電子素子は、第１方向に沿って配置されることを特徴とする請求項１に記載の表示装置。
  7. 前記第１電子素子群の長軸と、前記第２電子素子群の長軸とが、前記第１方向に互いに重ならないことを特徴とする請求項６に記載の表示装置。
  8. 前記基板は、第１境界を有する金属層と、第２境界を有する配線層とをさらに有し、
    第１方向において、前記第１境界と前記第２境界との間に少なくとも第３間隔及び第４間隔を有し、
    前記第３間隔と前記第４間隔が異なることを特徴とする請求項１に記載の表示装置。
  9. 前記金属層は、前記表示領域と前記配線層との間に位置することを特徴とする請求項８に記載の表示装置。
  10. 前記表示領域は、非矩形の領域であり、第１領域と第２領域とを有し、
    前記第１領域に位置する複数の前記データ線のうち１つに接続される複数の前記サブ画素の数が、前記第２領域に位置する複数の前記データ線のうち１つに接続される複数の前記サブ画素の数よりも多いことを特徴とする請求項１に記載の表示装置。
  11. 前記第１電子素子群は、前記第１領域に対応する複数の前記データ線に接続され、
    前記第２電子素子群は、前記第２領域に対応する複数の前記データ線に接続されることを特徴とする請求項１０に記載の表示装置。
  12. 前記第２間隔は、前記第１間隔よりも小さいことを特徴とする請求項１０に記載の表示装置。
  13. 複数の前記第１電子素子及び複数の前記第２電子素子は、複数のＥＳＤ保護素子であることを特徴とする請求項１に記載の表示装置。
  14. 複数の前記ＥＳＤ保護素子のそれぞれは、逆並列接続された２つのダイオードを含むことを特徴とする請求項１３に記載の表示装置。
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