JP2017055085A - 固体撮像装置 - Google Patents

Abstract

【課題】一つの実施形態は、信号に含まれるｋＴＣノイズ成分を除去することに適した固体撮像装置を提供することを目的とする。【解決手段】一つの実施形態によれば、光電変換膜と第１の電極と第２の電極と第３の電極と絶縁膜とを有する固体撮像装置が提供される。第１の電極は、光電変換膜の下に配されている。第２の電極は、第１の電極に対して光電変換膜の受光面に沿った方向に配され、光電変換膜の下に配されている。第３の電極は、第１の電極及び第２の電極に対して光電変換膜の受光面に沿った方向に配され、光電変換膜の下に配されている。絶縁膜は、光電変換膜と第１の電極との間に配され、光電変換膜と第２の電極との間に配され、光電変換膜と第３の電極との間に配されていない。【選択図】図４

Description

本実施形態は、固体撮像装置に関する。

ＣＭＯＳイメージセンサなどの固体撮像装置において、半導体基板の上方に配された光電変換膜を用いる場合、光電変換膜で光を吸収させ、吸収された光に応じた電荷を光電変換膜内で発生させる。光電変換膜で発生された電荷は電荷電圧変換部に転送され、電荷電圧変換部の電圧に応じた信号が増幅トランジスタにより信号線へ出力される。このとき、信号に含まれるｋＴＣノイズ成分（電荷電圧変換部のリセット時に発生するノイズ成分）を除去することが望まれる。

特開平１１−３３９９６６号公報 特開２００２−３２９５８２号公報 特開２０１２−１９２３５号公報 米国特許出願公開第２０１３／００９３９１１号明細書

Ｍ．Ｉｓｈｉｉ， ｅｔ．ａｌ， "Ａｎ Ｕｌｔｒａ−ｌｏｗ Ｎｏｉｓｅ Ｐｈｏｔｏｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｉｔｈ ａ Ｈｉｇｈ−ｓｐｅｅｄ Ｃｏｌｕｍｎ Ｆｅｅｄｂａｃｋ Ａｍｐｌｉｆｉｅｒ Ｎｏｉｓｅ Ｃａｎｃｅｌｌｅｒ"， ２０１３ Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｍ．Ｍｏｒｉ， ｅｔ．ａｌ， "Ｔｈｉｎ Ｏｒｇａｎｉｃ Ｐｈｏｔｏｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ ｗｉｔｈ Ｅｘｔｒｅｍｅｌｙ Ｈｉｇｈ Ｓａｔｕｒａｔｉｏｎ ｏｆ ８５００ ｅｌｅｃｔｒｏｎｓ／ｕｍ２"， ２０１３ Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ

一つの実施形態は、信号に含まれるｋＴＣノイズ成分を除去することに適した固体撮像装置を提供することを目的とする。

一つの実施形態によれば、光電変換膜と第１の電極と第２の電極と第３の電極と絶縁膜とを有する固体撮像装置が提供される。第１の電極は、光電変換膜の下に配されている。第２の電極は、第１の電極に対して光電変換膜の受光面に沿った方向に配され、光電変換膜の下に配されている。第３の電極は、第１の電極及び第２の電極に対して光電変換膜の受光面に沿った方向に配され、光電変換膜の下に配されている。絶縁膜は、光電変換膜と第１の電極との間に配され、光電変換膜と第２の電極との間に配され、光電変換膜と第３の電極との間に配されていない。

実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。 実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。 実施形態にかかる固体撮像装置の回路構成を示す図。 実施形態における画素の構成を示す図。 実施形態における画素のレイアウト構成を示す平面図。 実施形態における画素のレイアウト構成を示す平面図。 実施形態における画素のレイアウト構成を示す平面図。 実施形態における画素のレイアウト構成を示す平面図。 実施形態における画素の構成を示す回路図。 実施形態における画素の動作を示す波形図。 実施形態の変形例における画素の構成を示す図。 実施形態の他の変形例における画素の構成を示す回路図。 実施形態の他の変形例における画素の動作を示す波形図。 実施形態の他の変形例における画素の構成を示す図。 実施形態の他の変形例にかかる固体撮像装置の製造方法を示す工程断面図。

以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１において、ＯＰは光軸を示している。

撮像システム１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム１は、図２に示すように、撮像部２及び後段処理部３を有する。撮像部２は、例えば、カメラモジュールである。撮像部２は、撮像光学系４及び固体撮像装置５を有する。後段処理部３は、ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）６、記憶部７、及び表示部８を有する。

撮像光学系４は、撮影レンズ４７、ハーフミラー４９、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。

固体撮像装置５は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４９及びメカシャッタ４６経由で固体撮像装置５の撮像面へ導き、固体撮像装置５の撮像面に被写体の像を形成する。固体撮像装置５は、被写体像に応じた画像信号を生成する。

固体撮像装置５は、図３に示すように、イメージセンサ９０、及び信号処理回路９１を有する。図３は、固体撮像装置の回路構成を示す図である。イメージセンサ９０は、例えば、ＣＭＯＳイメージセンサであってもよいし、ＣＣＤイメージセンサであっても良い。イメージセンサ９０は、画素配列ＰＡ、垂直シフトレジスタ９３、タイミング制御部９５、相関二重サンプリング部（ＣＤＳ）９６、アナログデジタル変換部（ＡＤＣ）９７及びラインメモリ９８を有する。

画素配列ＰＡでは、複数の画素Ｐが２次元的に配列されている。各画素Ｐは、各画素Ｐへの入射光量に応じた信号を生成する。生成された信号は、タイミング制御部９５及び垂直シフトレジスタ９３によりＣＤＳ９６側へ読み出され、ＣＤＳ９６／ＡＤＣ９７を経て画像信号へ変換され、ラインメモリ９８経由で信号処理回路９１に出力される。信号処理回路９１では、信号処理が行われる。これらの信号処理された画像データは、ＩＳＰ６に出力される。

各画素Ｐにおいて、半導体基板の上方に配された光電変換膜を用いる場合、光電変換膜で光を吸収させ、吸収された光に応じた電荷を光電変換膜内で発生させる。光電変換膜で発生された電荷は電荷電圧変換部に転送される。

例えば、光電変換膜の上方に複数の画素Ｐに共有された共通電極膜が配され、光電変換膜の下方に画素Ｐごとに区画された画素電極膜が配された固体撮像装置５において、外部から供給されたバイアス電圧を共通電極膜に印加する。これにより、各画素Ｐにおいて、光電変換膜で発生された電荷が画素電極膜で集められ電荷電圧変換部に転送される。リセットトランジスタがオンして電荷電圧変換部の電圧をリセット電源レベル（例えば、ＶＤＤ電位）にリセットした後、リセットトランジスタがオフして電荷電圧変換部のリセットが完了する。リセット出力期間において、電荷電圧変換部のリセットが完了した状態で増幅トランジスタが電荷電圧変換部の電圧に応じたリセットレベルを信号線へ出力する。その後、信号出力期間において、画素電極膜から転送された電荷に応じて、電荷電圧変換部の電圧は、リセットレベルから信号レベルへ変化し、その状態で増幅トランジスタが電荷電圧変換部の電圧に応じた信号レベルを信号線へ出力する。

このとき、リセットトランジスタのチャネル抵抗の熱雑音の影響等によりリセットレベルの揺らぎ、すなわちｋＴＣノイズ成分が発生し得る。ｋＴＣノイズ成分を除去するために、ＣＤＳ９６は画素Ｐから出力されたリセットレベルと信号レベルとの差分を取り画素信号を生成する。

しかし、電荷電圧変換部に転送される電荷がリセットトランジスタのリセット動作の影響を受けると、リセットレベルに含まれるｋＴＣノイズ成分と信号レベルに含まれるｋＴＣノイズ成分とが異なり得るため、ＣＤＳ９６でｋＴＣノイズ成分を除去することが困難になる。ｋＴＣノイズ成分は画像信号により得られる画像の画質の劣化を招く可能性があるため、画素信号に含まれるｋＴＣノイズ成分を除去することが望まれる。

そこで、実施形態では、各画素Ｐを、光電変換された電荷が光電変換膜近傍に蓄積され電荷電圧変換部のリセットの完了後に電荷が光電変換膜近傍から電荷電圧変換部へ転送され得るように構成することで、ＣＤＳ９６でｋＴＣノイズ成分を除去することを可能にする。

例えば、図４に示すように、各画素Ｐは、光電変換膜１０６で光電変換により生成されたホールを信号電荷として取り扱う構造を有する。図４は、画素Ｐの構成を示す図である。

各画素Ｐは、光電変換膜１０６、蓄積電極膜（第１の電極）１０１、分離電極膜（第２の電極）１０２、転送電極膜（第３の電極）１０３、共通電極膜１０４（第４の電極）、ホールブロック膜（導電膜）１０５、電子ブロック膜１０７、絶縁膜１０８、電荷電圧変換部ＦＤ、リセットトランジスタＴｒ１、増幅トランジスタＴｒ２、及び選択トランジスタＴｒ３を有する。絶縁膜１０８は、光電変換膜１０６の保護のために設けられている。絶縁膜１０８より上には、蓄積電極膜１０１に対応する位置にマイクロレンズＭＬ（図５、図８参照）が配され得る。

なお、図４では、蓄積電極膜１０１等から絶縁膜１０８までの断面構成を断面図で示し、図示の簡略化のため、断面構成における蓄積電極膜１０１等より下の部分を回路図で示している。

光電変換膜１０６は、半導体基板１２０上に設けられている。光電変換膜１０６は、半導体基板（図示せず）の上方に配されている。光電変換膜１０６は、光を受けた際に光電変換により電荷（ホール）を発生する。光電変換膜１０６は、光電変換に適した有機物又は無機物で形成され得る。光電変換膜１０６は、受光面１０６ａが電子ブロック膜１０７で覆われ、下面１０６ｂがホールブロック膜１０５で覆われている。電子ブロック膜１０７は、光電変換膜１０６へのホール注入を防止する平坦化膜である。ホールブロック膜１０５は、光電変換膜１０６への電子注入を防止する平坦化膜である。

共通電極膜１０４は、光電変換膜１０６上に設けられている。共通電極膜１０４は、電子ブロック膜１０７を介して光電変換膜１０６の上に配されている。

蓄積電極膜１０１は、光電変換膜１０６における一部分（例えば、共通電極膜１０４と蓄積電極膜１０１との間の部分）の下に設けられている。蓄積電極膜１０１は、半導体基板の上方において、絶縁膜１０９を介して光電変換膜１０６の下に配されている。蓄積電極膜１０１は、光電変換膜１０６を挟んで共通電極膜１０４に対向している。蓄積電極膜１０１は、分離電極膜１０２及び転送電極膜１０３に対して光電変換膜１０６の受光面１０６ａに沿った方向に配されている。蓄積電極膜１０１は、絶縁膜１０９を介してホールブロック膜１０５に対向し、等価的にキャパシタＣｏｘ１（図９参照）の一端として機能する。蓄積電極膜１０１は、絶縁膜１０９及びホールブロック膜１０５を介して光電変換膜１０６の下面１０６ｂに対向している。ホールブロック膜１０５及び光電変換膜１０６の下面１０６ｂ近傍における蓄積電極膜１０１に対向した領域１１０は、電荷（ホール）が蓄積されるべき電荷蓄積領域を形成する。電荷蓄積領域１１０は、等価的にキャパシタＣｏｘ１の他端として機能する。

分離電極膜１０２は、光電変換膜１０６における他の部分（例えば、共通電極膜１０４と分離電極膜１０２との間の部分）の下に設けられている。分離電極膜１０２は、半導体基板の上方において、絶縁膜１０９を介して光電変換膜１０６の下に配されている。分離電極膜１０２は、光電変換膜１０６を挟んで共通電極膜１０４に対向している。分離電極膜１０２は、蓄積電極膜１０１及び転送電極膜１０３に対して光電変換膜１０６の受光面１０６ａに沿った方向に配されている。分離電極膜１０２は、絶縁膜１０９を介してホールブロック膜１０５に対向し、等価的にキャパシタＣｏｘ２（図９参照）の一端として機能する。分離電極膜１０２は、絶縁膜１０９及びホールブロック膜１０５を介して光電変換膜１０６の下面１０６ｂに対向している。ホールブロック膜１０５及び光電変換膜１０６の下面１０６ｂ近傍における分離電極膜１０２に対向した領域１１１は、光電変換膜１０６内に電荷に対する電位障壁を生成すべき電位障壁生成領域を形成する。この電位障壁は、電荷蓄積領域１１０に蓄積された電荷（ホール）が隣接する画素Ｐへ漏れることを抑制するためのポテンシャルである。

転送電極膜１０３は、光電変換膜１０６におけるさらに他の部分（例えば、共通電極膜１０４と転送電極膜１０３との間の部分）の下に設けられている。転送電極膜１０３は、半導体基板の上方において、絶縁膜１０９を介さずに光電変換膜１０６の下に配されている。転送電極膜１０３は、光電変換膜１０６を挟んで共通電極膜１０４に対向している。転送電極膜１０３は、ホールブロック膜１０５を介して光電変換膜１０６に電気的に接続されている。転送電極膜１０３は、蓄積電極膜１０１及び分離電極膜１０２に対して光電変換膜１０６の受光面１０６ａに沿った方向に配されている。転送電極膜１０３は、ホールブロック膜（導電膜）１０５に接触し、等価的にダイオード（整流素子）Ｄ１（図９参照）の一部として機能する。転送電極膜１０３は、ホールブロック膜１０５を介して光電変換膜１０６の下面１０６ｂに対向している。ホールブロック膜１０５における転送電極膜１０３に接触した領域１１２は、等価的にダイオードＤ１の他の一部として機能する。

例えば、ホールブロック膜１０５は、金属を主成分とする材料で形成され、転送電極膜１０３は、半導体を主成分とする材料で形成されている。これにより、ホールブロック膜１０５と転送電極膜１０３との接触界面は、ショットキー界面を形成し、整流作用を有する。

絶縁膜１０９は、光電変換膜１０６と蓄積電極膜１０１との間に配され、光電変換膜１０６と分離電極膜１０２との間に配され、光電変換膜１０６と転送電極膜１０３との間に配されていない。絶縁膜１０９は、絶縁膜１０９ａ（第２絶縁膜）及び絶縁膜１０９ｂ（第１絶縁膜）を含む。絶縁膜１０９ｂは、光電変換膜１０６と蓄積電極膜１０１との間に設けられている。絶縁膜１０９ｂは、蓄積電極膜１０１の上面を覆っている。絶縁膜１０９ａは、蓄積電極膜１０１の側壁に設けられている。絶縁膜１０９ａは、蓄積電極膜１０１の側壁を側方から覆っている。蓄積電極膜１０１と分離電極膜１０２とは、絶縁膜１０９ａにより隔てられており、電気的に互いに絶縁されている。蓄積電極膜１０１と転送電極膜１０３とは、絶縁膜１０９ａにより隔てられており、電気的に互いに絶縁されている。転送電極膜１０３と分離電極膜１０２とは、絶縁膜１０９ａにより隔てられており、電気的に互いに絶縁されている。

なお、蓄積電極膜１０１、分離電極膜１０２、転送電極膜１０３の上面の半導体基板（図示せず）の表面からの高さが略均等である場合、ホールブロック膜１０５を選択的に転送電極膜１０３に接触させるために、断面視において、領域１１２がホールブロック膜１０５内の他の領域より転送電極膜１０３の側へ突出するように構成されていてもよい。

電荷電圧変換部ＦＤは、例えば、半導体基板に形成されたフローティングディフュージョン領域であり、半導体基板のウェル領域との間に寄生容量Ｃｆｄを有する。電荷電圧変換部ＦＤは、転送電極膜１０３に電気的に接続されている。電荷電圧変換部ＦＤは、その寄生容量Ｃｆｄを用いて、転送電極膜１０３から転送された電荷を電圧に変換する。

リセットトランジスタＴｒ１は、半導体基板に不純物領域として形成されたソース及びドレイン、半導体基板上に導電膜として配されたゲートを有する。リセットトランジスタＴｒ１は、ソースが電荷電圧変換部ＦＤに電気的に接続され、ドレインがリセット電源レベルＶＲＤに接続されている。リセットトランジスタＴｒ１は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＲＳＴを受けた場合に、オンすることで、電荷電圧変換部ＦＤをリセット電源レベルＶＲＤに応じた電位にリセットする。リセットトランジスタＴｒ１は、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＲＳＴを受けた場合に、オフすることで、電荷電圧変換部ＦＤのリセットを完了させる。

選択トランジスタＴｒ３は、半導体基板に不純物領域として形成されたソース及びドレイン、半導体基板上に導電膜として配されたゲートを有する。選択トランジスタＴｒ３は、画素Ｐを選択状態／非選択状態に制御する。選択トランジスタＴｒ３は、ソースが信号線ＳＬに電気的に接続され、ドレインが増幅トランジスタＴｒ２を介して電源電位ＡＶＤＤに電気的に接続されている。選択トランジスタＴｒ３は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＡＤＲを受けた場合に、オンすることで、画素Ｐを選択状態にし、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＡＤＲを受けた場合に、オフすることで、画素Ｐを非選択状態にする。

増幅トランジスタＴｒ２は、半導体基板に不純物領域として形成されたソース及びドレイン、半導体基板上に導電膜として配されたゲートを有する。増幅トランジスタＴｒ２は、ゲートが電荷電圧変換部ＦＤに接続され、ソースが選択トランジスタＴｒ３を介して信号線ＳＬに電気的に接続され、ドレインが電源電位ＡＶＤＤに電気的に接続されている。増幅トランジスタＴｒ２は、信号線ＳＬに接続された電流源ＣＳとともにソースフォロワ動作を行い、電荷電圧変換部ＦＤの電圧に応じたレベルを信号線ＳＬへ出力する。例えば、電荷電圧変換部ＦＤのリセットが完了した状態で、増幅トランジスタＴｒ２は、電荷電圧変換部ＦＤの電圧に応じたリセットレベルを信号線ＳＬへ出力する。電荷電圧変換部ＦＤへの電荷の転送が完了した状態で、増幅トランジスタＴｒ２は、電荷電圧変換部ＦＤの電圧に応じた信号レベルを信号線ＳＬへ出力する。

なお、図４では、選択トランジスタＴｒ３が増幅トランジスタＴｒ２と信号線ＳＬとの間に挿入された構成が例示されているが、選択トランジスタＴｒ３が電源電位ＡＶＤＤと増幅トランジスタＴｒ２との間に挿入されていてもよい。

図４に示す画素構造では、蓄積電極膜１０１は、光電変換膜１０６内における電荷の蓄積を制御する電極として機能する。分離電極膜１０２は、光電変換膜１０６内に電位障壁を形成する電極として機能する。

例えば、光電変換膜１０６内に電荷に対する電位障壁を生成するためのＤＣ電圧ＶＳＥＰが垂直シフトレジスタ９３（図３参照）から分離電極膜１０２に印加される。これにより、光電変換膜１０６内は単位画素Ｐごとに分離電極膜１０２で電気的に分離され得るので、光電変換は、蓄積電極膜１０１、絶縁膜１０９、ホールブロック膜１０５、光電変換膜１０６、電子ブロック膜１０７、及び共通電極膜１０４を積層した領域で行われる。

また、蓄積電極膜１０１には、制御信号φＴＸが垂直シフトレジスタ９３（図３参照）から供給される。制御信号φＴＸが転送電極膜１０３の電位に対し十分に低い電位に設定されている場合、光電変換により発生したホールは、蓄積電極膜１０１と分離電極膜１０２及び共通電極膜１０４が形成するポテンシャルの井戸に捕らわれる。共通電極膜１０４には、蓄積電極膜１０１の電位及び転送電極膜１０３の電位に対し高い電圧ＶＰＤが印加される。光電変換膜１０６内で発生した電荷（ホール）は、蓄積電極膜１０１と共通電極膜１０４の垂直電界により、蓄積電極膜１０１、絶縁膜１０９、及びホールブロック膜１０５で形成されるキャパシタＣｏｘ１（図９参照）に蓄積される。

キャパシタＣｏｘ１に蓄積されたホールは、制御信号φＴＸが転送電極膜１０３の電位よりも十分に高い電位（すなわち、図９に示すダイオードＤ１がオンする電位）に設定されることで、ホールブロック膜１０５及び転送電極膜１０３を介して電荷電圧変換部ＦＤに転送され得る。転送されたホールは、電荷電圧変換部ＦＤの電位を変調させるので、この電位の変化を信号として読み出すことができる。

各画素Ｐのレイアウト構成を考えた場合、分離電極膜１０２は、画素Ｐを隣接する画素Ｐから電気的に分離させるために、画素Ｐの境界近傍に配されるが、蓄積電極膜１０１及び転送電極膜１０３は、図５〜図８に示すように、分離電極膜１０２に比べてレイアウト構成の自由度が高い。図５〜図８は、画素Ｐのレイアウト構成を示す図であり、図４の断面図をＡ−Ａ線で切った場合の平面に対応している。

転送電極膜１０３は、光電変換膜１０６からの電荷転送に影響のない範囲で適正な（例えば、最小限の）面積でレイアウトされるのが望ましい。蓄積電極膜１０１は、電荷を蓄積するため飽和特性の観点から面積はできるだけ大きい方が望ましい。分離電極膜１０２は、画素Ｐの分離の役割を持つため、画素Ｐの境界近傍に適正な（例えば、最小限の）面積でレイアウトされるのが望ましい。

例えば、図５に示されるように、分離電極膜１０２は、平面視において、蓄積電極膜１０１及び転送電極膜１０３を囲うように配され得る。転送電極膜１０３は、蓄積電極膜１０１と分離電極膜１０２との間に配される。蓄積電極膜１０１は、平面視において略矩形状を有する。転送電極膜１０３は、平面視において略矩形状の一辺１０１ａに沿って延びている。転送電極膜１０３は、平面視において略Ｉ形状を有する。

このとき、蓄積電極膜１０１と転送電極膜１０３との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、列方向における蓄積電極膜１０１と転送電極膜１０３との間の間隔Ｗ３は、列方向における絶縁膜１０９ａの膜厚で規定されている。また、蓄積電極膜１０１と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ１は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ２は、列方向における絶縁膜１０９ａの膜厚で規定されている。転送電極膜１０３と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、列方向における転送電極膜１０３と分離電極膜１０２との間の間隔Ｗ４は、列方向における絶縁膜１０９ａの膜厚で規定されている。

なお、画素配列ＰＡでは、図５に示すように、画素Ｐのレイアウト構成が２次元的に繰り返され配列されている。このとき、分離電極膜１０２は、複数の画素Ｐの間を格子状に延びており、複数の画素Ｐについて一体化されている。また、図５に破線で示すように、蓄積電極膜１０１の上方には、蓄積電極膜１０１に対応する（例えば、蓄積電極膜１０１の略矩形状の２つの角にほぼ外接する）略円形状のマイクロレンズＭＬが配され得る。

あるいは、例えば、図６に示すように、平面視において、分離電極膜１０２は、蓄積電極膜１０１及び転送電極膜１０３を囲うように配され、蓄積電極膜１０１は、転送電極膜１０３を囲うように配され得る。蓄積電極膜１０１は、平面視において略Ｏ形状を有する。転送電極膜１０３は、平面視において略矩形状を有する。

このとき、蓄積電極膜１０１と転送電極膜１０３との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と転送電極膜１０３との間の間隔Ｗ７は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と転送電極膜１０３との間の間隔Ｗ８は、列方向における絶縁膜１０９ａの膜厚で規定されている。また、蓄積電極膜１０１と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ５は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ６は、列方向における絶縁膜１０９ａの膜厚で規定されている。

また、画素サイズがある程度大きな固体撮像装置５では、電荷転送の距離が長いと、光電変換膜１０６の低い移動度が原因となり電荷転送による損失が無視できなくなる可能性がある。そのため、サイズが大きい画素Ｐでは、画素領域ＰＲ内で蓄積電極膜１０１を分割する構造を取ることもある。その場合、蓄積電極膜１０１を複数の電極パターンＥＰに分割する。図７に示すように蓄積電極膜１０１を左右（又は上下）に分割しても良いし、Ｎを２以上の整数とするとき図８に示すように蓄積電極膜１０１をＮ^２個に（例えば、４個に）分割してもよい。そして、転送電極膜１０３を複数の電極パターンＥＰの間に配することができる。

例えば、図７に示されるように、画素領域ＰＲを左右の部分領域に２分割し、２分割された各部分領域に電極パターンＥＰ−１，ＥＰ−２がレイアウトされ得る。各電極パターンＥＰ−１，ＥＰ−２は、平面視において略矩形状を有する。転送電極膜１０３は、平面視において２つの電極パターンＥＰ−１，ＥＰ−２の隙間に沿って延びている。転送電極膜１０３は、平面視において略Ｉ形状を有する。

このとき、蓄積電極膜１０１と転送電極膜１０３との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と転送電極膜１０３との間の間隔Ｗ１０は、行方向における絶縁膜１０９ａの膜厚で規定されている。また、蓄積電極膜１０１と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ９は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ１１は、列方向における絶縁膜１０９ａの膜厚で規定されている。転送電極膜１０３と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、列方向における転送電極膜１０３と分離電極膜１０２との間の間隔Ｗ１１は、列方向における絶縁膜１０９ａの膜厚で規定されている。

あるいは、例えば、図８に示すように、画素領域ＰＲを上下左右の部分領域に４分割し、４分割された各部分領域に電極パターンＥＰ−１，ＥＰ−２，ＥＰ−３，ＥＰ−４がレイアウトされ得る。各電極パターンＥＰ−１〜ＥＰ−４は、平面視において略矩形状を有する。転送電極膜１０３は、平面視において４つの電極パターンＥＰ−１〜ＥＰ−４の隙間に沿って延びている。転送電極膜１０３は、平面視において略十字形状を有する。

このとき、蓄積電極膜１０１と転送電極膜１０３との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と転送電極膜１０３との間の間隔Ｗ１４は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と転送電極膜１０３との間の間隔Ｗ１５は、列方向における絶縁膜１０９ａの膜厚で規定されている。また、蓄積電極膜１０１と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ１２は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と分離電極膜１０２との間の間隔Ｗ１３は、列方向における絶縁膜１０９ａの膜厚で規定されている。転送電極膜１０３と分離電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における転送電極膜１０３と分離電極膜１０２との間の間隔Ｗ１２は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における転送電極膜１０３と分離電極膜１０２との間の間隔Ｗ１３は、列方向における絶縁膜１０９ａの膜厚で規定されている。

なお、図８に示すレイアウト構成では、破線で示すように、各電極パターンＥＰ−１〜ＥＰ−４の上方に、マイクロレンズＭＬ−１〜ＭＬ−４を配することができる。１つの画素領域ＰＲ内には、複数のマイクロレンズＭＬ−１〜ＭＬ−４が配され得る。各マイクロレンズＭＬ−１〜ＭＬ−４は、複数の電極パターンＥＰ−１〜ＥＰ−４のうち対応する電極パターンの上方に配され、平面視において互いに均等な略円形状を有する。電極パターンＥＰの上方には、電極パターンＥＰに対応する（例えば、電極パターンＥＰの略矩形状の４つの角にほぼ外接する）略円形状のマイクロレンズＭＬが配され得る。

すなわち、信号走査回路（図３に示す垂直シフトレジスタ９３）の設けられた半導体基板上には、光電変換膜１０６（図４参照）が設けられる。光電変換膜１０６に対して光入射側と半導体基板側とのそれぞれに電極が設けられる。半導体基板側に、光電変換膜１０６に電気的に接続された転送電極膜１０３が設けられ、絶縁膜１０９ｂを挟んで光電変換膜１０６と容量的に結合された蓄積電極膜１０１が設けられる（図４参照）。蓄積電極膜１０１は、略同一形状の複数の電極パターンに分割され得る。転送電極膜１０３は、分割された複数の電極パターン間に配置され、隣接する電極パターンの少なくとも二辺に沿うように直行する２方向に延伸し得る。複数の電極パターンのそれぞれは、例えば、略正方形状とすることができる。また、マイクロレンズは、各電極パターンに対応して１つずつ配置され得る。

また、図７に示すレイアウト構成では、各電極パターンＥＰ−１，ＥＰ−２の上方にマイクロレンズを形成しようとすれば、マイクロレンズを楕円形状に形成する必要があるが、実際に製造することが困難である。それに対して、図８に示すレイアウト構成では、各マイクロレンズＭＬ−１〜ＭＬ−４は、平面視において互いに均等な略円形状を有するので、容易に製造することができる。

次に、各画素Ｐの回路構成及び動作について図９及び図１０を用いて説明する。図９は、画素Ｐの回路構成を示す回路図であり、図１０は、画素Ｐの動作を示す波形図である。

図９に示す回路図は、図４に示す断面図の部分を回路図に置き換えた図である。図９に示すように、絶縁膜１０９がホールブロック膜１０５と蓄積電極膜１０１とで挟まれた構造は、等価的にキャパシタＣｏｘ１として機能する。光電変換膜１０６における共通電極膜１０４と蓄積電極膜１０１との間の領域は、等価的にキャパシタＣｏｐｄ１として機能する。

絶縁膜１０９がホールブロック膜１０５と分離電極膜１０２とで挟まれた構造は、等価的にキャパシタＣｏｘ２として機能する。光電変換膜１０６における共通電極膜１０４と分離電極膜１０２との間の領域は、等価的にキャパシタＣｏｐｄ２として機能する。

転送電極膜１０３は、ダイオードＤ１の一部として機能し、ホールブロック膜１０５における領域１１２は、ダイオードＤ１の他の一部として機能する。ダイオードＤ１は、アノードが光電変換膜１０６に電気的に接続され、カソードが電荷電圧変換部ＦＤに電気的に接続されている。

図９に示す制御信号φＡＤＲ，φＲＳＴ，φＴＸは、それぞれ、図１０に示すようなパルス状の波形を有する信号である。図９に示す電圧ＶＲＤ、ＶＰＤ、ＶＳＥＰ、ＡＶＤＤは、図１０に示すようなＤＣ的な波形を有する信号である。一例として、制御信号φＡＤＲ，φＲＳＴ，φＴＸを−３Ｖ〜５Ｖの間で遷移させ（すなわちＬレベル＝−３Ｖ、Ｈレベル＝５Ｖ）、電圧ＶＲＤ、ＶＰＤ、ＡＶＤＤは０〜５Ｖの間で動かすことができるが、これは本実施形態の内容を限定するものではない。

図１０を用いて画素Ｐの動作を説明する。まず期間ＥＳにおいて、電子シャッター（ＥＳ）動作を行うが、この時、φＡＤＲはＬレベルに維持され、φＲＳＴ、φＴＸはＬレベルからＨレベルへ変化される。これにより、光電変換膜１０６のポテンシャルは転送電極膜１０３よりも相対的に高く設定されるため、光電変換膜１０６中に残存するホールは転送電極膜１０３に排出される。

その後φＲＳＴ、φＴＸをＨレベルからＬレベルへ変化させることで、期間Ｉｎｔｅｇｒａｔｉｏｎにおいて、蓄積電極膜１０１と分離電極膜１０２及び共通電極膜１０４とが形成するポテンシャルにホールを蓄積する。

次に、期間ＲＳＴにおいて、相関二重サンプリング（ＣＤＳ）のためリセット（ＲＳＴ）レベルの読み出しを行う。φＡＤＲとφＲＳＴをＬレベルからＨレベルに変化させ電荷電圧変換部ＦＤのリセット動作を行う。そして、φＡＤＲがＨレベルに維持された状態で、φＲＳＴをＨレベルからＬレベルへ変化させ電荷電圧変換部ＦＤのリセット動作を完了させ、期間ＲＳＴＲｅａｄにおいて、リセットレベルを信号線ＳＬへ読み出す。

リセットレベルの読み出し後、期間Ｔｒａｎｓにおいて、φＴＸをＬレベルからＨレベルに変化させ、光電変換膜１０６近傍に蓄積したホールを転送電極膜１０３経由で電荷電圧変換部ＦＤに転送する。

電荷転送のために十分な時間が経過したのち、期間ＳｉｇｎａｌＲｅａｄにおいて、φＴＸをＨレベルからＬレベルに変化させ信号レベルの読み出しを行う。読み出したリセットレベルと信号レベルとを用いてＣＤＳ動作を行う。

次に固体撮像装置５の製造方法を記載する。蓄積電極膜１０１、分離電極膜１０２、及び転送電極膜１０３の形成までの構造は標準のＣＭＯＳプロセスによりＭＯＳＦＥＴや受動素子、及び素子配線を形成する。これらの製造方法は公知の標準プロセスにて製造可能であるのでここでは記載を省略する。蓄積電極膜１０１、分離電極膜１０２、及び転送電極膜１０３は、それぞれ、配線層に接続する形で形成される。これは露出した配線上に各電極膜の材料を堆積し、ＲＩＥにより加工した後、層間絶縁膜をＣＭＰで埋めるプロセスをとっても良いし、各電極膜をダマシンプロセスにより絶縁膜１０９に埋め込み形成してもよい。

また、蓄積電極膜１０１、分離電極膜１０２、及び転送電極膜１０３は、同じ材料で形成され得る。蓄積電極膜１０１、分離電極膜１０２、及び転送電極膜１０３には、例えば、Ａｌ系、Ａｇ系、Ｃｕ系、Ｔａ系、Ｗ系、Ｍｏ系、Ｔｉ系等の金属や、ＩＴＯ、ＩＺＯ、ＳｎＯ_２、ＡＴＯ、ＺｎＯ、ＡＺＯ、ＧＺＯ、ＴｉＯ_２、ＦＴＯ等の透明導電性酸化物等が用いられ得る。

蓄積電極膜１０１及び分離電極膜１０２の上には、絶縁膜１０９が形成される。絶縁膜１０９は、ＣＶＤ法で堆積され、堆積された膜に対して転送電極膜１０３上の領域をドライエッチング（ＲＩＥ）やウェットエッチングにて選択的に加工する。これにより、転送電極膜１０３の上面を露出させる。絶縁膜１０９の形成後、ホールブロック膜１０５を堆積し素子平坦化を行う。ホールブロック膜１０５は塗布プロセスで形成してもよいし、蒸着により形成してもよい。ホールブロック膜１０５には、その電子親和力が隣接する電極の材料の仕事関数以下であり、かつ、そのイオン化ポテンシャルが、隣接する有機光電変換膜に用いられる材料のイオン化ポテンシャル以下である材料が用いられ得る。

材料としては、例えば、低分子材料では、Ｎ，Ｎ’−ビス（３−メチルフェニル）−（１，１’−ビフェニル）−４，４’−ジアミン（ＴＰＤ）や４，４’−ビス［Ｎ−（ナフチル）−Ｎ−フェニル−アミノ］ビフェニル（α−ＮＰＤ）等の芳香族ジアミン化合物、オキサゾール、オキサジアゾール、トリアゾール、イミダゾール、イミダゾロン、スチルベン誘導体、テトラヒドロイミダゾール、ポリアリールアルカン、ブタジエン、４，４’，４”−トリス（Ｎ−（３−メチルフェニル）Ｎ−フェニルアミノ）トリフェニルアミン（ｍ−ＭＴＤＡＴＡ）、ポルフィン、テトラフェニルポルフィン銅、フタロシアニン、銅フタロシアニン、チタニウムフタロシアニンオキサイド等のポリフィリン化合物、トリアゾール誘導体、オキサジザゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アニールアミン誘導体、アミノ置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、シラザン誘導体などを用いることができ、高分子材料では、フェニレンビニレン、フルオレン、カルバゾール、インドール、ピレン、ピロール、ピコリン、チオフェン、アセチレン、ジアセチレン等の重合体や、その誘導体を用いることができる。

ホールブロック膜１０５の上には光電変換膜１０６、及び電子ブロック膜１０７を堆積する。電子ブロック膜１０７には、そのイオン化ポテンシャルが隣接する電極の材料の仕事関数以上であり、かつ、その電子親和力が、隣接する光電変換膜に用いられる材料の電子親和力以上であるものが用いられる。材料としては、例えば、１，３−ビス（４−ｔｅｒｔ−ブチルフェニル−１，３，４−オキサジアゾリル）フェニレン（ＯＸＤ−７）等のオキサジアゾール誘導体、アントラキノジメタン誘導体、ジフェニルキノン誘導体、バソクプロイン、バソフェナントロリン、及びこれらの誘導体、トリアゾール化合物、トリス（８−ヒドロキシキノリナート）アルミニウム錯体、ビス（４−メチル−８−キノリナート）アルミニウム錯体、ジスチリルアリーレン誘導体、シロール化合物、ポルフィリン系化合物や、ＤＣＭ（４−ジシアノメチレン−２−メチル−６−（４−（ジメチルアミノスチリル））−４Ｈピラン）等のスチリル系化合物、４Ｈピラン系化合物を用いることができる。

光電変換膜１０６には、有機物で形成される場合、ペリレン系化合物、フタロシアニン系化合物、キナクリドン系化合物、ポリフィリン系化合物、メロシアニン系化合物等が用いられる。電子ブロック膜１０７の上にはＣＶＤやスパッタを用いて、光学的な透過率が高い導電体を用いた共通電極膜１０４が形成される。例えば、Ａｌ系，Ａｇ系，Ｃｕ系、Ｔａ系、Ｗ系、Ｍｏ系、Ｔｉ系等の金属薄膜や、ＩＴＯ、ＩＺＯ、ＳｎＯ_２、ＡＴＯ、ＺｎＯ、ＡＺＯ、ＧＺＯ、ＴｉＯ_２、ＦＴＯ等の透明導電性酸化物等が用いられる。光電変換膜１０６は、無機物で形成される場合、材料はａ−Ｓｉ、ａ−Ｓｅ、ｃ−Ｓｅ、ＣｄＳｅ、ＣｄＴｅ、ＣＩＧＳ、ＩｎＰ、ＧａＡｓ等が考えられる。製造方法としてはＣＶＤ等が考えられる。

共通電極膜１０４の上には、素子を保護する絶縁膜１０８がＣＶＤ法等を用いて形成される。絶縁膜１０８の材料には、ＳｉＯｘ、ＳｉＮｘ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ、ＡｌＯｘ等を用いることができる。

以上のように、実施形態では、固体撮像装置５の各画素Ｐにおいて、蓄積電極膜１０１が絶縁膜１０９を介して光電変換膜１０６の下に配されている。分離電極膜１０２は、蓄積電極膜１０１に対して光電変換膜１０６の受光面１０６ａに沿った方向に配され、絶縁膜１０９を介して光電変換膜１０６の下に配されている。転送電極膜１０３は、蓄積電極膜１０１及び分離電極膜１０２に対して光電変換膜１０６の受光面１０６ａに沿った方向に配され、絶縁膜１０９を介さずに光電変換膜１０６の下に配されている。転送電極膜１０３は、光電変換膜１０６に電気的に接続されている。また、電荷電圧変換部ＦＤは、転送電極膜１０３に電気的に接続されている。これにより、各画素Ｐにおいて、隣接画素から電気的に分離された状態で、光電変換された電荷を光電変換膜１０６近傍に蓄積させ、電荷電圧変換部ＦＤのリセットの完了後に電荷を光電変換膜１０６近傍から電荷電圧変換部ＦＤへ転送させることができる。すなわち、電荷電圧変換部ＦＤに転送される電荷がリセットトランジスタＴｒ１のリセット動作の影響を受けることを防止できるので、画素Ｐからのリセットレベルに含まれるｋＴＣノイズ成分と信号レベルに含まれるｋＴＣノイズ成分とを略均等にすることができる。この結果、画素Ｐからのリセットレベルと信号レベルとの差分を取るＣＤＳ処理をＣＤＳ９６で行うことにより、画素信号からｋＴＣノイズ成分を除去することができる。

また、実施形態では、固体撮像装置５の各画素Ｐにおいて、分離電極膜１０２により光電変換膜１０６内に電位障壁を形成でき、隣接画素から電気的に分離された状態にすることができるので、画素サイズが微細化された場合にも光電変換膜１０６近傍に電荷を蓄積させることができる。

なお、各画素Ｐｉは、図１１に示すように、転送電極膜１０３と蓄積電極膜１０１ｉ及び分離電極膜１０２ｉとは異なる層構成であってもよい。蓄積電極膜１０１ｉ及び分離電極膜１０２ｉは、複数の層構造を含んでいてもよい。蓄積電極膜１０１ｉは、電極層１０１ａ及び電極層１０１ｂが順に積層されている。電極層１０１ａは、電極層１０１ｂより小さい平面サイズにすることができる。分離電極膜１０２ｉは、電極層１０２ａ及び電極層１０２ｂが順に積層されている。電極層１０２ａは、電極層１０２ｂと均等な平面サイズにすることができる。これに応じて、ホールブロック膜１０５ｉは、ブロック層１０５ａ及びブロック層１０５ｂが順に積層された構造とすることができる。絶縁膜１０９ｉは、絶縁膜１０９ａ及び絶縁膜１０９ｂｉが順に積層された構造とすることができる。

あるいは、各画素Ｐｊにおいて、光電変換膜１０６近傍で蓄積すべき信号電荷は、電子であってもよい。この場合、図４に示す断面図において、ホールブロック膜１０５と電子ブロック膜１０７とを入れかえるとともに、半導体を主成分とする材料で電子ブロック膜１０７を形成し、金属を主成分とする材料で転送電極膜１０３を形成することができる。また、各画素Ｐｊの回路構成は、図１２に示すように、図９に示す回路構成に対してダイオードＤ１がダイオードＤ２に置き換えられた構成であってもよい。図１２は、各画素Ｐの回路構成を示す図である。ダイオードＤ２は、ダイオードＤ１と逆の極性を有する。すなわち、ダイオードＤ２は、カソードが光電変換膜１０６（キャパシタＣｏｐｄ１）に電気的に接続され、アノードが電荷電圧変換部ＦＤに電気的に接続されている。また、各信号は、図１３に示すように、図１０に示す各信号のうちφＴＸの波形を図１３に示すφＴＸ’に置き換えるとともに電圧ＶＰＤが電子に対応したレベル（例えば、０Ｖ）に維持された波形であってもよい。φＴＸ’の波形は、φＴＸの波形を論理的に反転させた波形になっている。これによっても、上記の実施形態と同様の効果を実現可能である。また、分離電極膜１０２に印加する電圧ＶＳＥＰを負電圧（例えば、−３Ｖ程度）に維持することで、分離電極膜１０２により光電変換膜１０６内に電子に対する電位障壁が形成され得る。

あるいは、各画素Ｐｋは、図１４に示すように、突出膜１１３ｋをさらに有していてもよい。図１４に示す構成は、図１１に示す構成に対して、突出膜１１３ｋを追加するとともに、絶縁膜１０９ｋ、ホールブロック膜１０５ｋ、光電変換膜１０６ｋを突出膜１１３ｋに対応して変形させた構成になっている。突出膜１１３ｋは、分離電極膜１０２ｉの上面１０２ｉ１から光電変換膜１０６ｋの側へ突出している。これに応じて、画素Ｐｋの境界近傍において、絶縁膜１０９ｋにおける絶縁膜１０９ｂｋが光電変換膜１０６ｋの側へ突出し、ホールブロック膜１０５ｋにおけるブロック層１０５ｂ１が光電変換膜１０６ｋの側へ突出し、光電変換膜１０６ｋが受光面１０６ｋ１側へ突出している。また、電子ブロック膜１０７ｋ、共通電極膜１０４ｋ、絶縁膜１０８ｋは、光電変換膜１０６ｋに対応した凹凸を有している。

すなわち、光電変換膜１０６ｋは、画素Ｐｋの境界内の領域に比べて、画素Ｐｋの境界近傍の領域が受光面１０６ｋ１側へ突出した構造を有している。したがって、電荷蓄積領域１１０を、絶縁膜１０９ｂｋ及び突出膜１１３ｋの突出構造により、隣接する画素Ｐの電荷蓄積領域１１０から電気的及び物理的に隔てることができるので、隣接画素への信号電荷の侵入を抑制することが容易である。この構造において、突出膜１１３ｋには、電気的な特性に特に制約がないので、絶縁体を主成分とする材料で形成されていてもよいし、金属を主成分とする材料で形成されてもよい。

また、図１４に示す構造は、図１５（ａ）〜１５（ｈ）に示すように、製造することができる。図１５（ａ）に示す構造を形成した後、図１５（ｂ）に示すように、突出膜１１３ｋとなるべき膜１１３ｋ１を絶縁体又は金属を主成分とする材料で堆積する。絶縁体としては、ＳｉＯ_２といった酸化物、ＳｉＮといった窒化膜を用いる。金属としては、Ａｌ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、ＭｏＮ等の金属がある。堆積後、図１５（ｃ）に示すようにリソグラフィーを用いてレジストパターンＲＰを形成し、図１５（ｄ）に示すように、ドライエッチング等によりレジストパターンＲＰを膜１１３ｋ１に転写して突出膜１１３ｋを形成する。そして、図１５（ｅ）に示すように、絶縁膜１０９ｂｋとなるべき膜１０９ｂｋ１を堆積した後、図１５（ｆ）に示すように、転送電極膜１０３の上面を露出する穴１１４をリソグラフィー法により形成し、絶縁膜１０９ｂｋを形成する。さらに、図１５（ｇ）に示すように、ブロック層１０５ａ及びブロック層１０５ｂ１を堆積し、図１５（ｈ）に示すように、光電変換膜１０６ｋを、例えば、蒸着で堆積する。さらに、電子ブロック膜１０７ｋ、共通電極膜１０４ｋ、絶縁膜１０８ｋを順に堆積する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

５ 固体撮像装置、 １０１ 蓄積電極膜、 １０２ 分離電極膜、 １０３ 転送電極膜、 １０６ 光電変換膜、 １１３ｋ 突出膜、 ＥＰ 電極パターン、 ＦＤ 電荷電圧変換部。

Claims (5)

1. 光電変換膜と、
   前記光電変換膜の下に配された第１の電極と、
   前記第１の電極に対して前記光電変換膜の受光面に沿った方向に配され、前記光電変換膜の下に配された第２の電極と、
   前記第１の電極及び前記第２の電極に対して前記光電変換膜の受光面に沿った方向に配され、前記光電変換膜の下に配された第３の電極と、
   前記光電変換膜と前記第１の電極との間に配され、前記光電変換膜と前記第２の電極との間に配され、前記光電変換膜と前記第３の電極との間に配されていない絶縁膜と、
   を備えた固体撮像装置。
2. 前記第３の電極は、前記光電変換膜に電気的に接続されており、
   前記固体撮像装置は、前記第３の電極に電気的に接続された電荷電圧変換部をさらに備えた
   請求項１に記載の固体撮像装置。
3. 前記第２の電極は、平面視において、前記第１の電極及び前記第３の電極を囲うように配されている
   請求項１又は２に記載の固体撮像装置。
4. 前記第１の電極は、複数の電極パターンを有し、
   前記第３の電極は、平面視において前記複数の電極パターンの間に配されている
   請求項１から３のいずれか１項に記載の固体撮像装置。
5. 前記第２の電極の上面から前記光電変換膜の側へ突出した突出膜をさらに備えた
   請求項１から４のいずれか１項に記載の固体撮像装置。

Images