JP2017045885A - Soiウェーハの製造方法およびsoiウェーハ - Google Patents

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Abstract

【課題】高いゲッタリング能力を有し、かつ、活性層の深さ方向の抵抗変動が少ないSOIウェーハを高い生産性で得ることが可能な、SOIウェーハの製造方法を提供する。
【解決手段】本発明のSOIウェーハの製造方法は、活性層用基板および支持基板の少なくとも一方の表面に軽元素イオンを注入して、前記少なくとも一方のウェーハに前記軽元素イオンが固溶した改質層を形成する第1工程と、イオン化堆積法により、活性層用基板および支持基板の少なくとも一方の表面に酸化膜を形成する第2工程と、接合熱処理により、活性層用基板と支持基板とを貼り合わせる第3工程と、活性層用基板を薄膜化して活性層を得る第4工程と、
を有することを特徴とする。
【選択図】図1

Description

本発明は、SOIウェーハの製造方法およびSOIウェーハに関する。
SOIウェーハ(Silicon on Insulator)は、支持基板上に、酸化シリコン(SiO)等の絶縁膜、およびデバイス活性層として使用される単結晶シリコン層が順次形成された構造を有する。SOIウェーハの代表的な製造方法の一つに、貼合せ法がある。この貼合せ法は、支持基板および活性層用基板の少なくとも一方に酸化膜(BOX(Buried Oxide)層)を形成し、次いで、これらの基板を酸化膜を介して重ね合わせた後、1200℃程度の高温にて接合熱処理を施すことにより、SOIウェーハを製造する方法である。
こうして得られる貼合せSOIウェーハに金属不純物のゲッタリング能力を付与する技術が開発された。特許文献1には、活性層用基板にイオンを注入して歪み領域(ゲッタリングサイト)を形成し、その後、熱酸化法により活性層用基板または支持基板に酸化膜を形成し、その後、両基板を重ね合わせて接合熱処理を行う貼合せSOIウェーハの製造方法が記載されている。
特開平8−78644号公報
しかしながら、本発明者の検討によれば、特許文献1の製造方法により得られる貼合せSOIウェーハでは十分なゲッタリング能力を得られないことが判明した。また、特許文献1の製造方法により得られる貼合せSOIウェーハでは、活性層の酸化膜との界面近傍で抵抗が大きく変動し、活性層の深さ方向の抵抗率分布が不均一になることが判明した。抵抗率分布が不均一の場合、デバイス工程で形成したpn接合部において、pn接合間にリーク電流が発生してしまい、デバイス特性を悪化させるおそれがある。
また、熱酸化法による酸化膜形成は、その膜厚を厚くするのに長時間を要する。酸化膜を介してデバイス間を流れるリーク電流を抑制するために、酸化膜を厚くすることが検討されているが、熱酸化法では5〜10μmの酸化膜を形成するのに1ヶ月以上要する。よって、特許文献1の製造方法は、生産性が低いという問題もある。
そこで本発明は、上記課題に鑑み、高いゲッタリング能力を有し、かつ、活性層の深さ方向の抵抗変動が少ないSOIウェーハを高い生産性で得ることが可能な、SOIウェーハの製造方法を提供することを目的とする。
上記課題を解決すべく本発明者が鋭意検討したところ、以下の知見を得た。
(A)熱酸化法で活性層用基板に酸化膜を形成する場合、SiOとSiとの間における密度および分子数の関係により、形成した酸化膜の約45%がSiで構成されることから、活性層用基板の表層部が、形成した酸化膜の厚さの約45%に相当する厚さ分消費されることになる。そのため、表層部にイオン注入層(ゲッタリング層)を有する活性層用基板に熱酸化法で酸化膜を形成すると、表層部のイオン注入層が消失してしまう。そのため、ゲッタリング能力が得られないものと考えられる。
この問題は、支持基板にイオン注入層を形成し、その後同じく支持基板に酸化膜を形成する場合にも当てはまる。また、厚い酸化膜を有するSOIウェーハを短時間で得るために、活性層用基板および支持基板の両方に熱酸化法で酸化膜を形成する場合には、どちらの基板にイオン注入層を形成していたとしても、そのイオン注入層は消失することになってしまうことも理解できる。
(B)活性層用基板にイオン注入層を形成しても、その後支持基板に熱酸化法で酸化膜を形成すれば、イオン注入層が消失することはない。しかしながら、この場合には以下の現象が発生することを本発明者は見出した。すなわち、支持基板に熱酸化法で酸化膜を形成する過程で、支持基板に酸素が拡散することにより、支持基板の酸化膜との界面近傍に、正電荷にチャージされた固定電荷をもつSiO領域(x<2)が形成され、この領域において抵抗が大きく変動する。
しかも、この支持基板と活性層用基板を貼り合わせた場合(加熱せず重ね合わせただけで)、驚くべきことに、活性層用基板の酸化膜との界面近傍にも、同様に、抵抗変動層が形成されることが判明した。この抵抗変動量は、高温の接合熱処理によって活性層用基板中のドーパントが酸化膜側に拡散する量よりも遥かに大きいため、固定電荷の影響によるものと推定される。
(C)このため本発明者は、熱酸化法に替わる酸化膜形成方法を検討した。その結果、酸化膜を形成しようとする基板を加熱しつつ、当該基板にイオン化したケイ素および酸素を加速、照射することで、酸化膜を堆積させる方法を採用することで、上記現象を発生させることなく、酸化膜を形成できることを見出した。SOIウェーハの酸化膜をCVD法(Chemical vapor deposition)やALD法(Atomic layer deposition)といった堆積技術により形成することは知られているが、基板温度を高温にした状態で、イオン化したケイ素および酸素を加速、照射する方法は、本発明者がそのための専用の装置を開発し、貼合せSOIウェーハの酸化膜形成に初めて適用したものである。
上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
(1)シリコン単結晶からなる活性層用基板およびシリコン単結晶からなる支持基板の少なくとも一方の表面から軽元素イオンを注入して、前記少なくとも一方のウェーハに前記軽元素イオンが固溶した改質層を形成する第1工程と、
前記活性層用基板および前記支持基板の少なくとも一方の表面に酸化膜を形成する第2工程と、
前記活性層用基板と前記支持基板との間に前記改質層および前記酸化膜が位置するように、前記活性層用基板と前記支持基板とを貼り合わせる第3工程と、
前記第3工程後、前記活性層用基板を薄膜化して活性層を得る第4工程と、
を有し、
前記第2工程では、前記少なくとも一方の基板を加熱しつつ、該基板にイオン化したケイ素および酸素を加速、照射することで、前記酸化膜を堆積させ、
前記第3工程では、前記活性層用基板および前記支持基板の両貼合せ面を接触させた状態で接合熱処理を行う
ことを特徴とするSOIウェーハの製造方法。
なお、以下、本発明における第2工程での酸化膜形成方法を「イオン化堆積法」と称する。
(2)前記第2工程で、前記少なくとも一方の基板の温度を500℃〜900℃とする上記(1)に記載のSOIウェーハの製造方法。
(3)前記第1工程で、前記支持基板のみに前記改質層を形成する上記(1)または(2)に記載のSOIウェーハの製造方法。
(4)前記第2工程で、前記支持基板のみに前記酸化膜を形成する上記(1)〜(3)のいずれか一項に記載のSOIウェーハの製造方法。
(5)前記第2工程で、前記活性層用基板および前記支持基板の両方に前記酸化膜を形成する上記(1)〜(3)のいずれか一項に記載のSOIウェーハの製造方法。
(6)前記活性層用基板は、バルクシリコン基板の表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、前記第4工程で、前記バルクシリコン基板を除去して、前記活性層が前記シリコンエピタキシャル層からなるものとする上記(1)〜(5)のいずれか一項に記載のSOIウェーハの製造方法。
(7)前記第3工程の前に、前記シリコンエピタキシャル層の表面を鏡面研磨する上記(6)に記載のSOIウェーハの製造方法。
(8)前記活性層用基板における前記シリコンエピタキシャル層の厚さは、目標とする前記活性層の厚さと、前記バルクシリコン基板から前記シリコンエピタキシャル層に酸素が拡散して形成される酸素拡散領域の厚さとを考慮して設定され、
前記第4工程で、前記シリコンエピタキシャル層の前記酸素拡散領域も除去する上記(6)または(7)に記載のSOIウェーハの製造方法。
(9)前記軽元素イオンが、H、He、C、ArおよびSiから選択される少なくとも一種である上記(1)〜(8)のいずれか一項に記載のSOIウェーハの製造方法。
本発明のSOIウェーハの製造方法によれば、高いゲッタリング能力を有し、かつ、活性層の深さ方向の抵抗変動が少ないSOIウェーハを高い生産性で得ることができる。本発明のSOIウェーハは、高いゲッタリング能力を有し、かつ、活性層の深さ方向の抵抗変動が少ない。
本発明の第1の実施形態によるSOIウェーハの製造方法を説明する摸式断面図である。 本発明の第2の実施形態によるSOIウェーハの製造方法を説明する摸式断面図である。 本発明の第3の実施形態によるSOIウェーハの製造方法を説明する摸式断面図である。 本発明の第4の実施形態によるSOIウェーハの製造方法を説明する摸式断面図である。 本発明の第5の実施形態によるSOIウェーハの製造方法を説明する摸式断面図である。 本発明の第6の実施形態によるSOIウェーハの製造方法を説明する摸式断面図である。 比較例2によるSOIウェーハの製造方法を説明する摸式断面図である。 本発明の各実施形態において、酸化膜を形成する際に用いるプラズマイオン照射装置の模式図である。 比較例1における、酸化膜形成後の注入元素の濃度分布を示すグラフである。 比較例2における、酸化膜形成後の注入元素の濃度分布を示すグラフである。 比較例2における、貼り合わせ後の活性層中の抵抗率分布を示すグラフである。
(第1の実施形態)
図1を参照して、本発明の第1の実施形態を説明する。本実施形態では、まず、活性層用基板10の表面から軽元素イオンを注入して、活性層用基板10に軽元素イオンが固溶した改質層12を形成する。その後、活性層用基板10の表面にイオン化堆積法により酸化膜16を形成する。その後、活性層用基板10と支持基板20との間に改質層12および酸化膜16が位置するように、接合熱処理により活性層用基板10と支持基板20とを貼り合わせる。その後、活性層用基板10を薄膜化して活性層22を得る。
このようにして、SOIウェーハ100を得る。このSOIウェーハ100は、支持基板20と、支持基板上に位置する酸化膜16と、酸化膜上に位置する活性層22とを有し、活性層22の酸化膜16との界面近傍に、軽元素が固溶してなる改質層12を有する。
(第2の実施形態)
図2を参照して、本発明の第2の実施形態を説明する。本実施形態では、活性層用基板10の表面から軽元素イオンを注入して、活性層用基板10に軽元素イオンが固溶した改質層12を形成する。また、支持基板20の表面にイオン化堆積法により酸化膜18を形成する。その後、活性層用基板10と支持基板20との間に改質層12および酸化膜18が位置するように、接合熱処理により活性層用基板10と支持基板20とを貼り合わせる。その後、活性層用基板10を薄膜化して活性層22を得る。
このようにして、SOIウェーハ200を得る。このSOIウェーハ200は、支持基板20と、支持基板上に位置する酸化膜18と、酸化膜上に位置する活性層22とを有し、活性層22の酸化膜18との界面近傍に、軽元素が固溶してなる改質層12を有する。
(第3の実施形態)
図3を参照して、本発明の第3の実施形態を説明する。本実施形態では、支持基板20の表面から軽元素イオンを注入して、支持基板20に軽元素イオンが固溶した改質層14を形成する。また、活性層用基板10の表面にイオン化堆積法により酸化膜16を形成する。その後、活性層用基板10と支持基板20との間に改質層14および酸化膜16が位置するように、接合熱処理により活性層用基板10と支持基板20とを貼り合わせる。その後、活性層用基板10を薄膜化して活性層22を得る。
このようにして、SOIウェーハ300を得る。このSOIウェーハ300は、支持基板20と、支持基板上に位置する酸化膜16と、酸化膜上に位置する活性層22とを有し、支持基板20の酸化膜16との界面近傍に、軽元素が固溶してなる改質層14を有する。
(第4の実施形態)
図4を参照して、本発明の第4の実施形態を説明する。本実施形態では、まず、支持基板20の表面から軽元素イオンを注入して、支持基板20に軽元素イオンが固溶した改質層14を形成する。その後、支持基板20の表面にイオン化堆積法により酸化膜18を形成する。その後、活性層用基板10と支持基板20との間に改質層14および酸化膜18が位置するように、接合熱処理により活性層用基板10と支持基板20とを貼り合わせる。その後、活性層用基板10を薄膜化して活性層22を得る。
このようにして、SOIウェーハ400を得る。このSOIウェーハ400は、支持基板20と、支持基板上に位置する酸化膜18と、酸化膜上に位置する活性層22とを有し、支持基板20の酸化膜18との界面近傍に、軽元素が固溶してなる改質層14を有する。
(第5の実施形態)
図5を参照して、本発明の第5の実施形態を説明する。本実施形態では、まず、支持基板20の表面から軽元素イオンを注入して、支持基板20に軽元素イオンが固溶した改質層14を形成する。その後、支持基板20の表面にイオン化堆積法により酸化膜18を形成する。また、活性層用基板10の表面にもイオン化堆積法により酸化膜16を形成する。その後、活性層用基板10と支持基板20との間に改質層14および酸化膜16,18が位置するように、接合熱処理により活性層用基板10と支持基板20とを貼り合わせる。その後、活性層用基板10を薄膜化して活性層22を得る。
このようにして、SOIウェーハ500を得る。このSOIウェーハ500は、支持基板20と、支持基板上に位置する酸化膜24と、酸化膜上に位置する活性層22とを有し、支持基板20の酸化膜24との界面近傍に、軽元素が固溶してなる改質層14を有する。なお、酸化膜24は、活性層用基板に形成された酸化膜16と、支持基板に形成された酸化膜18とが接合されたものである。
(第6の実施形態)
図6を参照して、本発明の第6の実施形態を説明する。本実施形態では、まず、活性層用基板10の表面から軽元素イオンを注入して、活性層用基板10に軽元素イオンが固溶した改質層12を形成する。その後、活性層用基板10の表面にイオン化堆積法により酸化膜16を形成する。また、支持基板20の表面から軽元素イオンを注入して、支持基板20に軽元素イオンが固溶した改質層14を形成する。その後、支持基板20の表面にイオン化堆積法により酸化膜18を形成する。その後、活性層用基板10と支持基板20との間に改質層12,14および酸化膜16,18が位置するように、接合熱処理により活性層用基板10と支持基板20とを貼り合わせる。その後、活性層用基板10を薄膜化して活性層22を得る。
このようにして、SOIウェーハ600を得る。このSOIウェーハ600は、支持基板20と、支持基板上に位置する酸化膜24と、酸化膜上に位置する活性層22とを有し、活性層22の酸化膜16との界面近傍に、軽元素が固溶してなる改質層12を有し、支持基板20の酸化膜24との界面近傍に、軽元素が固溶してなる改質層14を有する。なお、酸化膜24は、活性層用基板に形成された酸化膜16と、支持基板に形成された酸化膜18とが接合されたものである。
(第1工程:イオン注入によるゲッタリング層の形成)
イオン化する元素は、ゲッタリングに寄与する軽元素であれば特に限定されないが、H、He、C、ArおよびSiから選択される少なくとも一種とすることが好ましい。これらの元素は、SOIウェーハの電気抵抗率に影響を与えないからである。これらの元素をイオン化して、活性層用基板10および支持基板20の片方または両方に行うことにより、ゲッタリングに寄与する改質層12,14を形成できる。
注入するイオンは、モノマーイオンでもクラスターイオンであってもよい。ここで、「クラスターイオン」とは、原子または分子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものを意味する。クラスターは、複数(通常2〜2000個程度)の原子または分子が互いに結合した塊状の集団である。より高いゲッタリング能力を得る観点からは、クラスターイオンを注入することが好ましい。
より高いゲッタリング能力を得る観点からは、活性層用基板10にイオンを注入して、改質層12を形成することが好ましい。改質層12が活性層に近い位置にあるためである。一方で、活性層の全域をデバイス領域として使用する用途の場合には、支持基板20のみにイオンを注入して、支持基板20のみに改質層14を形成する、すなわち、活性層用基板10には改質層を形成しないことが好ましい。この場合、改質層の存在そのものがリーク不良の原因となる可能性があるからである。なお、支持基板20のみに改質層を形成した場合でも、酸化膜を通過するような不純物元素であれば当該改質層において捕獲できる。
イオン注入の際の条件、例えば加速電圧、ドーズ量、およびクラスターイオンを照射する場合のクラスターサイズは、ゲッタリング能力を考慮しつつ公知または一般的な条件を採用すればよい。また、モノマーイオンの発生装置またはクラスターイオンの発生装置も、従来の装置を用いることができる。
(第2工程:イオン化堆積法による酸化膜の形成)
イオン化堆積法は、酸化膜を形成しようとする基板を加熱しつつ、当該基板にイオン化したケイ素および酸素を加速、照射することで、酸化膜を堆積させる方法である。この方法では、イオン化された元素の加速エネルギーと、加熱された基板の熱的エネルギーを合せることにより、基板に酸化膜を堆積させる。この方法によれば、イオン化された元素の加速エネルギーのみで堆積するプラズマ堆積法や、熱的エネルギーのみで堆積するCVD法に比べて、緻密で膜質の良い酸化膜を形成できる。具体的には、基板の温度を500℃以上に維持した状態で、ケイ素および酸素をプラズマ処理によりイオン化させて基板上へ加速させ、基板上に酸化膜を堆積させる。
この方法を実現する装置の一形態を、図8を参照して説明する。プラズマイオン照射装置40は、プラズマチャンバ41と、ガス導入口42と、真空ポンプ43と、パルス電圧印加装置44と、ウェーハ固定台45と、ヒーター46とを有する。
まず、プラズマチャンバ41内のウェーハ固定台45に活性層用基板10および/または支持基板20を載置、固定する。次に、真空ポンプ43によりプラズマチャンバ41内を減圧し、ついで、ガス導入口42からプラズマチャンバ41内に原料ガスを導入する。続いて、ウェーハ固定台45をヒーター46により温めた後、パルス電圧印加装置44によりウェーハ固定台45(及び基板10,20)に負電圧をパルス状に印加する。これにより、ケイ素および酸素を含む原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンを基板10,20に向けて加速、照射することができる。照射されたケイ素イオンと酸素イオンが基板上で反応して、酸化膜が堆積する。
原料ガスは、ケイ素源としてモノシラン、ジクロロシラン、トリクロロシラン、トリメチルシラン、四塩化シリコン等の1種又は2種以上を用いることができ、酸素源として酸素を用いることができる。
プラズマチャンバ41内のチャンバー圧力は100Pa以下とする。100Paを超えると、プラズマが安定せずにプラズマ状態を維持できないためである。
ここで、基板10,20に印加するパルス電圧は、基板表面に対するケイ素と酸素の加速エネルギーが10eV以上1keV以下となるように設定する。これは、当該加速エネルギーが10eV未満の場合には、ケイ素と酸素の結合エネルギーが不十分となり、酸化膜が形成できなくなるおそれがあるからである。一方、当該加速エネルギーが1keVを超えると、ケイ素や酸素が基板表面から内部側へ注入され、酸化膜を形成できなくなるからである。
パルス電圧の周波数は、基板10,20にイオンが照射される回数を決定する。パルス電圧の周波数は、10Hz以上50kHz以下とすることが好ましい。ここで、10Hz以上とすることにより、イオン照射ばらつきを吸収でき、イオン照射量が安定する。また、50kHz以下とすることにより、グロー放電によるプラズマ形成が安定する。
パルス電圧のパルス幅は、基板10,20にイオンが照射される時間を決定する。パルス幅は、1μ秒以上10m秒以下とすることが好ましい。1μ秒以上とすることにより、安定してイオンを基板10,20に照射できる。また、10m秒以下とすることにより、グロー放電によるプラズマ形成が安定する。
イオンの加速エネルギーは、主に印加電圧で制御する。また、補足制御として、ウェーハとパルス印加装置との間の抵抗(固定台の抵抗、固定台からパルス印加装置との間の抵抗)を調整したり、電圧を印加するタイミングを調整したりすることで、プラズマ領域とウェーハとの距離を調整する。
基板の温度は500℃以上とすることが好ましい。一般的に、CVD法により酸化膜を形成する場合、基板温度は100℃〜300℃程度の低温であるため、熱酸化法に比べて緻密な酸化膜が得られ難く、接合熱処理時に酸化膜質の劣化や膜剥れが生じやすい問題がある。基板温度を500℃以上とすることで、緻密で膜質の良い酸化膜を形成できる。そのため、酸化膜の耐圧特性を向上させることができる。具体的には、判定電流を1×10−4A/cmとした条件でのTZDB測定の結果を8MV/cm以上とすることができる。
基板の温度は900℃以下とすることが好ましい。900℃以下とすることにより、活性層中のドーパントが酸化膜に拡散して、活性層の酸化膜との界面近傍においてドーパント濃度が低下するのを抑制できる。また、改質層の注入元素が活性層内を拡散して、活性層の深さ方向の注入元素濃度分布が不均一になり、その結果ゲッタリング能力が低下することを抑制できる。
以上説明したイオン化堆積法によって酸化膜を形成することで、以下の作用効果が得られる。まず、イオン化堆積法は、熱酸化法のように基板の表層部のシリコンを消費することはないため、上記知見(A)で示した改質層が消失する問題を回避できる。そのため、高いゲッタリング能力を有するSOIウェーハを得ることができる。次に、イオン化堆積法では、熱酸化法と異なり、基板の酸化膜との界面近傍に、固定電荷による抵抗変動層が生じないため、上記知見(B)で示した問題を回避することができる。そのため、活性層の深さ方向の抵抗変動が少ないSOIウェーハを得ることができる。
また、熱酸化法では5〜10μmの酸化膜を形成するのに1ヶ月以上要するのに対し、イオン化堆積法は、同様の厚さの酸化膜を形成するのに3時間程度と格段に成膜速度が速い。そのため、生産性が向上する。イオン化堆積法は、厚い酸化膜を形成する場合に特に有効である。
酸化膜の形成も活性層用基板10および支持基板20の片方または両方に行うことができる。厚い酸化膜を短時間で得るという観点からは、活性層用基板10および支持基板20の両方に酸化膜を形成することが好ましい。また、活性層用基板10はデバイス領域として使用されることから高純度であることが要求される。活性層用基板10が不純物汚染に晒される機会を極力なくすという観点からは、装置からの不純物汚染の影響を極力排除するように、デバイス領域として使用されない支持基板20のみに酸化膜を形成することが好ましい。
(第3工程:接合熱処理による貼り合わせ)
第3工程では、活性層用基板10および支持基板20の両貼合せ面を接触させた状態で接合熱処理を行う。接合熱処理により、接合強度に優れたSOIウェーハを得ることができる。接合熱処理は、酸化性ガスまたは不活性ガス雰囲気中において、基板温度を400℃以上1200℃以下として、10分以上6時間以下の条件下を行うことが好ましい。基板温度が400℃未満の場合、接合強度が十分に得られない可能性があり、基板温度が1200℃超えの場合、スリップが発生する可能性がある。
活性層中のドーパントが酸化膜側に拡散することによる活性層の深さ方向の抵抗変動を抑制する観点からは、基板温度は900℃以下とすることが望ましい。また、活性層用基板に炭素をイオン注入して改質層を形成する場合には、注入量によっては接合熱処理による熱拡散によって改質層に酸素ドナーが過剰に発生してしまい、抵抗変動を生じるおそれがあるため、この場合には基板温度は600℃以下とすることが望ましい。
(第4工程:活性層用基板の薄膜化)
薄膜化工程は、周知の平面研削および鏡面研磨法を好適に用いることができる。また、薄膜化工程を周知のスマートカット法など、他の薄膜化技術を用いて行ってもよい。第3工程の後、活性層用基板20の表面側から研削処理を施して、活性層用基板を薄くした後、その表面を鏡面研磨して、所望の厚みの活性層を有するSOIウェーハを得る。
(支持基板)
支持基板20としては、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハは、チョクラルスキー法(CZ法)や浮遊帯域溶融法(FZ法)により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、炭素および/または窒素を添加してもよい。さらに、任意の不純物を添加して、n型またはp型としてもよい。
(活性層用基板)
活性層用基板10は、デバイス活性層として利用されるウェーハであり、支持基板20と同様に、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。
また、活性層用基板20としては、バルクシリコン基板の表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハを用いることもできる。このシリコンエピタキシャル層14は、CVD法により一般的な条件で形成することができ、その厚さは0.1〜20μmの範囲内とすることが好ましく、0.2〜5μmの範囲内とすることがより好ましい。
活性層用基板20がエピタキシャルシリコンウェーハであり、これにイオン注入による改質層を形成する、および/または、イオン化堆積法による酸化膜を形成する場合には、シリコンエピタキシャル層上に行う。そして、第4工程(活性層用基板の薄膜化工程)では、バルクシリコン基板を除去する。このようにして、各実施形態において、活性層22をシリコンエピタキシャル層からなるものとすることができ、活性層の結晶品質を向上できる。活性層の全域をデバイス領域として使用する用途の場合には、活性層の全てをエピタキシャル層とすることで、活性層の結晶品質の向上が図れる。
なお、貼り合わせ後の活性層22の表面にエピタキシャル層を形成したのでは、エピタキシャル成長時の高温熱処理により活性層22中の酸素がエピタキシャル層に拡散してしまう。このエピタキシャル層をそのまま活性層として使用した場合、デバイス工程においてエピタキシャル層内に酸素ドナーが発生してエピタキシャル層の抵抗率を変化させてしまうおそれがある。
第3工程(貼合せ工程)の前に、シリコンエピタキシャル層の表面を鏡面研磨すると、貼合せ強度を高めることができるため、好ましい。
活性層用基板20をエピタキシャルシリコンウェーハとした場合、シリコンエピタキシャル層の厚さは、目標とする活性層の厚さと、バルクシリコン基板からシリコンエピタキシャル層に酸素が拡散して形成される酸素拡散領域の厚さとを考慮して設定し、第4工程(薄膜化工程)で、シリコンエピタキシャル層の酸素拡散領域も除去することが好ましい。例えば、10μmの活性層が要求される場合に、エピタキシャル成長の工程でエピタキシャル層内に厚さ1μmの酸素拡散領域が発生するのなら、11μmのエピタキシャル層を形成しておき、貼り合わせ後に酸素拡散領域まで除去するように薄膜化させる。このようにすることで、酸素拡散領域のない活性層を得ることができる。
エピタキシャル層が形成されるバルクシリコン基板としては、低酸素(9×1017atoms/cm3以下)のシリコンウェーハ、かつ/または、高抵抗シリコンウェーハ(100Ωcm以上)を使用することが望ましい。エピタキシャル成長時の高温熱処理により、バルクシリコン基板中の酸素がエピタキシャル層に拡散するのを抑制できる。また、高抵抗であれば、バルクシリコン基板中のドーパントがエピタキシャル層に拡散することによるエピタキシャル層の抵抗変動を抑制できる。
(製造手順)
表1に示す条件に従って、本発明例1〜7および比較例1〜4のSOIウェーハを製造した。まず、活性層用基板としては、表1に示す単結晶シリコンウェーハ(表1中「Si基板」と表示)またはエピタキシャルシリコンウェーハ(表1中「EP-Si」と表示)を用意した。支持基板としては、表1に示す単結晶シリコンウェーハ(表1中「Si基板」と表示)を用意した。これら基板のドーパントはリンとし、ドーパント濃度は表1に示した。
続いて、Arのモノマーイオンを、表1に示す加速電圧およびドーズ量にて、活性層用基板および支持基板の少なくとも一方(表1中「注入部位」として記載)の表面から注入した。
続いて、表1に示す方法で、活性層用基板および支持基板の少なくとも一方(表1中「形成部位」として記載)の表面に、表1に示す厚みの酸化膜を形成した。比較例1〜4において、熱酸化法での基板温度は1000℃とした。本発明例1〜7では、図8の装置を用いて既述の方法で酸化膜を堆積し、その際基板温度は500℃とした。また、また、プラズマ条件について、本発明例1〜5では、トリメチルシラン50sccm、酸素200sccm、チャンバー圧力10Pa、加速エネルギー150eV、周波数25kHz、パルス幅1.5×10−3秒とし、本発明例6,7では、トリメチルシラン45sccm、酸素150sccm、チャンバー圧力8Pa、加速エネルギー120eV、周波数25kHz、パルス幅1.0×10−3秒とした。
続いて、表1に示すように、接合熱処理によって活性層用基板と支持基板とを貼り合わせた。条件は、基板温度を800℃として2時間、引き続き、基板温度を1150℃として1時間とした。
続いて、活性層用基板の表面側から研削処理を施して、活性層用基板を薄くした後、その表面を鏡面研磨して、表1に記載の厚みの活性層を有するSOIウェーハを得た。
Figure 2017045885
(評価方法)
各比較例および発明例において、以下の評価を行った。
<Ni故意汚染評価>
各比較例および発明例のSOIウェーハの活性層表面を、Ni汚染液(1.0×1012/cm)で、スピンコート汚染法を用いてNiを故意に汚染させた後、窒素雰囲気中で900℃、1時間の熱処理を施した。その後、ライト液へ3分間浸した後、光学顕微鏡にて活性層表面のピット(Niシリサイドピット)の有無を観察した。結果を表1に示す。
<酸化膜形成後の注入元素の濃度分布(SIMS測定)>
各比較例および発明例において、酸化膜の形成後(貼合せ後)に、イオンを注入した基板の深さ方向の注入元素濃度プロファイルを二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により測定した。注入元素のピークの有無を表1に示した。また、比較例1の濃度プロファイルを図9に、比較例2の濃度プロファイルを図10(A)に、代表して示した。
<抵抗分布評価(SR法)>
各比較例および発明例のSOIウェーハの活性層中の抵抗率を広がり抵抗法(Spread Resistance Profiling:SR法)により測定し、活性層基板の深さ方向の抵抗率分布の不均一性{(最大値−最小値)/(最小値)×100}(%)を算出した。結果を表1の「抵抗ばらつき」の欄に示す。また、比較例2の抵抗率分布を図10(B)に代表して示した。
(評価結果の説明)
図9に示すように、比較例1,4では、イオン注入により改質層を形成した基板に熱酸化法で酸化膜を形成したため、注入元素のピークが消失した。これに対し、発明例1,4では、イオン化堆積法で酸化膜を形成したため、注入元素のピークは消失しなかった。そのため、比較例1では活性層表面にピットが観察されたのに対し、発明例1,4では活性層表面にピットが観察されず、高いゲッタリング能力を発揮した。
次に、比較例2は、図7に示すフローでSOIウェーハを作製したものである。すなわち、活性層用基板10の表面から軽元素イオンを注入して、活性層用基板10に改質層12を形成し、支持基板20の表面に熱酸化法により酸化膜18を形成し、その後、接合熱処理により活性層用基板10と支持基板20とを貼り合わせ、その後、活性層用基板10を薄膜化して活性層22を得た。この場合、図10(A)に示すように、注入元素のピークは消失せず、活性層表面にピットが観察されなかった。しかし、図7に示すように、熱酸化法により支持基板の酸化膜との界面近傍に抵抗変動層16が形成され、さらに、貼合せ後には活性層用基板の酸化膜との界面近傍にも抵抗変動層18が形成される。これを裏付ける結果が、図10(B)、および表1の抵抗ばらつきである。
これに対して、発明例1〜7では、注入元素のピークが消失することはなく活性層表面にピットが観察されず、高いゲッタリング能力を発揮し、かつ、活性層の深さ方向の抵抗変動も少なかった。
<TZDB測定>
本発明例6のSOIウェーハに対して、判定電流を1×10−4A/cmとし、TZDB(Time Zero Dielectric Breakdown)測定を実施した。具体的な測定法として、ホトリソおよびエッチング処理により酸化膜上の活性層を1.8mm四方の島状に加工して、この加工した島を電極とし、支持基板側を0(ゼロ)Vにした状態で、電極へ電圧を0Vから0.1Vステップで印加していき、測定した電流値を電極面積で割った単位面積辺りの電流値を判定電流とした。また、酸化膜形成時の基板温度を300℃、400℃、800℃、900℃、1000℃に変更した以外は発明例6と同様にしてSOIウェーハを作製し、同様に酸化膜の耐圧特性を評価した。結果を表2に示す。
Figure 2017045885
本発明によれば、高いゲッタリング能力を有し、かつ、活性層の深さ方向の抵抗変動が少ないSOIウェーハを高い生産性で得ることが可能な、SOIウェーハの製造方法を提供することができる。
10 活性層用基板
12 活性層用基板に形成された改質層
14 支持基板に形成された改質層
16 活性層用基板に形成された酸化膜
18 支持基板に形成された酸化膜
20 支持基板
22 活性層
24 厚い酸化膜
100,200,300,400,500,600 SOIウェーハ
40 プラズマイオン照射装置
41 プラズマチャンバ
42 ガス導入口
43 真空ポンプ
44 パルス電圧印加装置
45 ウェーハ固定台
46 ヒーター

Claims (9)

  1. シリコン単結晶からなる活性層用基板およびシリコン単結晶からなる支持基板の少なくとも一方の表面から軽元素イオンを注入して、前記少なくとも一方のウェーハに前記軽元素イオンが固溶した改質層を形成する第1工程と、
    前記活性層用基板および前記支持基板の少なくとも一方の表面に酸化膜を形成する第2工程と、
    前記活性層用基板と前記支持基板との間に前記改質層および前記酸化膜が位置するように、前記活性層用基板と前記支持基板とを貼り合わせる第3工程と、
    前記第3工程後、前記活性層用基板を薄膜化して活性層を得る第4工程と、
    を有し、
    前記第2工程では、前記少なくとも一方の基板を加熱しつつ、該基板にイオン化したケイ素および酸素を加速、照射することで、前記酸化膜を堆積させ、
    前記第3工程では、前記活性層用基板および前記支持基板の両貼合せ面を接触させた状態で接合熱処理を行う
    ことを特徴とするSOIウェーハの製造方法。
  2. 前記第2工程で、前記少なくとも一方の基板の温度を500℃〜900℃とする請求項1に記載のSOIウェーハの製造方法。
  3. 前記第1工程で、前記支持基板のみに前記改質層を形成する請求項1または2に記載のSOIウェーハの製造方法。
  4. 前記第2工程で、前記支持基板のみに前記酸化膜を形成する請求項1〜3のいずれか一項に記載のSOIウェーハの製造方法。
  5. 前記第2工程で、前記活性層用基板および前記支持基板の両方に前記酸化膜を形成する請求項1〜3のいずれか一項に記載のSOIウェーハの製造方法。
  6. 前記活性層用基板は、バルクシリコン基板の表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、前記第4工程で、前記バルクシリコン基板を除去して、前記活性層が前記シリコンエピタキシャル層からなるものとする請求項1〜5のいずれか一項に記載のSOIウェーハの製造方法。
  7. 前記第3工程の前に、前記シリコンエピタキシャル層の表面を鏡面研磨する請求項6に記載のSOIウェーハの製造方法。
  8. 前記活性層用基板における前記シリコンエピタキシャル層の厚さは、目標とする前記活性層の厚さと、前記バルクシリコン基板から前記シリコンエピタキシャル層に酸素が拡散して形成される酸素拡散領域の厚さとを考慮して設定され、
    前記第4工程で、前記シリコンエピタキシャル層の前記酸素拡散領域も除去する請求項6または7に記載のSOIウェーハの製造方法。
  9. 前記軽元素イオンが、H、He、C、ArおよびSiから選択される少なくとも一種である請求項1〜8のいずれか一項に記載のSOIウェーハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017216356A (ja) * 2016-05-31 2017-12-07 株式会社Sumco Soiウェーハの製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601615B (zh) * 2016-12-27 2020-05-15 上海新傲科技股份有限公司 提高键合强度的退火方法
TWI768957B (zh) * 2021-06-08 2022-06-21 合晶科技股份有限公司 複合基板及其製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555230A (ja) * 1991-08-23 1993-03-05 Fujitsu Ltd Soiウエハおよびその製造方法
JPH0878644A (ja) * 1994-09-02 1996-03-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001244262A (ja) * 2000-03-02 2001-09-07 Toshiba Corp 半導体装置の製造方法
JP2006005341A (ja) * 2004-05-19 2006-01-05 Sumco Corp 貼り合わせsoi基板およびその製造方法
JP2009027156A (ja) * 2007-06-20 2009-02-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013128047A (ja) * 2011-12-19 2013-06-27 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、及びsoi基板の作製方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5365057B2 (ja) * 2008-04-11 2013-12-11 株式会社Sumco 貼り合わせウェーハの製造方法
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Soi基板の作製方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555230A (ja) * 1991-08-23 1993-03-05 Fujitsu Ltd Soiウエハおよびその製造方法
JPH0878644A (ja) * 1994-09-02 1996-03-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001244262A (ja) * 2000-03-02 2001-09-07 Toshiba Corp 半導体装置の製造方法
JP2006005341A (ja) * 2004-05-19 2006-01-05 Sumco Corp 貼り合わせsoi基板およびその製造方法
JP2009027156A (ja) * 2007-06-20 2009-02-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013128047A (ja) * 2011-12-19 2013-06-27 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、及びsoi基板の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017216356A (ja) * 2016-05-31 2017-12-07 株式会社Sumco Soiウェーハの製造方法

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