JP2001244262A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 プラズマＣＶＤ法によって酸化シリコン系絶
縁膜を堆積する場合に、良好な膜質を維持できるととも
に素子へのダメージを抑制することが可能な半導体装置
の製造方法を提供する。 【解決手段】 被処理基板１０上にプラズマＣＶＤ法に
よって酸化シリコン系絶縁膜を堆積する工程を有する半
導体装置の製造方法であって、被処理基板１０の温度が
４５０℃よりも高い温度を含む温度範囲において酸化シ
リコン系絶縁膜を堆積する工程と、被処理基板１０の温
度が４５０℃以下の温度において被処理基板１０表面の
帯電状態に変化を生じさせる操作を行う工程とを有す
る。
縁膜を堆積する場合に、良好な膜質を維持できるととも
に素子へのダメージを抑制することが可能な半導体装置
の製造方法を提供する。 【解決手段】 被処理基板１０上にプラズマＣＶＤ法に
よって酸化シリコン系絶縁膜を堆積する工程を有する半
導体装置の製造方法であって、被処理基板１０の温度が
４５０℃よりも高い温度を含む温度範囲において酸化シ
リコン系絶縁膜を堆積する工程と、被処理基板１０の温
度が４５０℃以下の温度において被処理基板１０表面の
帯電状態に変化を生じさせる操作を行う工程とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、被処理基板上にプラズマＣＶＤ法によって
酸化シリコン系絶縁膜を堆積する工程を有する半導体装
置の製造方法に関する。
方法、特に、被処理基板上にプラズマＣＶＤ法によって
酸化シリコン系絶縁膜を堆積する工程を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、トランジス
タのゲート間の距離が短くなる傾向にある。そのため、
絶縁膜の形成に際しては、微細で高アスペクト比の段差
を埋め込む必要性から、優れた埋め込み特性が要求され
ている。
タのゲート間の距離が短くなる傾向にある。そのため、
絶縁膜の形成に際しては、微細で高アスペクト比の段差
を埋め込む必要性から、優れた埋め込み特性が要求され
ている。
【０００３】近年この要求に対し、基板にバイアスを印
加してイオンを基板に引き込みながら酸化シリコン系絶
縁膜を形成するプラズマＣＶＤ、特にＩＣＰ型プラズマ
ＣＶＤが用いられ始めている。このＩＣＰ型プラズマＣ
ＶＤでは、優れた膜質及び埋め込み特性を得るために、
基板を４００〜７００℃程度の高温に保持して酸化シリ
コン系絶縁膜を形成している。
加してイオンを基板に引き込みながら酸化シリコン系絶
縁膜を形成するプラズマＣＶＤ、特にＩＣＰ型プラズマ
ＣＶＤが用いられ始めている。このＩＣＰ型プラズマＣ
ＶＤでは、優れた膜質及び埋め込み特性を得るために、
基板を４００〜７００℃程度の高温に保持して酸化シリ
コン系絶縁膜を形成している。
【０００４】プラズマＣＶＤでは、基板がプラズマに曝
されている間及びその直後において、基板表面にはプラ
ズマから受けた電荷が帯電している。このように基板が
帯電している状態において、プラズマの状態を変動させ
る、或いは基板を持ち上げるウエハリフト等の動作を行
った場合、帯電状態に大きな変化が起こる。帯電状態に
大きな変化が起こると、基板上に形成されたトランジス
タに過大な電圧が印加され、トランジスタのゲート酸化
膜が破壊されるおそれがある。このような現象は、基板
が高温状態である場合に特に顕著に起こる。
されている間及びその直後において、基板表面にはプラ
ズマから受けた電荷が帯電している。このように基板が
帯電している状態において、プラズマの状態を変動させ
る、或いは基板を持ち上げるウエハリフト等の動作を行
った場合、帯電状態に大きな変化が起こる。帯電状態に
大きな変化が起こると、基板上に形成されたトランジス
タに過大な電圧が印加され、トランジスタのゲート酸化
膜が破壊されるおそれがある。このような現象は、基板
が高温状態である場合に特に顕著に起こる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来
は、プラズマＣＶＤによって酸化シリコン系絶縁膜の成
膜を行った後、基板を十分に冷却していない高温の状態
で、ＲＦ電力のＯＮ／ＯＦＦ、プラズマ消火、ウエハリ
フト等の動作を行っていた。そのため、帯電状態に大き
な変化が起こった場合には、トランジスタのゲート酸化
膜が破壊される現象が非常に起こりやすいといった問題
があった。
は、プラズマＣＶＤによって酸化シリコン系絶縁膜の成
膜を行った後、基板を十分に冷却していない高温の状態
で、ＲＦ電力のＯＮ／ＯＦＦ、プラズマ消火、ウエハリ
フト等の動作を行っていた。そのため、帯電状態に大き
な変化が起こった場合には、トランジスタのゲート酸化
膜が破壊される現象が非常に起こりやすいといった問題
があった。
【０００６】本発明は、上記従来の課題に対してなされ
たものであり、プラズマＣＶＤ法によって酸化シリコン
系絶縁膜を堆積する場合に、良好な膜質を維持できると
ともに素子へのダメージを抑制することが可能な半導体
装置の製造方法を提供することを目的としている。
たものであり、プラズマＣＶＤ法によって酸化シリコン
系絶縁膜を堆積する場合に、良好な膜質を維持できると
ともに素子へのダメージを抑制することが可能な半導体
装置の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、被処理基板上
にプラズマＣＶＤ法によって酸化シリコン系絶縁膜を堆
積する工程を有する半導体装置の製造方法であって、前
記被処理基板の温度が４５０℃よりも高い温度を含む温
度範囲において前記酸化シリコン系絶縁膜を堆積する工
程と、前記被処理基板の温度が４５０℃以下の温度にお
いて前記被処理基板表面の帯電状態に変化を生じさせる
操作を行う工程と、を有することを特徴とする。
にプラズマＣＶＤ法によって酸化シリコン系絶縁膜を堆
積する工程を有する半導体装置の製造方法であって、前
記被処理基板の温度が４５０℃よりも高い温度を含む温
度範囲において前記酸化シリコン系絶縁膜を堆積する工
程と、前記被処理基板の温度が４５０℃以下の温度にお
いて前記被処理基板表面の帯電状態に変化を生じさせる
操作を行う工程と、を有することを特徴とする。
【０００８】前記発明の好ましい態様は、以下の通りで
ある。
ある。
【０００９】（１）前記被処理基板表面の帯電状態に変
化を生じさせる操作は、プラズマを生成するためのＲＦ
電力の増減である。
化を生じさせる操作は、プラズマを生成するためのＲＦ
電力の増減である。
【００１０】（２）前記被処理基板表面の帯電状態に変
化を生じさせる操作は、プラズマから被処理基板表面に
イオンを引き込むためのバイアス電力の増減である。
化を生じさせる操作は、プラズマから被処理基板表面に
イオンを引き込むためのバイアス電力の増減である。
【００１１】（３）前記被処理基板表面の帯電状態に変
化を生じさせる操作は、被処理基板の位置の移動であ
る。
化を生じさせる操作は、被処理基板の位置の移動であ
る。
【００１２】（４）前記酸化シリコン系絶縁膜を堆積す
る工程における最高温度と前記被処理基板表面の帯電状
態に変化を生じさせる操作を行う工程における温度との
温度差は１５０℃以上である。
る工程における最高温度と前記被処理基板表面の帯電状
態に変化を生じさせる操作を行う工程における温度との
温度差は１５０℃以上である。
【００１３】本発明では、被処理基板の温度が高い状態
で酸化シリコン系絶縁膜を堆積することにより良好な膜
質の酸化シリコン系絶縁膜が得られ、かつ、被処理基板
の温度を一定温度以下にして被処理基板表面の帯電状態
に変化を生じさせる操作を行うので、帯電状態の変化に
よって生じる素子のダメージを低減することができる。
で酸化シリコン系絶縁膜を堆積することにより良好な膜
質の酸化シリコン系絶縁膜が得られ、かつ、被処理基板
の温度を一定温度以下にして被処理基板表面の帯電状態
に変化を生じさせる操作を行うので、帯電状態の変化に
よって生じる素子のダメージを低減することができる。
【００１４】本発明は、被処理基板上にプラズマＣＶＤ
法によって酸化シリコン系絶縁膜を堆積する工程を有す
る半導体装置の製造方法であって、前記被処理基板の温
度が所定温度よりも高い温度において前記酸化シリコン
系絶縁膜の下層側を堆積する工程と、前記被処理基板の
温度が前記所定温度以下の温度を含む温度範囲において
前記酸化シリコン系絶縁膜の上層側を堆積する工程と、
を有することを特徴とする。
法によって酸化シリコン系絶縁膜を堆積する工程を有す
る半導体装置の製造方法であって、前記被処理基板の温
度が所定温度よりも高い温度において前記酸化シリコン
系絶縁膜の下層側を堆積する工程と、前記被処理基板の
温度が前記所定温度以下の温度を含む温度範囲において
前記酸化シリコン系絶縁膜の上層側を堆積する工程と、
を有することを特徴とする。
【００１５】前記発明の好ましい態様は、以下の通りで
ある。
ある。
【００１６】（１）前記所定温度は４５０℃である。
【００１７】（２）前記酸化シリコン系絶縁膜の下層側
を堆積する工程における最高温度と前記酸化シリコン系
絶縁膜の上層側を堆積する工程における最低温度との温
度差は１５０℃以上である。
を堆積する工程における最高温度と前記酸化シリコン系
絶縁膜の上層側を堆積する工程における最低温度との温
度差は１５０℃以上である。
【００１８】（３）前記被処理基板上にプラズマＣＶＤ
法によって酸化シリコン系絶縁膜を堆積する際に、バイ
アス電圧によってプラズマから被処理基板にイオンを引
き込むようにする。
法によって酸化シリコン系絶縁膜を堆積する際に、バイ
アス電圧によってプラズマから被処理基板にイオンを引
き込むようにする。
【００１９】本発明では、被処理基板の温度が高い状態
で酸化シリコン系絶縁膜の下層側を堆積することにより
良好な膜質の酸化シリコン系絶縁膜が得られ、かつ、被
処理基板の温度が低い状態で酸化シリコン系絶縁膜の上
層側を堆積することにより、被処理基板表面の帯電状態
に変化を生じさせる操作を行う際に被処理基板の温度を
低くしておくことができるため、帯電状態の変化によっ
て生じる素子のダメージを低減することができる。
で酸化シリコン系絶縁膜の下層側を堆積することにより
良好な膜質の酸化シリコン系絶縁膜が得られ、かつ、被
処理基板の温度が低い状態で酸化シリコン系絶縁膜の上
層側を堆積することにより、被処理基板表面の帯電状態
に変化を生じさせる操作を行う際に被処理基板の温度を
低くしておくことができるため、帯電状態の変化によっ
て生じる素子のダメージを低減することができる。
【００２０】本発明は、被処理基板上にプラズマＣＶＤ
法によって酸化シリコン系絶縁膜を堆積する工程を有す
る半導体装置の製造方法であって、前記被処理基板の温
度が所定温度よりも高い温度において前記酸化シリコン
系絶縁膜を堆積する工程と、前記被処理基板の温度が前
記所定温度以下の温度において前記被処理基板の位置を
移動させる工程と、を有することを特徴とする。
法によって酸化シリコン系絶縁膜を堆積する工程を有す
る半導体装置の製造方法であって、前記被処理基板の温
度が所定温度よりも高い温度において前記酸化シリコン
系絶縁膜を堆積する工程と、前記被処理基板の温度が前
記所定温度以下の温度において前記被処理基板の位置を
移動させる工程と、を有することを特徴とする。
【００２１】前記発明の好ましい態様は、以下の通りで
ある。
ある。
【００２２】（１）前記所定温度は４５０℃である。
【００２３】（２）前記酸化シリコン系絶縁膜を堆積す
る工程における最高温度と前記被処理基板の位置を移動
させる工程における温度との温度差は１５０℃以上であ
る。
る工程における最高温度と前記被処理基板の位置を移動
させる工程における温度との温度差は１５０℃以上であ
る。
【００２４】（３）前記被処理基板上にプラズマＣＶＤ
法によって酸化シリコン系絶縁膜を堆積する際に、バイ
アス電圧によってプラズマから被処理基板にイオンを引
き込むようにする。
法によって酸化シリコン系絶縁膜を堆積する際に、バイ
アス電圧によってプラズマから被処理基板にイオンを引
き込むようにする。
【００２５】本発明では、被処理基板の温度が高い状態
で酸化シリコン系絶縁膜を堆積することにより良好な膜
質の酸化シリコン系絶縁膜が得られ、かつ、被処理基板
の温度を一定温度以下にして被処理基板の位置を移動さ
せるので、帯電状態の変化によって生じる素子のダメー
ジを低減することができる。
で酸化シリコン系絶縁膜を堆積することにより良好な膜
質の酸化シリコン系絶縁膜が得られ、かつ、被処理基板
の温度を一定温度以下にして被処理基板の位置を移動さ
せるので、帯電状態の変化によって生じる素子のダメー
ジを低減することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００２７】（装置構成）図１は、実施形態（実施形態
１及び実施形態２）及び比較例の実験に用いたＩＣＰ型
プラズマＣＶＤ装置の概略図である。成膜原理として
は、プラズマのイオンをバイアス電圧によって被処理基
板に引き込んで成膜を行うバイアスＣＶＤを用いてい
る。
１及び実施形態２）及び比較例の実験に用いたＩＣＰ型
プラズマＣＶＤ装置の概略図である。成膜原理として
は、プラズマのイオンをバイアス電圧によって被処理基
板に引き込んで成膜を行うバイアスＣＶＤを用いてい
る。
【００２８】プラズマＣＶＤ装置の反応室１１には、原
料気体を導入するためのガス導入部１２と排気部１３と
が接続されている。反応室１１上方には上部電極１４
が、反応室１１内部には上部電極１４と対向するように
下部電極１５が設けられている。反応室１１の上部に
は、上部電極１４から放出される高周波電力を反応室１
１内に取り入れるための絶縁体壁２０を備えている。被
処理基板１０は下部電極１５上に載置され成膜処理が行
われる。
料気体を導入するためのガス導入部１２と排気部１３と
が接続されている。反応室１１上方には上部電極１４
が、反応室１１内部には上部電極１４と対向するように
下部電極１５が設けられている。反応室１１の上部に
は、上部電極１４から放出される高周波電力を反応室１
１内に取り入れるための絶縁体壁２０を備えている。被
処理基板１０は下部電極１５上に載置され成膜処理が行
われる。
【００２９】下部電極１５の上面には冷却ガス導入部１
６によって冷却ガスが供給され、下部電極１５内部には
冷却水循環経路１７によって冷却水が循環するようにな
っており、冷却水によって一定温度に維持された下部電
極１５とその上に載置された被処理基板１０との間に冷
却ガスを満たすことにより、被処理基板１０を冷却して
いる。
６によって冷却ガスが供給され、下部電極１５内部には
冷却水循環経路１７によって冷却水が循環するようにな
っており、冷却水によって一定温度に維持された下部電
極１５とその上に載置された被処理基板１０との間に冷
却ガスを満たすことにより、被処理基板１０を冷却して
いる。
【００３０】上部電極１４には、プラズマを生成維持す
るための高周波電力を供給するための高周波電源１８が
接続されている。下部電極１５には、プラズマから被処
理基板１０にイオンを引き込む高周波電力を供給するた
めの高周波電源１９が接続されている。
るための高周波電力を供給するための高周波電源１８が
接続されている。下部電極１５には、プラズマから被処
理基板１０にイオンを引き込む高周波電力を供給するた
めの高周波電源１９が接続されている。
【００３１】（比較例）以下に示す比較例は、図１に示
したＩＣＰ型プラズマＣＶＤ装置を用いて無添加シリコ
ン酸化膜（ＵＳＧ）を成膜した場合の例である。
したＩＣＰ型プラズマＣＶＤ装置を用いて無添加シリコ
ン酸化膜（ＵＳＧ）を成膜した場合の例である。
【００３２】本例の無添加シリコン酸化膜の成膜プロセ
ス条件は以下の通りである。
ス条件は以下の通りである。
【００３３】 以下の（ａ）〜（ｈ）に、被処理基板を下部電極上に載
置した時点から、成膜終了後に被処理基板を持ち上げる
までの、一連のシーケンスを示した（図２参照）。
置した時点から、成膜終了後に被処理基板を持ち上げる
までの、一連のシーケンスを示した（図２参照）。
【００３４】（ａ）被処理基板を下部電極上に載置 （ｂ）Ａｒガス導入 （ｃ）上部電極ＲＦ投入、プラズマ点火、冷却Ｈｅガス
導入 （ｄ）基板昇温 （ｅ）ＳｉＨ4 ，Ｏ2 ガス導入 （ｆ）基板バイアス印加、膜堆積 （ｇ）基板バイアス停止、ＳｉＨ4 ，Ｏ2 ガス停止、冷
却Ｈｅガス停止 （ｈ）上部電極ＲＦ停止、プラズマ消火、Ａｒガス停
止、基板位置上昇 まず、被処理基板１０を下部電極１５上に載置する
（ａ）。続いて、反応室１１内にＡｒを導入し（ｂ）、
上部電極ＲＦ電力を投入してプラズマ点火する（ｃ）。
プラズマによって基板温度は上昇し（ｄ）、一定時間後
に成膜に適した温度になる。
導入 （ｄ）基板昇温 （ｅ）ＳｉＨ4 ，Ｏ2 ガス導入 （ｆ）基板バイアス印加、膜堆積 （ｇ）基板バイアス停止、ＳｉＨ4 ，Ｏ2 ガス停止、冷
却Ｈｅガス停止 （ｈ）上部電極ＲＦ停止、プラズマ消火、Ａｒガス停
止、基板位置上昇 まず、被処理基板１０を下部電極１５上に載置する
（ａ）。続いて、反応室１１内にＡｒを導入し（ｂ）、
上部電極ＲＦ電力を投入してプラズマ点火する（ｃ）。
プラズマによって基板温度は上昇し（ｄ）、一定時間後
に成膜に適した温度になる。
【００３５】成膜ガスであるＳｉＨ4 ，Ｏ2 を導入し
（ｅ）、バイアスを印加することによって成膜を行う
（ｆ）。バイアスを印加することによってプラズマ中の
イオンが引き込まれ、イオンが基板に衝突する量が増
え、さらに温度が上昇する。被処理基板は冷却ガスによ
って冷却されているため、成膜開始後まもなく熱平衡に
達し一定温度を保ちつつ成膜される。
（ｅ）、バイアスを印加することによって成膜を行う
（ｆ）。バイアスを印加することによってプラズマ中の
イオンが引き込まれ、イオンが基板に衝突する量が増
え、さらに温度が上昇する。被処理基板は冷却ガスによ
って冷却されているため、成膜開始後まもなく熱平衡に
達し一定温度を保ちつつ成膜される。
【００３６】基板バイアスと成膜ガスの供給を停止して
成膜を終了し（ｇ）、温度は降下し始める。温度降下の
途中に、上部電極ＲＦを停止してプラズマを消火し、Ａ
ｒガスの供給を停止した後、リフトピンによって基板を
下部電極から持ち上げる（ｈ）。
成膜を終了し（ｇ）、温度は降下し始める。温度降下の
途中に、上部電極ＲＦを停止してプラズマを消火し、Ａ
ｒガスの供給を停止した後、リフトピンによって基板を
下部電極から持ち上げる（ｈ）。
【００３７】なお、基板冷却用のＨｅガスは、プラズマ
点火（ｃ）とともに導入を開始し、成膜終了時（ｇ）の
基板バイアス停止と同時に停止している。
点火（ｃ）とともに導入を開始し、成膜終了時（ｇ）の
基板バイアス停止と同時に停止している。
【００３８】このようなシーケンスに沿って測定した基
板温度の時間変化を、模式的に図２に示す。
板温度の時間変化を、模式的に図２に示す。
【００３９】（ａ）及び（ｂ）では室温である。プラズ
マ点火（ｃ）するとともに昇温が始まり（ｄ）、一定時
間後に３００℃に達する。この時点で成膜ガスを導入す
る（ｅ）。続いて、バイアスを印加することによって成
膜を開始し、まもなく温度は６００℃で熱平衡に達し、
この温度を維持して成膜を続ける（ｆ）。基板バイアス
と成膜ガスを停止して成膜が終了し（ｇ）、温度は降下
し始める。温度降下の途中に上部電極ＲＦを停止してプ
ラズマを消火し、Ａｒガスを停止した後、リフトピンに
よって基板が下部電極から持ち上げられる（ｈ）。
（ｈ）の時点での温度は５００℃であった。
マ点火（ｃ）するとともに昇温が始まり（ｄ）、一定時
間後に３００℃に達する。この時点で成膜ガスを導入す
る（ｅ）。続いて、バイアスを印加することによって成
膜を開始し、まもなく温度は６００℃で熱平衡に達し、
この温度を維持して成膜を続ける（ｆ）。基板バイアス
と成膜ガスを停止して成膜が終了し（ｇ）、温度は降下
し始める。温度降下の途中に上部電極ＲＦを停止してプ
ラズマを消火し、Ａｒガスを停止した後、リフトピンに
よって基板が下部電極から持ち上げられる（ｈ）。
（ｈ）の時点での温度は５００℃であった。
【００４０】上記シーケンスによる基板上の素子へのダ
メージ発生の状況は、以下のようになっている。ダメー
ジ評価用素子の構造は、３３万倍のポリシリコンアンテ
ナを備えたゲート酸化膜膜厚６ｎｍのＭＯＳＦＥＴ構造
である。この素子のゲート酸化膜の破壊の割合によって
ダメージ発生の程度を評価した。酸化膜ダメージの発生
量は、Ａモード不良が９８％となっており、基板全面に
わたって大きくダメージが発生していることを示してい
る。
メージ発生の状況は、以下のようになっている。ダメー
ジ評価用素子の構造は、３３万倍のポリシリコンアンテ
ナを備えたゲート酸化膜膜厚６ｎｍのＭＯＳＦＥＴ構造
である。この素子のゲート酸化膜の破壊の割合によって
ダメージ発生の程度を評価した。酸化膜ダメージの発生
量は、Ａモード不良が９８％となっており、基板全面に
わたって大きくダメージが発生していることを示してい
る。
【００４１】上記のダメージが発生する原理を以下に述
べる。プラズマに曝されている間及びその直後は、被処
理基板表面はプラズマから受けた電荷により帯電してい
る。このように基板が帯電している状態において、ＲＦ
電力の大きな増減やＯＮ／ＯＦＦを行うと、プラズマの
状態に変動が加わり、被処理基板の表面の帯電状態に大
きな変化が起こる。また、表面が帯電したままの状態で
基板位置を持ち上げるウエハリフト等の動作を行った場
合も、上記と同様に表面の帯電状態に大きな変化が起こ
る。
べる。プラズマに曝されている間及びその直後は、被処
理基板表面はプラズマから受けた電荷により帯電してい
る。このように基板が帯電している状態において、ＲＦ
電力の大きな増減やＯＮ／ＯＦＦを行うと、プラズマの
状態に変動が加わり、被処理基板の表面の帯電状態に大
きな変化が起こる。また、表面が帯電したままの状態で
基板位置を持ち上げるウエハリフト等の動作を行った場
合も、上記と同様に表面の帯電状態に大きな変化が起こ
る。
【００４２】上記のシーケンスにおいて、被処理基板が
高温状態のまま素子に過大な電圧がかかる部分は、成膜
直後の基板バイアス停止の部分（ｇ）、基板を上昇させ
る部分（ｈ）である。（ｇ）については、基板バイアス
が停止することによって基板表面に入射するイオンの量
が大きく減少する。これによって基板表面の帯電の平衡
状態は大きく崩れ、新たな平衡状態に落ち着くまで基板
上の素子には大きな電圧がかかる。また、（ｈ）につい
ては、プラズマ消火の後であるが、基板表面には電荷が
残留している。このような状態にある基板をリフトピン
によって下部電極から持ち上げると、表面の帯電と基板
と下部電極の三者間で安定状態にあった電位の関係が崩
れ、基板上の素子に大きな電圧がかかる。
高温状態のまま素子に過大な電圧がかかる部分は、成膜
直後の基板バイアス停止の部分（ｇ）、基板を上昇させ
る部分（ｈ）である。（ｇ）については、基板バイアス
が停止することによって基板表面に入射するイオンの量
が大きく減少する。これによって基板表面の帯電の平衡
状態は大きく崩れ、新たな平衡状態に落ち着くまで基板
上の素子には大きな電圧がかかる。また、（ｈ）につい
ては、プラズマ消火の後であるが、基板表面には電荷が
残留している。このような状態にある基板をリフトピン
によって下部電極から持ち上げると、表面の帯電と基板
と下部電極の三者間で安定状態にあった電位の関係が崩
れ、基板上の素子に大きな電圧がかかる。
【００４３】上記のような原因によって基板上のトラン
ジスタ等の素子に過大な電圧がかかった場合、ゲート酸
化膜を通してＦＮ（Fowler-Nordheim）電流が流れ、酸
化膜中に電子トラップを作ったり、Ｓｉ−ＳｉＯ2 界面
に界面準位を形成してしまう。これによって、トランジ
スタのしきい値が大きく変動したり、ゲート酸化膜が破
壊される現象が起こる。
ジスタ等の素子に過大な電圧がかかった場合、ゲート酸
化膜を通してＦＮ（Fowler-Nordheim）電流が流れ、酸
化膜中に電子トラップを作ったり、Ｓｉ−ＳｉＯ2 界面
に界面準位を形成してしまう。これによって、トランジ
スタのしきい値が大きく変動したり、ゲート酸化膜が破
壊される現象が起こる。
【００４４】次に、ダメージが温度によって加速する現
象について述べる。上記のようにダメージを引き起こす
原因は、素子に過大な電圧がかかった際に流れるＦＮ電
流である。一般的に行われている素子の不良加速試験で
あるＴＤＤＢ（Time Dependent Dielectric breakdow
n）テストからもわかるように、温度が上昇するにした
がってＦＮ電流は指数関数的に増加し、素子の不良を引
き起こす。上述した素子のダメージもこれと同様の状態
である。つまり、成膜直後（シーケンス中の（ｆ）直
後）に素子は高温状態にある。高温状態にある素子に対
して、シーケンス中の（ｇ）や（ｈ）のような変化が起
こると、低温状態と比較して非常に大きなＦＮ電流が流
れる。このように、高温状態においては酸化膜にＦＮ電
流が流れやすいため、ダメージが非常に起こりやすい状
態になっている。
象について述べる。上記のようにダメージを引き起こす
原因は、素子に過大な電圧がかかった際に流れるＦＮ電
流である。一般的に行われている素子の不良加速試験で
あるＴＤＤＢ（Time Dependent Dielectric breakdow
n）テストからもわかるように、温度が上昇するにした
がってＦＮ電流は指数関数的に増加し、素子の不良を引
き起こす。上述した素子のダメージもこれと同様の状態
である。つまり、成膜直後（シーケンス中の（ｆ）直
後）に素子は高温状態にある。高温状態にある素子に対
して、シーケンス中の（ｇ）や（ｈ）のような変化が起
こると、低温状態と比較して非常に大きなＦＮ電流が流
れる。このように、高温状態においては酸化膜にＦＮ電
流が流れやすいため、ダメージが非常に起こりやすい状
態になっている。
【００４５】上記のダメージを回避するためには、単純
に成膜温度を低く設定すればよいのであるが、その場合
には膜質が悪化するという問題が起こる。その例とし
て、ダメージを回避するために成膜温度を低下させた場
合の膜の放出ガス特性について述べる。
に成膜温度を低く設定すればよいのであるが、その場合
には膜質が悪化するという問題が起こる。その例とし
て、ダメージを回避するために成膜温度を低下させた場
合の膜の放出ガス特性について述べる。
【００４６】成膜温度６００℃でのダメージ発生は、Ａ
モード不良９８％であり、ほとんどの素子が破壊されて
いたのに対し、成膜温度４５０℃では、Ａモード不良２
％となっており、ダメージが大幅に軽減している。しか
しながら、成膜温度６００℃と４５０℃の場合の膜につ
いて、室温から６００℃まで昇温した際のＨ2 Ｏの放出
ガス量について比較した結果では、成膜温度６００℃と
比較して、４５０℃において成膜した膜のＨ2 Ｏ放出量
は７倍になっていることがわかった。このようにダメー
ジの回避と膜質とは両立しない関係にあり、ダメージを
回避するため成膜温度を下げると、大幅に膜質が悪化し
てしまうといった欠点があった。
モード不良９８％であり、ほとんどの素子が破壊されて
いたのに対し、成膜温度４５０℃では、Ａモード不良２
％となっており、ダメージが大幅に軽減している。しか
しながら、成膜温度６００℃と４５０℃の場合の膜につ
いて、室温から６００℃まで昇温した際のＨ2 Ｏの放出
ガス量について比較した結果では、成膜温度６００℃と
比較して、４５０℃において成膜した膜のＨ2 Ｏ放出量
は７倍になっていることがわかった。このようにダメー
ジの回避と膜質とは両立しない関係にあり、ダメージを
回避するため成膜温度を下げると、大幅に膜質が悪化し
てしまうといった欠点があった。
【００４７】（実施形態１）すでに説明したように、素
子に起こるダメージは、基板が高温状態にある時に表面
の帯電状態を変化させるような操作を行った場合に生じ
る。本発明は、表面の帯電状態を変化させるような操作
を行う前に、基板を低温状態にすることによってダメー
ジを回避するものである。
子に起こるダメージは、基板が高温状態にある時に表面
の帯電状態を変化させるような操作を行った場合に生じ
る。本発明は、表面の帯電状態を変化させるような操作
を行う前に、基板を低温状態にすることによってダメー
ジを回避するものである。
【００４８】以下に示す第１の実施形態は、図１に示し
たＩＣＰ型プラズマＣＶＤ装置を用いて無添加シリコン
酸化膜（ＵＳＧ）を成膜した場合の例である。
たＩＣＰ型プラズマＣＶＤ装置を用いて無添加シリコン
酸化膜（ＵＳＧ）を成膜した場合の例である。
【００４９】本実施形態における無添加シリコン酸化膜
の成膜プロセス条件は以下の通りである。
の成膜プロセス条件は以下の通りである。
【００５０】 以下の（ａ）〜（ｈ）に、被処理基板を下部電極上に載
置した時点から、成膜終了後に被処理基板を持ち上げる
までの、一連のシーケンスについて示した（図３参
照）。
置した時点から、成膜終了後に被処理基板を持ち上げる
までの、一連のシーケンスについて示した（図３参
照）。
【００５１】（ａ）被処理基板を下部電極上に載置 （ｂ）Ａｒガス導入 （ｃ）上部電極ＲＦ投入、プラズマ点火、冷却Ｈｅガス
導入 （ｄ）基板昇温 （ｅ）ＳｉＨ4 ，Ｏ2 ガス導入 （ｆ）基板バイアス印加、膜堆積 （ｆ１）冷却Ｈｅガス圧力増加、基板冷却 （ｇ）基板バイアス停止、ＳｉＨ4 ，Ｏ2 ガス停止、冷
却Ｈｅガス停止 （ｈ）上部電極ＲＦ停止、プラズマ消火、Ａｒガス停
止、基板位置上昇 まず、被処理基板１０を下部電極１５上に載置し
（ａ）、反応室１１内にＡｒを導入して（ｂ）、上部電
極ＲＦ電力を投入しプラズマ点火する（ｃ）。プラズマ
点火と同時に基板冷却用のＨｅガスを導入する。プラズ
マによって基板温度は上昇し、一定時間後に成膜に適し
た温度になる（ｄ）。
導入 （ｄ）基板昇温 （ｅ）ＳｉＨ4 ，Ｏ2 ガス導入 （ｆ）基板バイアス印加、膜堆積 （ｆ１）冷却Ｈｅガス圧力増加、基板冷却 （ｇ）基板バイアス停止、ＳｉＨ4 ，Ｏ2 ガス停止、冷
却Ｈｅガス停止 （ｈ）上部電極ＲＦ停止、プラズマ消火、Ａｒガス停
止、基板位置上昇 まず、被処理基板１０を下部電極１５上に載置し
（ａ）、反応室１１内にＡｒを導入して（ｂ）、上部電
極ＲＦ電力を投入しプラズマ点火する（ｃ）。プラズマ
点火と同時に基板冷却用のＨｅガスを導入する。プラズ
マによって基板温度は上昇し、一定時間後に成膜に適し
た温度になる（ｄ）。
【００５２】成膜ガスであるＳｉＨ4 ，Ｏ2 を導入し
（ｅ）、バイアスを印加することによって成膜を開始す
る（ｆ）。バイアスを印加することによってプラズマ中
のイオンが引き込まれ、イオンが基板に衝突する量が増
え、さらに温度が上昇する。被処理基板は冷却ガスによ
って冷却されているため、成膜開始後まもなく熱平衡に
達し一定温度を保ちつつ成膜される。所望の膜厚の９０
％まで堆積した時点で、膜堆積を維持したまま、冷却ガ
スの圧力を６０％増加して基板の冷却能力を増す（ｆ
１）。これによって、プラズマの状態は不変のまま、基
板温度は降下し始める。
（ｅ）、バイアスを印加することによって成膜を開始す
る（ｆ）。バイアスを印加することによってプラズマ中
のイオンが引き込まれ、イオンが基板に衝突する量が増
え、さらに温度が上昇する。被処理基板は冷却ガスによ
って冷却されているため、成膜開始後まもなく熱平衡に
達し一定温度を保ちつつ成膜される。所望の膜厚の９０
％まで堆積した時点で、膜堆積を維持したまま、冷却ガ
スの圧力を６０％増加して基板の冷却能力を増す（ｆ
１）。これによって、プラズマの状態は不変のまま、基
板温度は降下し始める。
【００５３】降温途中の段階で基板バイアスと成膜ガス
を停止し成膜を終了する（ｇ）。これと同時に基板冷却
用のＨｅガスの供給を停止する。最後に、上部電極ＲＦ
を停止してプラズマを消火し、Ａｒガスを停止した後、
リフトピンによって基板を下部電極から持ち上げる
（ｈ）。
を停止し成膜を終了する（ｇ）。これと同時に基板冷却
用のＨｅガスの供給を停止する。最後に、上部電極ＲＦ
を停止してプラズマを消火し、Ａｒガスを停止した後、
リフトピンによって基板を下部電極から持ち上げる
（ｈ）。
【００５４】上記シーケンスにおいて、比較例と異なっ
ているのは、新たなステップとして（ｆ１）を導入した
点である。比較例においては、（ｃ）〜（ｇ）間で冷却
ガスを導入し基板の冷却を行っていたが、あくまでも一
定圧力に保持したままであった。本例では、膜堆積
（ｆ）の後半において、冷却ガスの圧力を増加し（ｆ
１）、基板の冷却能力を増している。これによって、基
板バイアス停止（ｇ）までにダメージの発生が抑制され
る温度まで基板温度を降下させている。
ているのは、新たなステップとして（ｆ１）を導入した
点である。比較例においては、（ｃ）〜（ｇ）間で冷却
ガスを導入し基板の冷却を行っていたが、あくまでも一
定圧力に保持したままであった。本例では、膜堆積
（ｆ）の後半において、冷却ガスの圧力を増加し（ｆ
１）、基板の冷却能力を増している。これによって、基
板バイアス停止（ｇ）までにダメージの発生が抑制され
る温度まで基板温度を降下させている。
【００５５】上述したシーケンスに沿って測定した基板
温度の時間変化を模式的に図３に示した。
温度の時間変化を模式的に図３に示した。
【００５６】（ａ）及び（ｂ）では室温である。プラズ
マ点火（ｃ）するとともに昇温が始まり（ｄ）、一定時
間後に３００℃に達する。この時点で成膜ガスを導入す
る（ｅ）。続いて、バイアスを印加することによって成
膜を開始し、まもなく温度は６００℃で熱平衡に達し、
この温度を維持して成膜を続ける（ｆ）。成膜後半で冷
却ガスの圧力を増加させて基板の冷却能力を増したこと
により（ｆ１）、基板温度は降下し始める。
マ点火（ｃ）するとともに昇温が始まり（ｄ）、一定時
間後に３００℃に達する。この時点で成膜ガスを導入す
る（ｅ）。続いて、バイアスを印加することによって成
膜を開始し、まもなく温度は６００℃で熱平衡に達し、
この温度を維持して成膜を続ける（ｆ）。成膜後半で冷
却ガスの圧力を増加させて基板の冷却能力を増したこと
により（ｆ１）、基板温度は降下し始める。
【００５７】基板バイアスと成膜ガスを停止して成膜を
終了し（ｇ）、これと同時に基板冷却用のＨｅガスの供
給を停止する。（ｇ）の時点で基板温度は４３０℃まで
低下している。最後に、上部電極ＲＦを停止してプラズ
マを消火し、Ａｒガスを停止した後、リフトピンによっ
て基板位置は下部電極から持ち上げられる（ｈ）。この
（ｈ）の時点での基板温度は３００℃であった。
終了し（ｇ）、これと同時に基板冷却用のＨｅガスの供
給を停止する。（ｇ）の時点で基板温度は４３０℃まで
低下している。最後に、上部電極ＲＦを停止してプラズ
マを消火し、Ａｒガスを停止した後、リフトピンによっ
て基板位置は下部電極から持ち上げられる（ｈ）。この
（ｈ）の時点での基板温度は３００℃であった。
【００５８】このように、膜堆積中に６００℃であった
基板温度は、（ｇ）の基板バイアス停止までに４３０℃
にまで降下している。このように基板温度を下げたこと
によって、（ｇ）で基板表面の帯電状態が大きく変動す
るにもかかわらず、ダメージの発生を回避することがで
きた。
基板温度は、（ｇ）の基板バイアス停止までに４３０℃
にまで降下している。このように基板温度を下げたこと
によって、（ｇ）で基板表面の帯電状態が大きく変動す
るにもかかわらず、ダメージの発生を回避することがで
きた。
【００５９】上述した成膜シーケンスにおける基板上の
素子のダメージ発生の状況は、以下のようになってい
る。ダメージ評価用素子の構造は、比較例と同じであ
り、３３万倍のポリシリコンアンテナを備えたゲート酸
化膜膜厚６ｎｍのＭＯＳＦＥＴ構造である。この素子の
ゲート酸化膜の破壊の割合によってダメージ発生の程度
を評価した。酸化膜ダメージの発生量は、Ａモード不良
が５％となっており、比較例に比べてダメージの発生が
大きく減少していることがわかった。
素子のダメージ発生の状況は、以下のようになってい
る。ダメージ評価用素子の構造は、比較例と同じであ
り、３３万倍のポリシリコンアンテナを備えたゲート酸
化膜膜厚６ｎｍのＭＯＳＦＥＴ構造である。この素子の
ゲート酸化膜の破壊の割合によってダメージ発生の程度
を評価した。酸化膜ダメージの発生量は、Ａモード不良
が５％となっており、比較例に比べてダメージの発生が
大きく減少していることがわかった。
【００６０】さらに、基板温度に関して種々の条件で実
験を行った。図５は、基板温度とＡモード不良発生率と
の関係を示したものである。基板温度が４５０℃付近を
境にして、Ａモード不良発生率が急激に増加しているこ
とがわかる。すなわち、上記ＭＯＳＦＥＴ構造の素子に
おいて、ダメージが急激に増加する温度のしきい値は、
４５０℃近傍であることがわかった。したがって、ＲＦ
電力の大きな増減やＯＮ／ＯＦＦを行う際、基板温度を
４５０℃以下に保つことによって、素子のダメージの発
生を大きく抑制することができる。
験を行った。図５は、基板温度とＡモード不良発生率と
の関係を示したものである。基板温度が４５０℃付近を
境にして、Ａモード不良発生率が急激に増加しているこ
とがわかる。すなわち、上記ＭＯＳＦＥＴ構造の素子に
おいて、ダメージが急激に増加する温度のしきい値は、
４５０℃近傍であることがわかった。したがって、ＲＦ
電力の大きな増減やＯＮ／ＯＦＦを行う際、基板温度を
４５０℃以下に保つことによって、素子のダメージの発
生を大きく抑制することができる。
【００６１】本実施形態において上記のようにダメージ
が抑制されるメカニズムについて以下に述べる。
が抑制されるメカニズムについて以下に述べる。
【００６２】すでに説明したように、プラズマに曝され
ている間、被処理基板表面はプラズマから受けた電荷に
よって帯電している。このように基板が帯電している状
態において、ＲＦ電力の大きな増減やＯＮ／ＯＦＦを行
うと、プラズマの状態に変動が加わり、被処理基板の表
面の帯電状態に大きな変化が起こる。
ている間、被処理基板表面はプラズマから受けた電荷に
よって帯電している。このように基板が帯電している状
態において、ＲＦ電力の大きな増減やＯＮ／ＯＦＦを行
うと、プラズマの状態に変動が加わり、被処理基板の表
面の帯電状態に大きな変化が起こる。
【００６３】上記のシーケンスでこのような変化が起こ
るのは、成膜直後に基板バイアスを停止する（ｇ）の時
点である。（ｇ）の時点では、基板バイアスが停止する
ことによって基板表面に入射するイオンの量が大きく減
少する。これによって基板表面の帯電の平衡状態は大き
く崩れ、新たな平衡状態に落ち着くまで、基板上の素子
には大きな電圧がかかる。素子に大きな電圧がかかった
状態で、もし比較例のように基板が高温状態にあったな
ら、ゲート酸化膜に過大なＦＮ電流が流れ、素子にダメ
ージを引き起こす。
るのは、成膜直後に基板バイアスを停止する（ｇ）の時
点である。（ｇ）の時点では、基板バイアスが停止する
ことによって基板表面に入射するイオンの量が大きく減
少する。これによって基板表面の帯電の平衡状態は大き
く崩れ、新たな平衡状態に落ち着くまで、基板上の素子
には大きな電圧がかかる。素子に大きな電圧がかかった
状態で、もし比較例のように基板が高温状態にあったな
ら、ゲート酸化膜に過大なＦＮ電流が流れ、素子にダメ
ージを引き起こす。
【００６４】しかし、本実施形態においては、基板上の
素子に大きな電圧がかかる（ｇ）の時点において、基板
温度は比較例の６００℃に対し４３０℃と低温化されて
いる。このように、基板を低温化することによってゲー
ト酸化膜に過大なＦＮ電流が流れることを防止している
ため、素子に大きな電圧がかかっていながらもダメージ
の発生を抑制することができる。
素子に大きな電圧がかかる（ｇ）の時点において、基板
温度は比較例の６００℃に対し４３０℃と低温化されて
いる。このように、基板を低温化することによってゲー
ト酸化膜に過大なＦＮ電流が流れることを防止している
ため、素子に大きな電圧がかかっていながらもダメージ
の発生を抑制することができる。
【００６５】すでに説明したように、ダメージを回避す
る目的で単純に成膜温度を下げると、大幅に膜質が悪化
してしまうといった欠点があった。しかし、本実施形態
においては、所望の膜厚の９０％までは６００℃の高温
で堆積し、残り１０％の膜厚を堆積する間のみ低温化し
ているため、膜質の悪化は非常に小さい。その例とし
て、本発明によって成膜した際の膜の放出ガス特性につ
いて述べる。
る目的で単純に成膜温度を下げると、大幅に膜質が悪化
してしまうといった欠点があった。しかし、本実施形態
においては、所望の膜厚の９０％までは６００℃の高温
で堆積し、残り１０％の膜厚を堆積する間のみ低温化し
ているため、膜質の悪化は非常に小さい。その例とし
て、本発明によって成膜した際の膜の放出ガス特性につ
いて述べる。
【００６６】比較例において基板温度６００℃の成膜を
行った膜と、本実施形態において成膜した膜とについ
て、室温から６００℃まで昇温した際のＨ2 Ｏの放出ガ
ス量について比較した結果では、従来技術と比較して本
実施形態において成膜した膜のＨ2 Ｏ放出量の増加は
１．５倍に留まっていることがわかった。このように、
本実施形態では、膜質の悪化を低く抑えつつ、ダメージ
の発生を抑制することができる。
行った膜と、本実施形態において成膜した膜とについ
て、室温から６００℃まで昇温した際のＨ2 Ｏの放出ガ
ス量について比較した結果では、従来技術と比較して本
実施形態において成膜した膜のＨ2 Ｏ放出量の増加は
１．５倍に留まっていることがわかった。このように、
本実施形態では、膜質の悪化を低く抑えつつ、ダメージ
の発生を抑制することができる。
【００６７】さらに、基板温度に関して種々の条件で実
験を行った。図６は、成膜シーケンスの（ｇ）の時点で
の基板温度を４３０℃に固定し、（ｆ）の時点での基板
温度を変化させたときの、（ｇ）の時点と（ｆ）の時点
との温度差に対するＨ2 Ｏの放出ガス量を示したもので
ある。温度差が１５０℃付近を境にして、Ｈ2 Ｏ放出量
が急激に増加していることがわかる。したがって、
（ｇ）の時点と（ｆ）の時点での基板温度差は、１５０
℃以上であることが好ましい。
験を行った。図６は、成膜シーケンスの（ｇ）の時点で
の基板温度を４３０℃に固定し、（ｆ）の時点での基板
温度を変化させたときの、（ｇ）の時点と（ｆ）の時点
との温度差に対するＨ2 Ｏの放出ガス量を示したもので
ある。温度差が１５０℃付近を境にして、Ｈ2 Ｏ放出量
が急激に増加していることがわかる。したがって、
（ｇ）の時点と（ｆ）の時点での基板温度差は、１５０
℃以上であることが好ましい。
【００６８】（実施形態２）以下に示す第２の実施形態
も、図１に示したＩＣＰ型プラズマＣＶＤ装置を用いて
無添加シリコン酸化膜（ＵＳＧ）を成膜した場合の例で
ある。
も、図１に示したＩＣＰ型プラズマＣＶＤ装置を用いて
無添加シリコン酸化膜（ＵＳＧ）を成膜した場合の例で
ある。
【００６９】本実施形態における無添加シリコン酸化膜
の成膜プロセス条件は、第１の実施形態と同様であるた
め省略する。
の成膜プロセス条件は、第１の実施形態と同様であるた
め省略する。
【００７０】以下の（ａ）〜（ｈ）に、被処理基板を下
部電極上に載置した時点から、成膜終了後に被処理基板
を持ち上げるまでの、一連のシーケンスについて示した
（図４参照）。
部電極上に載置した時点から、成膜終了後に被処理基板
を持ち上げるまでの、一連のシーケンスについて示した
（図４参照）。
【００７１】（ａ）被処理基板を下部電極上に載置 （ｂ）Ａｒガス導入 （ｃ）上部電極ＲＦ投入、プラズマ点火、冷却Ｈｅガス
導入 （ｄ）基板昇温 （ｅ）ＳｉＨ4 ，Ｏ2 ガス導入 （ｆ）基板バイアス印加、膜堆積 （ｇ）基板バイアス停止、ＳｉＨ4 ，Ｏ2 ガス停止 （ｇ１）冷却Ｈｅガス圧力増加、基板冷却 （ｈ）冷却Ｈｅガス停止、上部電極ＲＦ停止、プラズマ
消火、Ａｒガス停止、基板位置上昇 まず、被処理基板１０を下部電極１５上に載置し
（ａ）、反応室１１内にＡｒを導入して（ｂ）、上部電
極ＲＦ電力を投入しプラズマ点火する（ｃ）。プラズマ
点火と同時に基板冷却用のＨｅガスを導入する。プラズ
マによって基板温度は上昇し、一定時間後に成膜に適し
た温度になる（ｄ）。
導入 （ｄ）基板昇温 （ｅ）ＳｉＨ4 ，Ｏ2 ガス導入 （ｆ）基板バイアス印加、膜堆積 （ｇ）基板バイアス停止、ＳｉＨ4 ，Ｏ2 ガス停止 （ｇ１）冷却Ｈｅガス圧力増加、基板冷却 （ｈ）冷却Ｈｅガス停止、上部電極ＲＦ停止、プラズマ
消火、Ａｒガス停止、基板位置上昇 まず、被処理基板１０を下部電極１５上に載置し
（ａ）、反応室１１内にＡｒを導入して（ｂ）、上部電
極ＲＦ電力を投入しプラズマ点火する（ｃ）。プラズマ
点火と同時に基板冷却用のＨｅガスを導入する。プラズ
マによって基板温度は上昇し、一定時間後に成膜に適し
た温度になる（ｄ）。
【００７２】成膜ガスであるＳｉＨ4 ，Ｏ2 を導入し
（ｅ）、バイアスを印加することによって成膜を開始す
る（ｆ）。バイアスを印加することによってプラズマ中
のイオンが引き込まれ、イオンが基板に衝突する量が増
え、さらに温度が上昇する。被処理基板は冷却ガスによ
って冷却されているため、成膜開始後まもなく熱平衡に
達し一定温度を保ちつつ成膜される。
（ｅ）、バイアスを印加することによって成膜を開始す
る（ｆ）。バイアスを印加することによってプラズマ中
のイオンが引き込まれ、イオンが基板に衝突する量が増
え、さらに温度が上昇する。被処理基板は冷却ガスによ
って冷却されているため、成膜開始後まもなく熱平衡に
達し一定温度を保ちつつ成膜される。
【００７３】基板バイアスと成膜ガスを停止して成膜を
終了し（ｇ）、基板温度は降下し始める。降温を始める
と同時に冷却Ｈｅガスの圧力を増加させ、基板冷却能力
を増して降温を加速する（ｇ１）。所望の温度まで達し
た時点で、冷却Ｈｅガスを停止し、続いて上部電極ＲＦ
を停止、プラズマを消火し、Ａｒガスを停止した後、リ
フトピンによって基板を下部電極から持ち上げる
（ｈ）。
終了し（ｇ）、基板温度は降下し始める。降温を始める
と同時に冷却Ｈｅガスの圧力を増加させ、基板冷却能力
を増して降温を加速する（ｇ１）。所望の温度まで達し
た時点で、冷却Ｈｅガスを停止し、続いて上部電極ＲＦ
を停止、プラズマを消火し、Ａｒガスを停止した後、リ
フトピンによって基板を下部電極から持ち上げる
（ｈ）。
【００７４】上記シーケンスにおいて比較例と異なって
いるのは、新たなステップとして（ｇ１）を導入し、か
つ冷却Ｈｅガスの停止をプラズマを消火する直前の
（ｈ）で行っている点である。比較例においては、
（ｃ）〜（ｇ）間でのみ冷却ガスを導入し基板の冷却を
行っていた。これに対して、本実施形態では、（ｇ）の
時点で冷却ガスを停止せず、その後（ｇ１）で圧力を増
加してより基板を冷却し、基板位置を上昇させる（ｈ）
の直前まで冷却ガスを導入している。これによって、
（ｈ）の基板上昇の前までに、ダメージの発生が抑制さ
れる温度まで基板温度を降下させている。
いるのは、新たなステップとして（ｇ１）を導入し、か
つ冷却Ｈｅガスの停止をプラズマを消火する直前の
（ｈ）で行っている点である。比較例においては、
（ｃ）〜（ｇ）間でのみ冷却ガスを導入し基板の冷却を
行っていた。これに対して、本実施形態では、（ｇ）の
時点で冷却ガスを停止せず、その後（ｇ１）で圧力を増
加してより基板を冷却し、基板位置を上昇させる（ｈ）
の直前まで冷却ガスを導入している。これによって、
（ｈ）の基板上昇の前までに、ダメージの発生が抑制さ
れる温度まで基板温度を降下させている。
【００７５】上述したシーケンスに沿って測定した基板
温度の時間変化を、模式的に図４に示した。
温度の時間変化を、模式的に図４に示した。
【００７６】（ａ）及び（ｂ）では室温である。プラズ
マ点火（ｃ）するとともに昇温が始まり（ｄ）、一定時
間後に３００℃に達する。この時点で成膜ガスを導入す
る（ｅ）。続いて、バイアスを印加することによって成
膜を開始し、まもなく温度は６００℃で熱平衡に達し、
この温度を維持して成膜を続ける（ｆ）。
マ点火（ｃ）するとともに昇温が始まり（ｄ）、一定時
間後に３００℃に達する。この時点で成膜ガスを導入す
る（ｅ）。続いて、バイアスを印加することによって成
膜を開始し、まもなく温度は６００℃で熱平衡に達し、
この温度を維持して成膜を続ける（ｆ）。
【００７７】基板バイアスと成膜ガスを停止して成膜を
終了し（ｇ）、基板温度は降下し始める。その直後、冷
却Ｈｅガスの圧力を増加したことによって（ｇ１）、降
温はより一層加速する。温度降下の途中に、冷却Ｈｅガ
スを停止、上部電極ＲＦを停止、プラズマを消火し、Ａ
ｒガスを停止した後、リフトピンによって基板を下部電
極から持ち上げる（ｈ）。基板位置を上昇した時点での
基板温度は４００℃であった。このように基板温度を下
げたことによって、（ｈ）において基板表面の帯電状態
が大きく変わるにもかかわらず、ダメージの発生を回避
することができた。
終了し（ｇ）、基板温度は降下し始める。その直後、冷
却Ｈｅガスの圧力を増加したことによって（ｇ１）、降
温はより一層加速する。温度降下の途中に、冷却Ｈｅガ
スを停止、上部電極ＲＦを停止、プラズマを消火し、Ａ
ｒガスを停止した後、リフトピンによって基板を下部電
極から持ち上げる（ｈ）。基板位置を上昇した時点での
基板温度は４００℃であった。このように基板温度を下
げたことによって、（ｈ）において基板表面の帯電状態
が大きく変わるにもかかわらず、ダメージの発生を回避
することができた。
【００７８】上述した成膜シーケンスにおける基板上の
素子のダメージ発生の状況を以下に述べる。ダメージ評
価用素子の構造は、第１の実施形態で用いたものと同様
である。酸化膜ダメージの発生量は、Ａモード不良が２
０％となっており、比較例に比べてダメージの発生が大
きく減少していることがわかった。
素子のダメージ発生の状況を以下に述べる。ダメージ評
価用素子の構造は、第１の実施形態で用いたものと同様
である。酸化膜ダメージの発生量は、Ａモード不良が２
０％となっており、比較例に比べてダメージの発生が大
きく減少していることがわかった。
【００７９】本実施形態において上記のようにダメージ
が抑制されるメカニズムについて以下に述べる。
が抑制されるメカニズムについて以下に述べる。
【００８０】すでに説明したように、被処理基板の表面
は、プラズマに曝された直後はたとえプラズマ消火後で
あっても、プラズマから受けた電荷によって帯電してい
る。このように基板が帯電している状態において、基板
を持ち上げる動作を行った場合、表面の帯電状態に大き
な変化が起こる。上記のシーケンスでこのような変化が
起こるのは、基板位置を上昇させる（ｈ）の時点であ
る。（ｈ）の時点では、プラズマ消火後であるが、表面
には帯電した電荷が残留している。このような状態にあ
る基板をリフトピンによって下部電極から持ち上げる
と、表面の帯電と基板と下部電極の三者間で安定状態に
あった電位の関係が崩れ、基板上の素子に大きな電圧が
かかる。素子に大きな電圧がかかった状態で、もし比較
例のように基板が高温状態にあったなら、ゲート酸化膜
に過大なＦＮ電流が流れ、素子にダメージを引き起こ
す。
は、プラズマに曝された直後はたとえプラズマ消火後で
あっても、プラズマから受けた電荷によって帯電してい
る。このように基板が帯電している状態において、基板
を持ち上げる動作を行った場合、表面の帯電状態に大き
な変化が起こる。上記のシーケンスでこのような変化が
起こるのは、基板位置を上昇させる（ｈ）の時点であ
る。（ｈ）の時点では、プラズマ消火後であるが、表面
には帯電した電荷が残留している。このような状態にあ
る基板をリフトピンによって下部電極から持ち上げる
と、表面の帯電と基板と下部電極の三者間で安定状態に
あった電位の関係が崩れ、基板上の素子に大きな電圧が
かかる。素子に大きな電圧がかかった状態で、もし比較
例のように基板が高温状態にあったなら、ゲート酸化膜
に過大なＦＮ電流が流れ、素子にダメージを引き起こ
す。
【００８１】しかし、本実施形態においては、基板上の
素子に大きな電圧がかかる（ｈ）の時点において、基板
温度は比較例の５００℃に対し４００℃と低温化されて
いる。このように、基板を低温化することによってゲー
ト酸化膜に過大なＦＮ電流が流れることを防止している
ため、素子に大きな電圧がかかっていながらもダメージ
の発生を抑制することができる。
素子に大きな電圧がかかる（ｈ）の時点において、基板
温度は比較例の５００℃に対し４００℃と低温化されて
いる。このように、基板を低温化することによってゲー
ト酸化膜に過大なＦＮ電流が流れることを防止している
ため、素子に大きな電圧がかかっていながらもダメージ
の発生を抑制することができる。
【００８２】すでに説明したように、ダメージを回避す
る目的で単純に成膜温度を下げると、大幅に膜質が悪化
してしまうといった欠点があった。しかし、本実施形態
においては、成膜終了後に低温化しているため、膜質の
悪化は全く見られなかった。このように、本実施形態で
は、膜質を悪化させることなく、ダメージの発生を抑制
することができる。
る目的で単純に成膜温度を下げると、大幅に膜質が悪化
してしまうといった欠点があった。しかし、本実施形態
においては、成膜終了後に低温化しているため、膜質の
悪化は全く見られなかった。このように、本実施形態で
は、膜質を悪化させることなく、ダメージの発生を抑制
することができる。
【００８３】さらに、基板温度に関して種々の条件で実
験を行った。図７は、成膜シーケンスの（ｆ）の時点で
の基板温度を６００℃に固定し、（ｈ）の時点での基板
温度を変化させたときの、（ｆ）の時点と（ｈ）の時点
との温度差に対するＡモード不良発生率を示したもので
ある。温度差が１５０℃付近を境にして、Ａモード不良
発生率が急激に増加していることがわかる。したがっ
て、（ｆ）の時点と（ｈ）の時点での基板温度差は、１
５０℃以上であることが好ましい。
験を行った。図７は、成膜シーケンスの（ｆ）の時点で
の基板温度を６００℃に固定し、（ｈ）の時点での基板
温度を変化させたときの、（ｆ）の時点と（ｈ）の時点
との温度差に対するＡモード不良発生率を示したもので
ある。温度差が１５０℃付近を境にして、Ａモード不良
発生率が急激に増加していることがわかる。したがっ
て、（ｆ）の時点と（ｈ）の時点での基板温度差は、１
５０℃以上であることが好ましい。
【００８４】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
【００８５】
【発明の効果】本発明によれば、良好な膜質の酸化シリ
コン系絶縁膜が得られるとともに、素子へのダメージを
抑制することが可能となる。
コン系絶縁膜が得られるとともに、素子へのダメージを
抑制することが可能となる。
【図１】本発明の実施形態及び比較例において用いたＩ
ＣＰ型プラズマＣＶＤ装置の概略図。
ＣＰ型プラズマＣＶＤ装置の概略図。
【図２】比較例におけるシーケンスを模式的に示した
図。
図。
【図３】本発明の第１の実施形態におけるシーケンスを
模式的に示した図。
模式的に示した図。
【図４】本発明の第２の実施形態におけるシーケンスを
模式的に示した図。
模式的に示した図。
【図５】基板温度とＡモード不良発生率との関係を示し
た図。
た図。
【図６】基板温度差とＨ2 Ｏ放出量との関係を示した
図。
図。
【図７】基板温度差とＡモード不良発生率との関係を示
した図。
した図。
１０…被処理基板 １１…反応室 １２…ガス導入部 １３…排気部 １４…上部電極 １５…下部電極 １６…冷却ガス導入部 １７…冷却水循環経路 １８、１９…高周波電源 ２０…絶縁体壁
フロントページの続き Ｆターム(参考） 5F033 RR04 SS15 WW03 WW07 WW10 XX00 5F045 AA08 AB32 AC01 AC11 AC16 AD08 AD09 AD10 AD11 AD12 AD13 AD14 AD15 AD16 AD17 AD18 AE15 AF03 BB16 CA05 DP03 DQ10 EH11 5F058 BA09 BA20 BC02 BF07 BF23 BF29 BF39 BJ01
Claims (13)
- 【請求項１】被処理基板上にプラズマＣＶＤ法によって
酸化シリコン系絶縁膜を堆積する工程を有する半導体装
置の製造方法であって、 前記被処理基板の温度が４５０℃よりも高い温度を含む
温度範囲において前記酸化シリコン系絶縁膜を堆積する
工程と、前記被処理基板の温度が４５０℃以下の温度に
おいて前記被処理基板表面の帯電状態に変化を生じさせ
る操作を行う工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項２】前記被処理基板表面の帯電状態に変化を生
じさせる操作は、プラズマを生成するためのＲＦ電力の
増減である、ことを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】前記被処理基板表面の帯電状態に変化を生
じさせる操作は、プラズマから被処理基板表面にイオン
を引き込むためのバイアス電力の増減である、ことを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】前記被処理基板表面の帯電状態に変化を生
じさせる操作は、被処理基板の位置の移動である、こと
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】前記酸化シリコン系絶縁膜を堆積する工程
における最高温度と前記被処理基板表面の帯電状態に変
化を生じさせる操作を行う工程における温度との温度差
は１５０℃以上であることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項６】被処理基板上にプラズマＣＶＤ法によって
酸化シリコン系絶縁膜を堆積する工程を有する半導体装
置の製造方法であって、 前記被処理基板の温度が所定温度よりも高い温度におい
て前記酸化シリコン系絶縁膜の下層側を堆積する工程
と、前記被処理基板の温度が前記所定温度以下の温度を
含む温度範囲において前記酸化シリコン系絶縁膜の上層
側を堆積する工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項７】前記所定温度は４５０℃であることを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】前記酸化シリコン系絶縁膜の下層側を堆積
する工程における最高温度と前記酸化シリコン系絶縁膜
の上層側を堆積する工程における最低温度との温度差は
１５０℃以上であることを特徴とする請求項６に記載の
半導体装置の製造方法。 - 【請求項９】前記被処理基板上にプラズマＣＶＤ法によ
って酸化シリコン系絶縁膜を堆積する際に、バイアス電
圧によってプラズマから被処理基板にイオンを引き込む
ようにすることを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項１０】被処理基板上にプラズマＣＶＤ法によっ
て酸化シリコン系絶縁膜を堆積する工程を有する半導体
装置の製造方法であって、 前記被処理基板の温度が所定温度よりも高い温度におい
て前記酸化シリコン系絶縁膜を堆積する工程と、前記被
処理基板の温度が前記所定温度以下の温度において前記
被処理基板の位置を移動させる工程と、を有することを
特徴とする半導体装置の製造方法。 - 【請求項１１】前記所定温度は４５０℃であることを特
徴とする請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】前記酸化シリコン系絶縁膜を堆積する工
程における最高温度と前記被処理基板の位置を移動させ
る工程における温度との温度差は１５０℃以上であるこ
とを特徴とする請求項１０に記載の半導体装置の製造方
法。 - 【請求項１３】前記被処理基板上にプラズマＣＶＤ法に
よって酸化シリコン系絶縁膜を堆積する際に、バイアス
電圧によってプラズマから被処理基板にイオンを引き込
むようにすることを特徴とする請求項１０に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057241A JP2001244262A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057241A JP2001244262A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244262A true JP2001244262A (ja) | 2001-09-07 |
Family
ID=18578067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000057241A Pending JP2001244262A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244262A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249625A (ja) * | 2010-05-28 | 2011-12-08 | Mitsubishi Heavy Ind Ltd | 窒化珪素膜の製造方法及び装置 |
| JP2017045885A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社Sumco | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
| JP2017045886A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社Sumco | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
| JP2017216356A (ja) * | 2016-05-31 | 2017-12-07 | 株式会社Sumco | Ｓｏｉウェーハの製造方法 |
-
2000
- 2000-03-02 JP JP2000057241A patent/JP2001244262A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249625A (ja) * | 2010-05-28 | 2011-12-08 | Mitsubishi Heavy Ind Ltd | 窒化珪素膜の製造方法及び装置 |
| US8889568B2 (en) | 2010-05-28 | 2014-11-18 | Mitsubishi Heavy Industries, Ltd. | Method and apparatus for producing silicon nitride film |
| JP2017045885A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社Sumco | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
| JP2017045886A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社Sumco | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
| US10170357B2 (en) | 2015-08-27 | 2019-01-01 | Sumco Corporation | SOI wafer manufacturing process and SOI wafer |
| JP2017216356A (ja) * | 2016-05-31 | 2017-12-07 | 株式会社Sumco | Ｓｏｉウェーハの製造方法 |
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