JPH05259074A - 半導体薄膜の製造方法 - Google Patents
半導体薄膜の製造方法Info
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- JPH05259074A JPH05259074A JP5117592A JP5117592A JPH05259074A JP H05259074 A JPH05259074 A JP H05259074A JP 5117592 A JP5117592 A JP 5117592A JP 5117592 A JP5117592 A JP 5117592A JP H05259074 A JPH05259074 A JP H05259074A
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Abstract
(57)【要約】
【目的】半導体素子に使用する薄いエピタキシャル膜に
不純物をドーピングする方法において、シリコン基板面
内、面間の抵抗率均一性を改善し、高濃度不純物埋込層
からの不純物のせり上がりを抑える。 【構成】本発明は、高濃度不純物（Ｓｂ）埋込層を有す
るシリコン基板上に薄いシリコンエピタキシャル膜（例
えば膜厚１μｍ以下）をノンドープで形成後、不純物の
イオン注入（例えばＰ+ イオン）を行い、その後Ｎ2 −
Ｏ2 雰囲気等で活性化熱処理を施すことを特徴とする。
本方法により、従来のガスソースドーピングに比べ、シ
リコン基板面内、面間の抵抗率均一性は大幅に改善さ
れ、又Ｐ+ イオン注入後の熱処理により、高濃度不純物
埋込層からエピタキシャル膜中へ、不純物がせり上がる
ことは殆んどないので、ガスソースドーピングの場合に
比べ、むしろせり上がり幅を小さくすることができる。
不純物をドーピングする方法において、シリコン基板面
内、面間の抵抗率均一性を改善し、高濃度不純物埋込層
からの不純物のせり上がりを抑える。 【構成】本発明は、高濃度不純物（Ｓｂ）埋込層を有す
るシリコン基板上に薄いシリコンエピタキシャル膜（例
えば膜厚１μｍ以下）をノンドープで形成後、不純物の
イオン注入（例えばＰ+ イオン）を行い、その後Ｎ2 −
Ｏ2 雰囲気等で活性化熱処理を施すことを特徴とする。
本方法により、従来のガスソースドーピングに比べ、シ
リコン基板面内、面間の抵抗率均一性は大幅に改善さ
れ、又Ｐ+ イオン注入後の熱処理により、高濃度不純物
埋込層からエピタキシャル膜中へ、不純物がせり上がる
ことは殆んどないので、ガスソースドーピングの場合に
比べ、むしろせり上がり幅を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体薄膜の製造方法に
関し、不純物をドーピングした薄いエピタキシャル膜を
形成する方法に関するものである。
関し、不純物をドーピングした薄いエピタキシャル膜を
形成する方法に関するものである。
【０００２】
【従来の技術】半導体素子の製造工程において、半導体
基板上へのエピタキシャル膜形成すなわちエピタキシャ
ル成長が必要となる場合として例えばバイポーラ系シリ
コン半導体素子の場合では、エピタキシャル成長は次の
ように行なわれる。すなわちバレル型あるいはパンケー
キ型と呼ばれる常圧、減圧のＣＶＤ装置、その他、例え
ば特開昭６３−００８６４２４にあるシリコン基板を水
平積載する縦型減圧ＣＶＤ装置等を用いて、高濃度不純
物埋込層を有するシリコン基板１（図７（ａ））にドー
ピングされたシリコンエピタキシャル膜５を成長する
（図７（ｂ））。このとき原料ガスとしては、バレル
型、パンケーキ型ではジクロルシラン等のシラン系ガ
ス、水素ガス、ホスフィン等のドーピングガスを用い、
シリコン基板を水平積載する縦型減圧ＣＶＤ装置の場合
では、ジクロルシラン等のシラン系ガス、塩化水素ガス
等のエッチングガス、窒素等の不活性ガスのキャリアガ
ス、水素ガス、ホスフィン等のドーピングガスを用い
る。シリコン基板は常圧または減圧下で９００〜１１０
０℃程度に加熱され、最適なガス流量、ガス流方向に制
御された上記のガスがシリコン基板上に供給され膜厚、
抵抗率のシリコン基板面内、面間均一性の良好なシリコ
ンエピタキシャル膜が成長する。
基板上へのエピタキシャル膜形成すなわちエピタキシャ
ル成長が必要となる場合として例えばバイポーラ系シリ
コン半導体素子の場合では、エピタキシャル成長は次の
ように行なわれる。すなわちバレル型あるいはパンケー
キ型と呼ばれる常圧、減圧のＣＶＤ装置、その他、例え
ば特開昭６３−００８６４２４にあるシリコン基板を水
平積載する縦型減圧ＣＶＤ装置等を用いて、高濃度不純
物埋込層を有するシリコン基板１（図７（ａ））にドー
ピングされたシリコンエピタキシャル膜５を成長する
（図７（ｂ））。このとき原料ガスとしては、バレル
型、パンケーキ型ではジクロルシラン等のシラン系ガ
ス、水素ガス、ホスフィン等のドーピングガスを用い、
シリコン基板を水平積載する縦型減圧ＣＶＤ装置の場合
では、ジクロルシラン等のシラン系ガス、塩化水素ガス
等のエッチングガス、窒素等の不活性ガスのキャリアガ
ス、水素ガス、ホスフィン等のドーピングガスを用い
る。シリコン基板は常圧または減圧下で９００〜１１０
０℃程度に加熱され、最適なガス流量、ガス流方向に制
御された上記のガスがシリコン基板上に供給され膜厚、
抵抗率のシリコン基板面内、面間均一性の良好なシリコ
ンエピタキシャル膜が成長する。
【０００３】
【発明が解決しようとする課題】バイポーラ系シリコン
半導体素子では遮断周波数等の電気特性を向上させる
為、エピタキシャル膜は薄膜化し１μｍ以下の膜厚が要
求される傾向があり、一方ではＢｉ−ＣＭＯＳにおける
バイポーラとＣＭＯＳを素子レベルで自由に組合せられ
るようにするためのバイポーラ素子の微細化の傾向があ
る。これらの傾向はエピタキシャル膜厚、抵抗率の均一
性の規格を厳しくすることになる。上述した従来の技術
の用いて、エピタキシャル膜を成長しようとした場合、
膜厚均一性に関してはシリコン基板面内にあるいは基板
面間において±５％程度の均一性は十分得られている
が、抵抗率均一性に関しては、±１０％程度の均一性し
か得られておらず上述の厳しい抵抗率均一性の規格を満
たさなくなるという問題がある。この理由は水素または
窒素等のキャリアガス中にジクロルシラン等のシラン系
ガスと同時にホスフィン等のドーピングガスを混ぜてシ
リコン基板上にこれらのガスを供給しているが、膜厚均
一性を最適化するようにガス流、または流量を設定して
も、シラン系ガスとドーピングガスのキャリアガス中に
おける気相拡散係数が異なるために、あるいは分解効率
が異なるために必ずしも抵抗率均一性を最適化するよう
な条件とはなっていないためである。
半導体素子では遮断周波数等の電気特性を向上させる
為、エピタキシャル膜は薄膜化し１μｍ以下の膜厚が要
求される傾向があり、一方ではＢｉ−ＣＭＯＳにおける
バイポーラとＣＭＯＳを素子レベルで自由に組合せられ
るようにするためのバイポーラ素子の微細化の傾向があ
る。これらの傾向はエピタキシャル膜厚、抵抗率の均一
性の規格を厳しくすることになる。上述した従来の技術
の用いて、エピタキシャル膜を成長しようとした場合、
膜厚均一性に関してはシリコン基板面内にあるいは基板
面間において±５％程度の均一性は十分得られている
が、抵抗率均一性に関しては、±１０％程度の均一性し
か得られておらず上述の厳しい抵抗率均一性の規格を満
たさなくなるという問題がある。この理由は水素または
窒素等のキャリアガス中にジクロルシラン等のシラン系
ガスと同時にホスフィン等のドーピングガスを混ぜてシ
リコン基板上にこれらのガスを供給しているが、膜厚均
一性を最適化するようにガス流、または流量を設定して
も、シラン系ガスとドーピングガスのキャリアガス中に
おける気相拡散係数が異なるために、あるいは分解効率
が異なるために必ずしも抵抗率均一性を最適化するよう
な条件とはなっていないためである。
【０００４】また膜厚１μｍ以下の薄いエピタキシャル
膜をバイポーラ系シリコン半導体素子用に高濃度不純物
埋込層を有するシリコン基板上に成長しようとした場
合、エピタキシャル成長時の埋込層よりの不純物固相拡
散、オートドーピングによる不純物またはキャリア濃度
プロファイルのせり上がり幅の問題が派生してくる。す
なわち薄いエピタキシャル膜ではせり上がり幅の規格が
現状よりも更に厳しくなることは、現状のせり上がり幅
では接合容量の増加やエミッタ−コレクタ間耐圧の減少
のような電気特性上の問題が生じることが予想されるた
めに明らかである。この時ドーピングガスを供給しなが
らエピタキシャル成長を行なおうとする従来の技術では
ノンドープでエピタキシャル膜を成長した場合に比べ、
せり上がり幅が増加し、薄いエピタキシャル膜でのせり
上がり幅の規格を満すことが難しくなるという問題があ
る。
膜をバイポーラ系シリコン半導体素子用に高濃度不純物
埋込層を有するシリコン基板上に成長しようとした場
合、エピタキシャル成長時の埋込層よりの不純物固相拡
散、オートドーピングによる不純物またはキャリア濃度
プロファイルのせり上がり幅の問題が派生してくる。す
なわち薄いエピタキシャル膜ではせり上がり幅の規格が
現状よりも更に厳しくなることは、現状のせり上がり幅
では接合容量の増加やエミッタ−コレクタ間耐圧の減少
のような電気特性上の問題が生じることが予想されるた
めに明らかである。この時ドーピングガスを供給しなが
らエピタキシャル成長を行なおうとする従来の技術では
ノンドープでエピタキシャル膜を成長した場合に比べ、
せり上がり幅が増加し、薄いエピタキシャル膜でのせり
上がり幅の規格を満すことが難しくなるという問題があ
る。
【０００５】
【課題を解決するための手段】本発明は、例えばバイポ
ーラ系シリコン半導体素子の場合では、シリコン基板面
内、面間におけるシリコンエピタキシャル膜中の抵抗率
均一性を従来よりも改善し、また高濃度不純物埋込層上
のエピタキシャル膜の不純物またはキャリア濃度プロフ
ァイルのせり上がり幅を従来よりも小さくすることを目
的とする、シリコンエピタキシャル膜の製造方法であっ
て、エピタキシャル膜成長時にドーピングを行なわず、
エピタキシャル膜成長後に不純物のイオン注入及び熱処
理を行なうことによりドーピングされたエピタキシャル
膜を形成することを特徴とする。
ーラ系シリコン半導体素子の場合では、シリコン基板面
内、面間におけるシリコンエピタキシャル膜中の抵抗率
均一性を従来よりも改善し、また高濃度不純物埋込層上
のエピタキシャル膜の不純物またはキャリア濃度プロフ
ァイルのせり上がり幅を従来よりも小さくすることを目
的とする、シリコンエピタキシャル膜の製造方法であっ
て、エピタキシャル膜成長時にドーピングを行なわず、
エピタキシャル膜成長後に不純物のイオン注入及び熱処
理を行なうことによりドーピングされたエピタキシャル
膜を形成することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例のシリコンエ
ピタキシャル膜の製造方法概略図である。本実施例は高
濃度Ｓｂ埋込層２を有するシリコン基板１（図１
（ａ））上にまず膜厚１μｍ以下のノンドープシリコン
エピタキシャル膜３を成長し（図１（ｂ））、次にＰ+
イオン４のイオン注入を行ない（図１（ｃ））、更に適
当なＮ2 −Ｏ2 熱処理を施す（図１（ｄ））工程から構
成される。Ｐ+ イオン注入により、エピタキシャル膜の
全面に渡って高均一なドーピングがなされ、また熱処理
条件を工夫することにより、高濃度Ｓｂ埋込層からのエ
ピタキシャル膜中へのＳｂのせり上がりが抑えられる。
ピタキシャル膜の製造方法概略図である。本実施例は高
濃度Ｓｂ埋込層２を有するシリコン基板１（図１
（ａ））上にまず膜厚１μｍ以下のノンドープシリコン
エピタキシャル膜３を成長し（図１（ｂ））、次にＰ+
イオン４のイオン注入を行ない（図１（ｃ））、更に適
当なＮ2 −Ｏ2 熱処理を施す（図１（ｄ））工程から構
成される。Ｐ+ イオン注入により、エピタキシャル膜の
全面に渡って高均一なドーピングがなされ、また熱処理
条件を工夫することにより、高濃度Ｓｂ埋込層からのエ
ピタキシャル膜中へのＳｂのせり上がりが抑えられる。
【０００８】以下に本実施例のシリコンエピタキシャル
膜の製造方法を用いて実際にシリコンエピタキシャル膜
を成長した例について説明する。
膜の製造方法を用いて実際にシリコンエピタキシャル膜
を成長した例について説明する。
【０００９】シリコンエピタキシャル成長装置としては
前述の特開昭６３−００８６２４にあるシリコン基板を
水平積載する縦型減圧ＣＶＤ装置を用いた。直径１５０
ｍｍのＰ型（１００）シリコン基板（抵抗率１０〜２０
Ω・ｃｍ）上にあらかじめ高濃度Ｓｂ埋込層をピーク濃
度２×１０19／ｃｍ3 、接合深さ２μｍで形成した（図
１（ａ））。また埋込層のシリコン基板に対する面積比
は５０％とした。このシリコン基板１を基板ホルダー上
に１３枚搭載して０．７μｍのエピタキシャル膜３を１
０５０℃、１０ｔｏｒｒの成長条件で７分間で成長した
（図１（ｂ））。このとき従来の技術ではドーピングガ
スとしてホスフィンガスを用いて目標抵抗率１Ω・ｃｍ
となるようにドーピングを行いながらＮ型エピタキシャ
ル膜を成長した。一方、本実施例ではエピタキシャル成
長中はノンドープとし、成長後ノンドープシリコンエピ
タキシャル膜３にＰ+ イオン注入を行なった（図１
（ｃ））。この時の加速エネルギーは８０ＫｅＶ、ドー
ズ量は５×１０10／ｃｍ2 とした。その後、Ｎ2 −２％
Ｏ2 雰囲気下で９５０℃、３０ｍｉｎ間の熱処理を施す
ことにより不純物活性化を行ない、ドーピングされたシ
リコンエピタキシャル膜５とした（図１（ｄ））。
前述の特開昭６３−００８６２４にあるシリコン基板を
水平積載する縦型減圧ＣＶＤ装置を用いた。直径１５０
ｍｍのＰ型（１００）シリコン基板（抵抗率１０〜２０
Ω・ｃｍ）上にあらかじめ高濃度Ｓｂ埋込層をピーク濃
度２×１０19／ｃｍ3 、接合深さ２μｍで形成した（図
１（ａ））。また埋込層のシリコン基板に対する面積比
は５０％とした。このシリコン基板１を基板ホルダー上
に１３枚搭載して０．７μｍのエピタキシャル膜３を１
０５０℃、１０ｔｏｒｒの成長条件で７分間で成長した
（図１（ｂ））。このとき従来の技術ではドーピングガ
スとしてホスフィンガスを用いて目標抵抗率１Ω・ｃｍ
となるようにドーピングを行いながらＮ型エピタキシャ
ル膜を成長した。一方、本実施例ではエピタキシャル成
長中はノンドープとし、成長後ノンドープシリコンエピ
タキシャル膜３にＰ+ イオン注入を行なった（図１
（ｃ））。この時の加速エネルギーは８０ＫｅＶ、ドー
ズ量は５×１０10／ｃｍ2 とした。その後、Ｎ2 −２％
Ｏ2 雰囲気下で９５０℃、３０ｍｉｎ間の熱処理を施す
ことにより不純物活性化を行ない、ドーピングされたシ
リコンエピタキシャル膜５とした（図１（ｄ））。
【００１０】図２に従来の技術と本実施例を用いて成長
したシリコンエピタキシャル膜のシリコン基板面内抵抗
率均一性を示した。従来の技術では±１０％の均一性に
留まっているが本実施例によれば±５％の均一性となっ
ている。また図３に従来の技術と本実施例を用いて成長
したシリコンエピタキシャル膜のシリコン基板面間抵抗
率均一性を示した。従来の技術によれば±１０％の均一
性であるが、本実施例では±１％を得ている。このよう
に本実施例は従来の技術に比べ、シリコン基板面内、面
間ともに抵抗均一性を向上させている。これは従来の技
術であるドーピングガスによるエピタキシャル膜中への
ドーピングでは膜厚均一性を最適化するようにガス流、
または流量を設定しても、シラン系ガスとドーピングガ
スのキャリアガス中における気相拡散係数が異なるため
に、あるいは分解効率が異なるために必ずしも抵抗率均
一性を最適化するような条件とはなっていないのに対
し、本実施例ではノンドープエピタキシャル膜中への均
一性の高いＰ+ のイオン注入により大幅に均一性が改善
されたためである。
したシリコンエピタキシャル膜のシリコン基板面内抵抗
率均一性を示した。従来の技術では±１０％の均一性に
留まっているが本実施例によれば±５％の均一性となっ
ている。また図３に従来の技術と本実施例を用いて成長
したシリコンエピタキシャル膜のシリコン基板面間抵抗
率均一性を示した。従来の技術によれば±１０％の均一
性であるが、本実施例では±１％を得ている。このよう
に本実施例は従来の技術に比べ、シリコン基板面内、面
間ともに抵抗均一性を向上させている。これは従来の技
術であるドーピングガスによるエピタキシャル膜中への
ドーピングでは膜厚均一性を最適化するようにガス流、
または流量を設定しても、シラン系ガスとドーピングガ
スのキャリアガス中における気相拡散係数が異なるため
に、あるいは分解効率が異なるために必ずしも抵抗率均
一性を最適化するような条件とはなっていないのに対
し、本実施例ではノンドープエピタキシャル膜中への均
一性の高いＰ+ のイオン注入により大幅に均一性が改善
されたためである。
【００１１】図４に従来の技術と本実施例を用いて成長
したシリコンエピタキシャル膜の高濃度Ｓｂ埋込層上の
キャリア濃度プロファイルを示した。せり上がり幅をキ
ャリア濃度１×１０19〜５×１０15／ｃｍ3 間の深さ変
化と定義した場合、従来の技術ではせり上がり幅０．５
０μｍであるのに対し、本実施例では０．３１μｍと改
善されている。これは従来の技術ではノンドープエピタ
キシャル膜中のキャリア濃度プロファイルの場合に比
べ、ドーピングをエピタキシャル成長中に行なったこと
で、せり上がり幅が増加するが、本実施例ではノンドー
プエピタキシャル成長後にＰ+ イオン注入ドーピングを
施し、しかも活性化のの為のＮ2 −Ｏ2 雰囲気下での熱
処理条件を不純物再拡散をできる限り抑えるために３０
ｍｉｎと短時間とし、この条件でもエピタキシャル膜厚
が０．７μｍと薄いために十分不純物が活性化されるた
めである。
したシリコンエピタキシャル膜の高濃度Ｓｂ埋込層上の
キャリア濃度プロファイルを示した。せり上がり幅をキ
ャリア濃度１×１０19〜５×１０15／ｃｍ3 間の深さ変
化と定義した場合、従来の技術ではせり上がり幅０．５
０μｍであるのに対し、本実施例では０．３１μｍと改
善されている。これは従来の技術ではノンドープエピタ
キシャル膜中のキャリア濃度プロファイルの場合に比
べ、ドーピングをエピタキシャル成長中に行なったこと
で、せり上がり幅が増加するが、本実施例ではノンドー
プエピタキシャル成長後にＰ+ イオン注入ドーピングを
施し、しかも活性化のの為のＮ2 −Ｏ2 雰囲気下での熱
処理条件を不純物再拡散をできる限り抑えるために３０
ｍｉｎと短時間とし、この条件でもエピタキシャル膜厚
が０．７μｍと薄いために十分不純物が活性化されるた
めである。
【００１２】図５に従来の技術と本実施例を用いて成長
したシリコンエピタキシャル膜上にバイポーラトランジ
スタを形成したときの同一の測定条件下での最大遮断周
波数ｆt max （ＧＨｚ）、エミッタ−コレクタ間耐圧Ｂ
Ｖce（Ｖ）を比較した図を示した。このときのバイポー
ラトランジスタ形成条件としては、ベースＢイオン注入
エネルギー２０ＫｅＶ、注入量４×１０13／ｃｍ2 、エ
ミッタＡｓイオン注入エネルギー７０ＫｅＶ、注入量２
×１０16／ｃｍ2 とし、その後Ｎ2 雰囲気下で１０００
℃、６０ｍｉｎ間の熱処理を施した。従来の技術と本実
施例とでｆt max の値は本実施例の方がやや低下してい
るものの、ＢＶceの値は本実施例の方が約２．５倍程度
向上している。これは従来の技術と本実施例とのせり上
がり幅の差に起因するものである。
したシリコンエピタキシャル膜上にバイポーラトランジ
スタを形成したときの同一の測定条件下での最大遮断周
波数ｆt max （ＧＨｚ）、エミッタ−コレクタ間耐圧Ｂ
Ｖce（Ｖ）を比較した図を示した。このときのバイポー
ラトランジスタ形成条件としては、ベースＢイオン注入
エネルギー２０ＫｅＶ、注入量４×１０13／ｃｍ2 、エ
ミッタＡｓイオン注入エネルギー７０ＫｅＶ、注入量２
×１０16／ｃｍ2 とし、その後Ｎ2 雰囲気下で１０００
℃、６０ｍｉｎ間の熱処理を施した。従来の技術と本実
施例とでｆt max の値は本実施例の方がやや低下してい
るものの、ＢＶceの値は本実施例の方が約２．５倍程度
向上している。これは従来の技術と本実施例とのせり上
がり幅の差に起因するものである。
【００１３】次に本発明の第２の実施例について説明す
る。図６（ａ）〜（ｅ）は本実施例のシリコンエピタキ
シャル膜の製造方法概略図である。Ｐ+ イオン注入を複
数回（２回）に分けて行なうようにした以外は第１の実
施例と全く同一である。本実施例では１回目のＰ+ イオ
ン注入は加速エネルギー１６０ＫｅＶ、ドーズ量８×１
０10／ｃｍ2 、２回目は８０Ｋｅｖ、５×１０10／ｃｍ
2 とした。
る。図６（ａ）〜（ｅ）は本実施例のシリコンエピタキ
シャル膜の製造方法概略図である。Ｐ+ イオン注入を複
数回（２回）に分けて行なうようにした以外は第１の実
施例と全く同一である。本実施例では１回目のＰ+ イオ
ン注入は加速エネルギー１６０ＫｅＶ、ドーズ量８×１
０10／ｃｍ2 、２回目は８０Ｋｅｖ、５×１０10／ｃｍ
2 とした。
【００１４】図２〜図５は従来の技術、第１，２の実施
例を用いて成長したエピタキシャル膜を比較したもので
あるが、図２，図３よりシリコン基板面内、面間におけ
る抵抗率均一性は、第１の実施例と第２の実施例とで全
く変わらない。一方、高濃度Ｓｂ埋込層上のキャリア濃
度プロファイルにおけるせり上がり幅も図４より第２の
実施例０．３１μｍであり、第１の実施例の場合と殆ど
変わらない。図５では第２の実施例は最大遮断周波数ｆ
t max が第１の実施例よりも改善されており、耐圧ＢＶ
ceの値はやや低下する傾向にあることが分かる。しかし
本実施例はキャリア濃度プロファイルにおけるエピタキ
シャル膜中のフラットゾーンが第１の実施例に比べ、大
幅に増えており、これは２回のＰ+ イオン注入を加速エ
ネルギー、ドーズ量を変えて行なうことにより、キャリ
ア濃度プロファイルの起伏が抑えられたためである。
例を用いて成長したエピタキシャル膜を比較したもので
あるが、図２，図３よりシリコン基板面内、面間におけ
る抵抗率均一性は、第１の実施例と第２の実施例とで全
く変わらない。一方、高濃度Ｓｂ埋込層上のキャリア濃
度プロファイルにおけるせり上がり幅も図４より第２の
実施例０．３１μｍであり、第１の実施例の場合と殆ど
変わらない。図５では第２の実施例は最大遮断周波数ｆ
t max が第１の実施例よりも改善されており、耐圧ＢＶ
ceの値はやや低下する傾向にあることが分かる。しかし
本実施例はキャリア濃度プロファイルにおけるエピタキ
シャル膜中のフラットゾーンが第１の実施例に比べ、大
幅に増えており、これは２回のＰ+ イオン注入を加速エ
ネルギー、ドーズ量を変えて行なうことにより、キャリ
ア濃度プロファイルの起伏が抑えられたためである。
【００１５】
【発明の効果】以上説明したように本発明のシリコンエ
ピタキシャル膜の製造方法はエピタキシャル膜成長時に
ドーピングを行なわず、エピタキシャル膜成長後に不純
物のイオン注入及び熱処理を行なうことにより、エピタ
キシャル膜抵抗率のシリコン基板面内、面間均一性を従
来のドーピングガスによるドーピングの場合に比べ大幅
に向上し、更に高濃度不純物埋込層上のキャリア濃度プ
ロファイルにおけるせり上がり幅を小さくするという効
果がある。以上はバイポーラ系シリコン半導体素子を例
として説明してきたが本発明は、膜厚１μｍ以下の薄い
エピタキシャル膜であればＧａＡｓ等の化合物半導体デ
バイス等にも適用でき、技術の汎用性は極めて大きい。
ピタキシャル膜の製造方法はエピタキシャル膜成長時に
ドーピングを行なわず、エピタキシャル膜成長後に不純
物のイオン注入及び熱処理を行なうことにより、エピタ
キシャル膜抵抗率のシリコン基板面内、面間均一性を従
来のドーピングガスによるドーピングの場合に比べ大幅
に向上し、更に高濃度不純物埋込層上のキャリア濃度プ
ロファイルにおけるせり上がり幅を小さくするという効
果がある。以上はバイポーラ系シリコン半導体素子を例
として説明してきたが本発明は、膜厚１μｍ以下の薄い
エピタキシャル膜であればＧａＡｓ等の化合物半導体デ
バイス等にも適用でき、技術の汎用性は極めて大きい。
【図１】本発明の第１の実施例のシリコンエピタキシャ
ル膜の製造方法概略図。
ル膜の製造方法概略図。
【図２】本発明の第１，２の実施例、従来の技術を用い
て成長したシリコンエピタキシャル膜のシリコン基板面
内抵抗率均一性を示した図。
て成長したシリコンエピタキシャル膜のシリコン基板面
内抵抗率均一性を示した図。
【図３】本発明の第１，２の実施例、従来の技術を用い
て成長したシリコンエピタキシャル膜のシリコン基板面
間抵抗率均一性を示した図。
て成長したシリコンエピタキシャル膜のシリコン基板面
間抵抗率均一性を示した図。
【図４】本発明の第１，２の実施例、従来の技術を用い
て成長したシリコンエピタキシャル膜の高濃度Ｓｂ埋込
層上のキャリア濃度プロファイルを示した図。
て成長したシリコンエピタキシャル膜の高濃度Ｓｂ埋込
層上のキャリア濃度プロファイルを示した図。
【図５】本発明の第１，２の実施例、従来の技術を用い
て成長したシリコンエピタキシャル膜上にバイポーラト
ランジスタを形成した時の一定の測定条件で測定された
最大遮断周波数、エミッタ−コレクタ耐圧を示した図。
て成長したシリコンエピタキシャル膜上にバイポーラト
ランジスタを形成した時の一定の測定条件で測定された
最大遮断周波数、エミッタ−コレクタ耐圧を示した図。
【図６】本発明の第２の実施例のシリコンエピタキシャ
ル膜の製造方法概略図。
ル膜の製造方法概略図。
【図７】従来のシリコンエピタキシャル膜の製造方法概
略図。
略図。
１ シリコン基板 ２ 高濃度Ｓｂ埋込層 ３ ノンドープシリコンエピタキシャル膜 ４ Ｐ+ イオン ５ ドーピングされたシリコンエピタキシャル膜
Claims (2)
- 【請求項１】 エピタキシャル膜成長時にドーピングを
行なわずにエピタキシャル膜を成長した後、前記エピタ
キシャル膜にイオン注入及び熱処理を行なうことにより
ドーピングされたエピタキシャル膜を形成することを特
徴とする半導体薄膜の製造方法。 - 【請求項２】 前記不純物のイオン注入を異なる加速エ
ネルギーで複数回行なうようにした請求項１記載の半導
体薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117592A JPH05259074A (ja) | 1992-03-10 | 1992-03-10 | 半導体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117592A JPH05259074A (ja) | 1992-03-10 | 1992-03-10 | 半導体薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259074A true JPH05259074A (ja) | 1993-10-08 |
Family
ID=12879502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5117592A Withdrawn JPH05259074A (ja) | 1992-03-10 | 1992-03-10 | 半導体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259074A (ja) |
-
1992
- 1992-03-10 JP JP5117592A patent/JPH05259074A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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