JP2017028132A - 半導体モジュール及び半導体モジュールの製造方法 - Google Patents

半導体モジュール及び半導体モジュールの製造方法 Download PDF

Info

Publication number
JP2017028132A
JP2017028132A JP2015146103A JP2015146103A JP2017028132A JP 2017028132 A JP2017028132 A JP 2017028132A JP 2015146103 A JP2015146103 A JP 2015146103A JP 2015146103 A JP2015146103 A JP 2015146103A JP 2017028132 A JP2017028132 A JP 2017028132A
Authority
JP
Japan
Prior art keywords
insulating substrate
conductive plate
gel
main surface
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015146103A
Other languages
English (en)
Other versions
JP6540324B2 (ja
Inventor
直之 金井
Naoyuki Kanai
直之 金井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015146103A priority Critical patent/JP6540324B2/ja
Priority to US15/177,658 priority patent/US9818687B2/en
Publication of JP2017028132A publication Critical patent/JP2017028132A/ja
Application granted granted Critical
Publication of JP6540324B2 publication Critical patent/JP6540324B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60Protection against electrostatic charges or discharges, e.g. Faraday shields
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227Connecting the strap to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/4516Iron (Fe) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45565Single coating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45599Material
    • H01L2224/456Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45624Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73263Layer and strap connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142Metallic substrates having insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1027IV
    • H01L2924/10272Silicon Carbide [SiC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/1033Gallium nitride [GaN]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Abstract

【課題】絶縁基板の主面と、該絶縁基板の主面に配置された導電板の側面と、の交差部における、局所的な電界集中を緩和して、絶縁耐圧を向上させた半導体モジュール、及び該半導体モジュールの製造方法を提供する。
【解決手段】
本発明の半導体モジュール100は、絶縁基板1、前記絶縁基板の第1の主面上にあって前記絶縁基板の外縁よりも内側に配置された第1の導電板2、前記第1の主面に対向する前記絶縁基板の第2の主面上にあって前記絶縁基板の外縁よりも内側に配置された第2の導電板3を有する絶縁回路基板4を備える。そして、前記絶縁基板の第1の主面と前記第1の導電板の側面との交差部Aは、イオン液体を含むイオンゲル5によって被覆されている。
【選択図】図1

Description

本発明は、パワー半導体素子を備える半導体モジュール及び該半導体モジュールの製造方法に関する。
パワー半導体素子を備える半導体モジュールは、電力変換効率に優れ、太陽光発電や風力発電などの再生可能エネルギー分野,ハイブリッド自動車や電気自動車などの車載分野、電気車両などの鉄道分野などで広く用いられている。このような半導体モジュールでは、高電圧が印加されても絶縁破壊しないように、半導体素子だけでなく、絶縁基板にも様々な予防措置が施されている。
例えば、下記の特許文献1には、半導体素子が実装された電源板と、前記電源板を搭載する絶縁基板と、前記半導体素子、電源板、絶縁基板のそれぞれの表面を被覆する充填材と、前記電源板端部と絶縁基板との間の領域のみに配設され、充填材よりも破壊電圧が高く、充填材よりも絶縁基板との接着力が高い沿面破壊防止部材とを備え、絶縁基板に予防措置が施された半導体装置が開示されている。
同文献において、沿面破壊防止部材とは、充填材(例えばシリコーンゲル)に比べて比誘電率が高く、電源板端部の電界集中を緩和する部材であって、具体的には、エポキシ樹脂、酸化アルミニウムの粉末を混入させたエポキシ樹脂、窒化アルミニウムの粉末を混入させたエポキシ樹脂、雲母の粉末を混入させたエポキシ樹脂、ポリエステル樹脂、酸化アルミニウムの粉末を混入させたシリコーンゲル、窒化アルミニウムの粉末を混入させたシリコーンゲル、雲母の粉末を混入させたシリコーンゲルエポキシ樹脂を挙げている。
特許第3703978号公報
しかしながら、特許文献1に記載された沿面破壊防止部材の比誘電率は、高々8.8(窒化アルミニウム)程度であって、近年の半導体モジュールの高耐圧化要求に鑑みると、その電界緩和効果は十分とは云えず、例えば絶縁基板を薄くしようとしても、電界強度が増大し沿面破壊し易くなることから、薄くできない状況にあり、厚い絶縁基板を使用することによってコスト高になっていた。
本発明の目的は、絶縁基板の主面と、該絶縁基板の主面に配置された導電板の側面と、の交差部における、局所的な電界集中を緩和して、絶縁耐圧を向上させた半導体モジュール、及び該半導体モジュールの製造方法を提供することにある。
上記目的を達成するため、本発明の半導体モジュールは、絶縁基板、前記絶縁基板の第1の主面上にあって前記絶縁基板の外縁よりも内側に配置された第1の導電板、前記第1の主面に対向する前記絶縁基板の第2の主面上にあって前記絶縁基板の外縁よりも内側に配置された第2の導電板を有する、絶縁回路基板と、前記絶縁基板の第1の主面と前記第1の導電板の側面との交差部を被覆するイオン液体を含むイオンゲルと、前記第1の導電板に接合される半導体素子と、前記絶縁回路基板、前記イオンゲル、及び前記半導体素子を被覆する封止材と、を備えることを特徴とする。
本発明によれば、イオンゲルに含まれるイオン液体は、電圧を印加した時に電位勾配にしたがってイオンゲル内を移動し、絶縁基板の第1の主面と第1の導電板の側面との交差部をなす第1の導電板の表面近傍、及び/又は、絶縁基板の表面近傍において、電気力線を終端するように配置されるので、上記交差部における電界集中が緩和され、絶縁耐圧が向上する。また、絶縁基板の絶縁耐圧が向上したことにより、該絶縁基板を薄くすることが可能となり、製造コストを低減できる。
本発明の半導体モジュールにおいて、前記イオンゲルは、有機カチオンと有機アニオン、もしくは有機カチオンと無機アニオンの組み合わせによって構成される、常温溶融塩のイオン液体を含む、高分子樹脂のゲル材料であることが好ましい。これによれば、イオン液体を構成するカチオン及びアニオンは、常温でも電位勾配にしたがって、高分子樹脂のイオンゲル内を移動することができる。
本発明の半導体モジュールにおいて、前記イオンゲルには、イオンゲルの単位面積あたりの静電容量が、1μF/cm以上、20μF/cm以下となるように、イオン液体が配合されていることが好ましい。これによれば、第1の導電板の表面近傍、又は絶縁基板の表面近傍において電気力線を終端することができる。
本発明の半導体モジュールの製造方法は、絶縁基板、前記絶縁基板の第1の主面上にあって前記絶縁基板の外縁よりも内側に配置された第1の導電板、前記第1の主面に対向する前記絶縁基板の第2の主面上にあって前記絶縁基板の外縁よりも内側に配置された第2の導電板を有する半導体モジュールの製造方法において、前記絶縁基板の第1の主面と前記第1の導電板の側面との交差部に、イオン液体を含むイオンゲルの前駆材料を塗布するイオンゲル塗布工程と、前記イオンゲルの前駆材料を固化させるイオンゲル固化工程と、前記第1の導電板に半導体素子を接合する半導体素子接合工程と、前記絶縁回路基板、前記イオンゲル、及び前記半導体素子を封止材によって被覆する封止材被覆工程と、を備えることを特徴とする。
本発明によれば、前記絶縁基板の第1の主面と前記第1の導電板の側面との交差部を、イオン液体を含むイオンゲルで被覆して、前記絶縁基板の電界集中を緩和して、絶縁耐圧を向上させることができる。
本発明の半導体モジュールの製造方法において、前記塗布工程は、イオン液体を含むイオンゲルの前駆材料をインクジェット法又はディスペンス法によって塗布する塗布工程であることが好ましい。これによれば、前記絶縁基板の第1の主面と前記第1の導電板の側面とが交差してなす段差部に、イオンゲルを確実に塗布することができるので、塗布むらによるピンホールの発生を防止することができる。
本発明によれば、イオンゲルに含まれるイオン液体は、電圧を印加した時に電位勾配にしたがってイオンゲル内を移動し、絶縁基板の第1の主面と第1の導電板の側面との交差部をなす第1の導電板の表面近傍、及び/又は、絶縁基板の表面近傍において、電気力線を終端するように配置されるので、上記交差部における電界集中が緩和され、絶縁耐圧が向上する。また、絶縁基板の絶縁耐圧が向上したことにより、該絶縁基板を薄くすることが可能となり、製造コストを低減できる。
本発明に係る半導体モジュールの一実施形態をあらわす断面図である。 電磁界シミュレーションに用いたシミュレーションモデルを示す図面である。 電磁界シミュレーションによって求めた、絶縁基板1の厚さと、交差部Aにおける電界強度比との関係をあらわす図面である。 電磁界シミュレーションによって求めた、封止材14の比誘電率と、交差部Aにおける電界強度比との関係をあらわす図面である。 本発明に係る半導体モジュールの製造工程の一例をあらわす図面である。 絶縁耐圧評価に用いた半導体モジュールの断面図である。
以下、図面を参照しながら、本発明に係る半導体モジュール、及び半導体モジュールの製造方法について説明する。
図1には、本発明の半導体モジュールの一実施形態をあらわす、断面図が示されている。半導体モジュール100は、絶縁基板1、絶縁基板1の第1の主面(上面)上にあって絶縁基板1の外縁よりも内側に配置された第1の導電板2、第1の主面に対向する絶縁基板1の第2の主面(下面)上にあって絶縁基板1の外縁よりも内側に配置された第2の導電板3を有する、絶縁回路基板4を備える。また、絶縁基板1の第1の主面と第1の導電板2の側面との交差部A(導体の端部にあたる)は、イオン液体を含むイオンゲル5によって被覆されている。また、第1の導電板2には、はんだ6を介して半導体素子7接合され、第2の導電板3には、はんだ8を介して接合されて伝熱面をなすベース板9が接合されている。また、半導体モジュール100は、半導体素子7と第1の導電板2(もしくは図示しない他の半導体素子7)との間を電気的に接続するワイヤ10と、外部接続端子11を備える。以上は、ケース12に収容され、ケース12の内側には封止材14が充填され、蓋13によって密閉されている。
半導体モジュール100において、第1の導電板2は、複数の島状領域に分かれ、半導体素子7や外部接続端子11が接合されて、電気回路を構成している。また、第2の導電板3は、はんだ8、ベース板9を介して、図示しない冷却器に熱的に接合されている。
半導体モジュール100において、第2の導電板3は接地されて接地電位とされるか、又は概ね接地電位と云える浮遊電位とされ、回路動作時には、第1の導電板2の特定の島状領域に電圧が印加される。
例えば、半導体素子7をNチャネルのIGBT(Insulated Gate Bipolar Transistor)とし、第1の導電板2aは、はんだ6を介して半導体素子7の裏面に配置されたコレクタ電極に接続されているとし、第1の導電板2bは、ワイヤ10を介して半導体素子7のおもて面に配置されたエミッタ電極に接続されているとする。IGBTを動作させるためには、エミッタ電極を接地して、コレクタ電極に電圧を印加する。言い換えれば、第1の導電板2bを接地して、第1の導電板2aに電圧を印加する。このため、絶縁基板1の第1の主面とエミッタ電極に接続される第1の導電板2bの側面との交差部Bにおける電界は零に近いが、絶縁基板1の第1の主面と第1の導電板2aの側面との交差部Aは高電界になりうる。例えば、コレクタにインダクタンスによる逆起電力やサージ電圧が印加された時は、電圧が異常に高くなり、交差部Aを起点として絶縁破壊することがある。
ここで、交差部Aは、「導体端部」であって、導体端部において高電界となる現象は「電界集中」と呼ばれる。導体表面は等電位面であり、電気力線は等電位面に対して垂直でなければならず、導体端部では、電気力線が垂直になるように電気力線が曲げられ、電気力線の密度が増えるため、幾何学的な理由から導体端部は必ず高電界となる。
本発明によれば、電界集中によって絶縁破壊の起点になり易い、絶縁基板1の第1の主面と、高電圧が印加される第1の導電板2aの特定島状領域の側面との交差部Aにイオンゲル5を配置して、交差部Aに接する絶縁基板1内部の電界集中を緩和し、絶縁基板1の絶縁耐圧を向上させることができる。
ただし、平時は低電圧であっても予期せぬサージ電圧の入力が懸念される場合は、絶縁基板1の第1の主面と、第1の導電板2bの島状領域の側面との交差部Bにも、イオンゲル5を配置することができる。
さらに、補強のために、絶縁基板1の第2の主面と、第2の導電板3の側面との交差部A’にイオンゲル5を配置してもよい。
以下、半導体モジュール100を構成する各部の詳細について説明する。
絶縁基板1の材質は、特に限定されないが、誘電損失が低く、電気絶縁性のよい絶縁材料が好ましく用いられる。そのような絶縁材料としては、例えば、Al(比誘電率9.8@1MHz)、AlN(比誘電率8.7@1MHz)、SiN(比誘電率8.1@1MHz)などが挙げられる。このうち、AlNとSiNは、熱伝導率が高く、半導体素子7で発生するジュール熱を効率よく放熱できるため、高出力の半導体モジュールでは好適に使用できる。絶縁基板1の厚さの下限は、絶縁耐圧や機械的強度による制限を受ける。本発明によれば、後述するように、イオンゲル5によって絶縁基板1における局所的な電界集中を緩和して絶縁耐圧を向上させることができる。例えば、絶縁基板1の厚さが1mm以下、例えば0.625mmであっても、高電圧動作に耐える。このため、絶縁基板1を1mmよりも薄くして材料コストを低減することができる。
第1の導電板2と第2の導電板3の材質は、特に限定されないが、電気伝導性と熱伝導性に優れた金属材料、例えばCu、Cu合金、Al、Al合金等が好ましく用いられる(なお、防錆などの目的で、Niめっきなどの表面処理を施してもよい)。第1の導電板2、第2の導電板3の膜厚は、特に限定されないが、薄くすると電気抵抗が増大し、厚くすると絶縁基板1との接合が難しくなるので、0.1mm〜1mmの範囲内で設定されることが好ましい。絶縁基板1上に第1の導電板2、第2の導電板3を配設する方法も、特に限定されず、例えば直接接合法(Direct Copper Bonding)、ろう材接合法(Active Metal Brazing)などが挙げられ、絶縁基板1に第1の導電板2、第2の3を接合した絶縁回路基板4は、それぞれの接合法に因んで、DCB基板、AMB基板と呼ばれている。なお、絶縁回路基板4において、第1の導電板2、第2の導電板3は絶縁基板1の外縁よりも内側に配置され、第1の導電板2から絶縁基板1の外縁を回り込み第2の導電板3に至る沿面距離を長くして、沿面放電による沿面破壊を起こし難くくしている。
イオンゲル5は、イオン液体を含むゲル状の材料で、絶縁基板1の第1の主面と、第1の導電板2の側面との交差部Aを、被覆するように配置されている。
イオン液体は、幅広い温度域で液体として存在する、イオンのみからなる常温溶融塩であって、有機カチオンと有機アニオン、もしくは有機カチオンと無機アニオンの組み合わせによって構成されている。
本発明に用いられるイオン液体としては、イミダゾリウム系カチオン、ピリジニウム系カチオン、ピペリジニウム系カチオン等のカチオンと、ホスホネート系アニオン、ボレート系アニオン、スルホネート系アニオン等のアニオンとから構成されるイオン液体が、単位面積あたりの静電容量が大きい構造である理由から適している。
イミダゾリウム系の例としては1−エチル−3−メチルイミダゾリウム ビストリフルオロメタンスルフォニルイミド(EMIM TFSI)、1−エチル−3−メチルイミダゾリウム ビスフルオロスルフォニルイミド(EMIM FSI)、1−エチル−3−メチルイミダゾリウム ビスペンタフルオロスルフォニルイミド(EMIM BETI)、1−エチル−3−メチルイミダゾリウム ジシアナミド(EMIM DCA)、1−エチル−3−メチルイミダゾリウム テトラフルオロボレート(EMIM BF4)、1−ブチル−3−メチルイミダゾリウム ビストリフルオロメチルスルフォニルイミド(BMIM TFSI)、ピリジニウム系の例としては、1−ブチル−3−メチルピリジニウム ビストリフルオロメチルスルフォニルイミド(BMP TFSI)、ピペリジニウム系の例としてはN−メチル−N−プロピルピペリジニウム ビストリフルオロメタンスルフォニルイミド(PP13 TFSI)、等を挙げることができる。
一方、イオン液体を含有させるゲル状材料は、特に限定されず、例えばシリコーンポリマ、ポリ(スチレン−b−メチルメタクリレート−b−スチレン)トリブロック共重合体(PS−PMMA−PS)、ポリ(スチレン−b−エチレンオキシドb−スチレン)トリブロック共重合体(PS−PEO−PS)、ポリ(ビニリデンフルオリド−co−ヘキサフルオロプロピレン)共重合体(PVdF−HEP)などが挙げられる。また、ポリ(4−ビニルピリジン)(P4VP)、ポリ(ジメチルアミノエチルメタクルレート)(PDMEMA)、ポリ(ビニルフェノール)(PVP)、ポリ(ビニルシナメート)(PVCN)、ポリスチレン(PS)等の高分子材料に、架橋剤として、N,N,N’,N’−テトラ(トリフルオロメタンスルフォニル)−ヘキサン−1,6−ジアミン(C6TFSA)、N,N,N’,N’−テトラ(トリフルオロメタンスルフォニル)−ドデカン−1、12−ジアミン(C12TFSA)、ビス(トリクロロシリル)ヘキサン等を混合して作成した共重合体を用いても良い。
イオンゲル5に正電圧を印加すると、イオンゲルに含まれるイオン液体のアニオンが電位勾配にしたがってイオンゲル内を移動し、第1の導電板2の表面の表面にイオン液体の分子1層分(厚さ数nm)の厚さの電気二重層が形成される。また、イオンゲルに含まれるイオン液体のカチオンが電位勾配にしたがってイオンゲル内を移動し、絶縁基板1の表面の表面にイオン液体の分子1層分(厚さ数nm)の厚さのもうひとつの電気二重層が形成される。電気二重層の静電容量は、イオンゲルの本体部分の静電容量よりも圧倒的に大きく、実用上は、イオンゲル5の静電容量は、イオンゲル5の塗布膜厚には依存せず、イオンゲル5に含まれるイオン液体の面密度によって決まると考えてよい。イオンゲル5の単位面積当たりの静電容量が1μF/cm〜20μF/cmとなるようにイオン液体を配合すれば、ガウスの法則にしたがって、第1の導電板2の表面から湧き出す電気力線の殆どは、電気二重層をはさんで対向するイオン液体のアニオンによって終端される。同様に絶縁基板1に吸い込まれる電気力線の殆どは、電気二重層をはさんで対向するイオン液体のカチオンによって終端される。
ここで、ガウスの法則とは、ある領域内に電荷が存在すると、その領域内に吸い込まれる(湧き出す)電束は、その領域内の負の(正の)電荷量に等しいという物理法則である。
静電容量が大きいイオンゲルとは、イオン液体を多く含むイオンゲルのことであり、電気二重層にイオン液体が多く集まれば、多くの電気力線を終端することができる。静電容量が1μF/cm〜20μF/cmに対応する十分な量の電荷量が集まれば、第1の導電板2の側面から湧き出す電気力線の大部分を電気二重層によって効率的にシールドすることができる。このようにして、交差点A近傍の電気力線の混雑を減らし、絶縁基板1の電界集中を緩和することができる。
半導体素子7は、特に限定されず、Si基板、SiC基板、GaN基板等に形成された、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)や、IGBT(Insulated Gate Bipolar Transitor)や、SBD(Schottky Barrier Diode)などのデバイスが挙げられる。半導体モジュール100において、上記デバイスを単体で用いてもよいが、種類の異なる複数個のデバイスを組み合わせるハイブリッドモジュールとしてもよい。例えば、Si基板に形成されたIGBT2個と、SiC基板に形成されたSBD2個を組み合わせてインバーター回路を構成することができる。
ベース板9の材質は、特に限定されないが、熱伝導率が高く、はんだ付け等の高温熱処理を経ても反りにくい材料、例えばCu板、Al−SiC板等が好適に用いられる。
ワイヤ10の材質は、特に限定されず、例えばAl線、Alめっき鋼線、Cu線等を用いることができる。ワイヤ径も特に限定されないが、大電流用途では、例えば直径300μm〜500μmのワイヤが好適に用いられる。もしくは、ワイヤ10の代わりに、リードフレーム、もしくは配線基板と導電ピンを用いて、電気的に接続し回路を構成してもよい。
ケース12及び蓋13の材質は、特に限定されず、例えばPPS樹脂、PBS樹脂等の熱可塑性樹脂を用いることができる。
封止材14は、特に限定されず、シリコーンゲル(比誘電率2.8)や、エポキシ樹脂(比誘電率3.5)などの材料を用いることができる。
次に、本発明におけるイオンゲル5の作用効果について詳細に説明する。
まず、イオンゲル5を用いなかった場合の、交差部Aにおける電界集中の度合いを、電磁界シミュレーションによって解析した結果について説明する。図2に本シミュレーションに用いたシミュレーションモデルを示した。基準となるモデルでは、絶縁基板1の比誘電率εを8.1とし、厚さtを1mmとし、絶縁基板1の外縁から測った第1主面側の交差部Aまでの距離dを0.7mmとし、絶縁基板1の外縁から測った第2主面側の交差部A’までの距離dを0.7mmとし、第1の導電板2、第2の導電板3の厚さt、tを共に0.3mmとし、封止材14の比誘電率ε14を3.5とした。上記パラメータを変更したモデルの、交差部Aにおける電界強度は、基準となるモデルの電界強度を1として相対比で表示した。
図3には、絶縁基板1の厚さtと、交差部Aにおける電界強度比との関係が示されている。絶縁基板1を薄くしていくと電界強度は増大していくが、絶縁基板1が0.6mmよりも薄くなると、急激に増大することが分かる。
図4には、封止材14の比誘電率ε14と、交差部Aにおける電界強度比との関係が示されている。封止材14の比誘電率を高めると交差部Aにおける電界集中が緩和されるが、比誘電率を2.8から10まで高めたとしても、電界強度は1から0.75までしか緩和されないことが分かる。
封止材14の比誘電率を高くすると電界集中が緩和される理由は、封止材14の比誘電率の高くすると封止材14に固有の電気力線の本数が比誘電率に反比例して少なくなり、電気力線の本数が少なくなったところへ、交差部Aの近くで密集していた電気力線が押し出され、その効果として交差部Aにおける電気力線の密度が下がり、電界集中が緩和される。よって、イオンゲルのように電気二重層で電気力線をシールドしているわけではなく、電気力線を再分配させているだけであるから、電界緩和効果に乏しいのである。
よって、特許文献1(特許第3703978号公報)に記載されている、比誘電率が高々8.8程度の沿面破壊防止剤を配置しても、電界緩和の程度は小さく、絶縁基板1を0.6mmまで薄くすることは極めて困難と云える。
これに対し、本発明では、イオン液体を含むイオンゲル5を交差部Aを覆うようにして配置している。例えば、第1の導電板2が、第2の導電板3よりも高電位となるように電圧を印加すると、電気力線は第1の導電板2から導電板3に向かって延びる。イオン液体のアニオンは第1の導電板2とイオンゲル5がなす界面に移動して、第1の導電板2の表面電荷とアニオンとの分極よる電気二重層をなす。そして、イオン液体のカチオンはイオンゲル5と絶縁基板1がなす界面に移動して、カチオンと絶縁基板1の表面電荷との分極よる電気二重層をなす。イオン液体の配合量が十分であれば、電荷量と電束密度の関係をあらわすガウスの法則にしたがって、第1の導電板2から延びる電気力線の殆どは、第1の導電板2とイオンゲル5がなす界面に移動したアニオンによって終端される。絶縁基板1から延びる電気力線の殆どは、イオンゲル5と絶縁基板1がなす界面に移動したカチオンによって終端される。そして、カチオン及びアニオンは、交差部Aにおいて電界集中しにくくなるように分布して、交差部Aにおける電界を大きく緩和することができる。
第1の導電板2が、第2の導電板3よりも低電位となるように電圧を印加した場合は、イオン液体のカチオンは第1の導電板2とイオンゲル5がなす界面に移動して電気二重層をなし、イオン液体のアニオンはイオンゲル5と絶縁基板1がなす界面に移動して電気二重層をなす。イオン液体の配合量が十分であれば、電荷量と電束密度の関係をあらわすガウスの法則にしたがって、第1の導電板2から延びる電気力線の殆どは、第1の導電板2とイオンゲル5がなす界面に移動したカチオンによって終端される。絶縁基板1から延びる電気力線の殆どは、イオンゲル5と絶縁基板1がなす界面に移動したアニオンによって終端される。そして、カチオン及びアニオンは、交差部Aにおいて電界集中しにくくなるように分布して、交差部Aにおける電界を大きく緩和することができる。
エポキシ樹脂などの封止材等は、イオン分極や配向分極であり、分子を移動させることはできない。言い換えれば、第1の導電板2、絶縁基板1の極表面に多くの電荷を移動させて、高密度に配置された電荷による、電界シールドを形成することはできない。
イオンゲルが、従来の高比誘電率材料よりも電界緩和能力に優れている理由は、イオンゲルの中をカチオン及びアニオンが移動して、空間電荷分布を自由に変えることができる点と、カチオン又はアニオンの界面集積によって得られる電気二重層の容量として、高比誘電率材料では得られない、1μF/cm〜20μF/cmの高容量が容易に実現できる点にある。よって、第1の導電板2、絶縁基板1の極表面に移動させて、高密度に配置されたイオン液体の電荷による、電界をシールドを形成することができる。
このようにして、イオンゲル5は、導体端部という幾何学的要因から生じる電界集中を緩和し、交差部Aを起点とし絶縁基板1を破壊電流が貫通する絶縁基板1の絶縁破壊を抑制することができる。そして、同じ作用効果によって、絶縁基板1の外縁を回り込む沿面放電によって起こる沿面破壊をも抑制することができる。
本発明の半導体モジュール100の製造方法は、例えば図5に示されるように、絶縁回路基板4を準備する絶縁回路基板準備工程S1と、絶縁基板1の第1主面と第1の導電板2の側面との交差部Aにイオン液体を含むイオンゲルの前駆材料を塗布するイオンゲル塗布工程S2と、前記イオンゲルの前駆材料を固化させてイオンゲル5とするイオンゲル固化工程S3と、前記第1の導電板2に半導体素子7を接合する半導体素子接合工程S4(第2の導電板3とベース板9との接合、およびワイヤ10のボンディングを含む)と、前記絶縁回路基板、前記イオンゲル、及び前記半導体素子を封止材によって被覆する封止材被覆工程S5と、を備えることができる。
イオンゲル5の形成方法は、特に限定されず、例えばイオン液体と、ゲル状材料、有機溶媒(アセトン、エチルアセテート、トルエンなど)を混合して調製した、イオンゲルの前駆材料を、絶縁基板1の第1主面と第1の導電板2の側面との交差部Aに、ディスペンス法やインクジェット法などの塗布法で膜形成した後、加熱固化することが好ましい。これによれば、イオンゲルを確実に塗布することができるので、塗布むらによるピンホールの発生を防止することができる。イオンゲル5の膜厚は、例えば、0.1〜2mmが好ましく、0.1〜1.0mmがより好ましい。0.1mmより薄いと、交差部Aを完全に覆うことが難しくなる。
以下に実施例を挙げて本発明を更に具体的に説明するが、これらの実施例は本発明の範囲を限定するものではない。
[実施例1]
図6には、絶縁耐圧評価サンプル200の断面図が示されている。厚さ1mmのAlN絶縁基板1の両面に、それぞれ厚さ0.2mmのAlの第1の導電板2及び第2の導電板3を有する、絶縁回路基板4(電気化学工業株式会社製、デンカAlNプレート)を用いた。この絶縁回路基板4の、絶縁基板1の外縁と第1の導電板2との最短距離(第1の額縁長)は、1.5mmで、絶縁基板1の外縁と第2の導電板3との最短距離(第2の額縁長)は0.5mmである。次に、イオン液体として1−エチル−3−メチルイミダゾリウム ビストリフルオロメタンスルフォニルイミド(EMIM TFSI)1質量部と、ゲル材料としてポリ(スチレン−b−メチルメタクリレート−b−スチレン)トリブロック共重合体(PS−PMMA−PS)5質量部と、溶媒としてエチルアセテート15質量部を混合したイオンゲル前駆材料を調製し、インクジェット印刷機を用いて、絶縁基板1の第1主面と第1の導電板2の側面との交差部Aを被覆するように塗布し、100℃で加熱固化させて、交差部Aにイオンゲル5を形成した。次に、絶縁回路基板4を、Sn−40Pbはんだ(ニホンハンダ株式会社製)を介して、Al−SiCのベース板9(電気化学工業製、アルシンク)上に接合し、外部接続端子11を有するケース12に収納し、ケース12にシリコーンゲルの封止材14(モメンティブ・パフォーマンス・マテリアルズ・ジャパン製、TSE3051SK)を充填し100℃で1時間加熱して固化させた後、ケース12に蓋13を接着剤で接着し、絶縁耐圧評価サンプル200とした。なお、本サンプルは絶縁耐圧の評価に限定して使用するので、半導体素子は配設しなかった。
[実施例2]
絶縁回路基板4(電気化学工業株式会社製、デンカAlNプレート)のAlN絶縁基板厚さを0.625mmしたこと以外は実施例1と同様に作製した。
[実施例3]
絶縁回路基板4(電気化学工業株式会社製、デンカSNプレート)に厚さ0.625mmのSiN絶縁基板を用いたこと以外は実施例1と同様に作製した。
[比較例1]
交差部Aにはイオンゲル5を配設せず、AlN絶縁基板1の厚さは0.625mmとした。その他は実施例1と同様に作製した。
[絶縁耐圧評価方法]
上記の絶縁基板1の第1の主面に配置された第1の導電板2と、絶縁基板の第2の主面に配置された第2の導電板3との間に、周波数50Hz、振幅6kVの交流電圧を1分間印加し、絶縁破壊しなかったものを合格、絶縁破壊したものを不合格とした。
[評価結果]
絶縁耐圧の評価結果を表1に示した。実施例1によって、厚さ1mmのAlN基板1で絶縁破壊評価に合格したことを確認し、実施例2で、AlN基板1の厚さを0.625mmと薄くしたが、絶縁基板1の第1主面と第1の導電板2の側面との交差部Aにイオンゲル5を配置したことにより電界集中が緩和され、絶縁基板1は絶縁破壊せず、絶縁破壊評価に合格した。しかしながら、比較例1では、交差部Aにイオンゲル5が配置されていないために電界集中が十分緩和されず、厚さ0.625mmのAlN基板1の絶縁破壊評価は不合格であった。また、実施例3では、厚さ0.625mmのSiN基板1を用い、絶縁基板1の第1主面と第1の導電板2の側面との交差部Aにイオンゲル5を配置することによって、絶縁基板1を0.625mmまで薄くしても、絶縁破壊評価に合格することを確認した。よって、交差部Aにイオンゲル5を配置することによって、絶縁基板を厚さ0.625mmまで薄くすることができた。
1 絶縁基板
2,2a,2b 第1の導電板
3 第2の導電板
4 絶縁回路基板
5 イオンゲル
6 はんだ
7 半導体素子
8 はんだ
9 ベース板
10 ワイヤ
11 外部接続端子
12 ケース
13 蓋
14 封止材
100 半導体モジュール
200 絶縁耐圧評価サンプル
A,B 絶縁基板1の第1主面と第1の導電板2の側面との交差部
A’ 絶縁基板1の第2主面と第2の導電板3の側面との交差部

Claims (5)

  1. 絶縁基板、前記絶縁基板の第1の主面上にあって前記絶縁基板の外縁よりも内側に配置された第1の導電板、前記第1の主面に対向する前記絶縁基板の第2の主面上にあって前記絶縁基板の外縁よりも内側に配置された第2の導電板を有する、絶縁回路基板と、
    前記絶縁基板の第1の主面と前記第1の導電板の側面との交差部を被覆するイオン液体を含むイオンゲルと、
    前記第1の導電板に接合される半導体素子と、
    前記絶縁回路基板、前記イオンゲル、及び前記半導体素子を被覆する封止材と、
    を備えることを特徴とする半導体モジュール。
  2. 前記イオンゲルは、有機カチオンと有機アニオン、もしくは有機カチオンと無機アニオンの組み合わせによって構成される、常温溶融塩のイオン液体を含む、高分子樹脂のゲル材料である請求項1記載の半導体モジュール。
  3. 前記イオンゲルには、イオンゲルの単位面積あたりの静電容量が、1μF/cm以上、20μF/cm以下となるように、イオン液体が配合されている請求項2記載の半導体モジュール。
  4. 絶縁基板、前記絶縁基板の第1の主面上にあって前記絶縁基板の外縁よりも内側に配置された第1の導電板、前記第1の主面に対向する前記絶縁基板の第2の主面上にあって前記絶縁基板の外縁よりも内側に配置された第2の導電板を有する半導体モジュールの製造方法において、
    前記絶縁基板の第1の主面と前記第1の導電板の側面との交差部に、イオン液体を含むイオンゲルの前駆材料を塗布するイオンゲル塗布工程と、
    前記イオンゲルの前駆材料を固化させるイオンゲル固化工程と、
    前記第1の導電板に半導体素子を接合する半導体素子接合工程と、
    前記絶縁回路基板、前記イオンゲル、及び前記半導体素子を封止材によって被覆する封止材被覆工程と、
    を備える半導体モジュールの製造方法。
  5. 前記塗布工程において、イオン液体を含むイオンゲルの前駆材料をインクジェット法又はディスペンス法によって塗布する請求項4記載の半導体モジュールの製造方法。
JP2015146103A 2015-07-23 2015-07-23 半導体モジュール及び半導体モジュールの製造方法 Active JP6540324B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015146103A JP6540324B2 (ja) 2015-07-23 2015-07-23 半導体モジュール及び半導体モジュールの製造方法
US15/177,658 US9818687B2 (en) 2015-07-23 2016-06-09 Semiconductor module and method of manufacturing semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015146103A JP6540324B2 (ja) 2015-07-23 2015-07-23 半導体モジュール及び半導体モジュールの製造方法

Publications (2)

Publication Number Publication Date
JP2017028132A true JP2017028132A (ja) 2017-02-02
JP6540324B2 JP6540324B2 (ja) 2019-07-10

Family

ID=57836221

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015146103A Active JP6540324B2 (ja) 2015-07-23 2015-07-23 半導体モジュール及び半導体モジュールの製造方法

Country Status (2)

Country Link
US (1) US9818687B2 (ja)
JP (1) JP6540324B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098442A (ja) * 2016-12-16 2018-06-21 富士電機株式会社 半導体装置
WO2018159152A1 (ja) * 2017-03-03 2018-09-07 三菱電機株式会社 半導体装置
JP6395173B1 (ja) * 2017-03-29 2018-09-26 三菱電機株式会社 パワー半導体モジュール
WO2018179573A1 (ja) * 2017-03-29 2018-10-04 三菱電機株式会社 パワー半導体モジュール
JP2020526930A (ja) * 2017-07-12 2020-08-31 アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトAbb Power Grids Switzerland Ag パワー半導体モジュール
DE102021200016A1 (de) 2020-02-05 2021-08-05 Fuji Electric Co., Ltd. Halbleitermodul und verfahren zum herstellen eines halbleitermoduls
WO2021229673A1 (ja) * 2020-05-12 2021-11-18 三菱電機株式会社 電力用半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109743882B (zh) * 2016-09-21 2022-12-30 三菱电机株式会社 半导体装置以及电力变换装置
WO2018154687A1 (ja) * 2017-02-23 2018-08-30 三菱電機株式会社 半導体装置
JP2018170362A (ja) * 2017-03-29 2018-11-01 株式会社東芝 半導体モジュール
JP6958026B2 (ja) * 2017-06-30 2021-11-02 富士電機株式会社 半導体装置
US10002821B1 (en) 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
US11071206B2 (en) * 2019-10-17 2021-07-20 Infineon Technologies Austria Ag Electronic system and processor substrate having an embedded power device module
EP3882968A1 (en) * 2020-03-20 2021-09-22 Infineon Technologies AG Power semiconductor package and method for fabricating a power semiconductor package
JP2021158304A (ja) * 2020-03-30 2021-10-07 富士電機株式会社 半導体装置及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851170A (ja) * 1994-08-08 1996-02-20 Tokuyama Corp 半導体素子搭載用基板
JP2000340719A (ja) * 1999-05-26 2000-12-08 Hitachi Ltd パワー半導体装置
JP2002522904A (ja) * 1998-08-05 2002-07-23 インフィネオン テクノロジース アクチエンゲゼルシャフト 高電圧モジュール用の基板
JP2013257482A (ja) * 2012-06-14 2013-12-26 Sony Corp 調光器、撮像素子および表示装置
JP2014229643A (ja) * 2013-05-20 2014-12-08 富士電機株式会社 有機トランジスタ及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3703978B2 (ja) 1998-11-13 2005-10-05 株式会社東芝 半導体装置
US8004075B2 (en) * 2006-04-25 2011-08-23 Hitachi, Ltd. Semiconductor power module including epoxy resin coating
JP2010056244A (ja) * 2008-08-27 2010-03-11 Toshiba Corp 半導体装置
JP5345017B2 (ja) * 2009-08-27 2013-11-20 三菱電機株式会社 電力用半導体装置とその製造方法
JP2012079914A (ja) * 2010-10-01 2012-04-19 Mitsubishi Electric Corp パワーモジュールおよびその製造方法
KR101896665B1 (ko) * 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지
JP5656907B2 (ja) * 2012-04-11 2015-01-21 三菱電機株式会社 パワーモジュール
US8716864B2 (en) * 2012-06-07 2014-05-06 Ixys Corporation Solderless die attach to a direct bonded aluminum substrate
JP5924164B2 (ja) * 2012-07-06 2016-05-25 株式会社豊田自動織機 半導体装置
JP5831401B2 (ja) * 2012-08-24 2015-12-09 三菱電機株式会社 半導体装置
US9349628B2 (en) * 2013-02-25 2016-05-24 Advanced Micro Devices, Inc. Method and an alignment plate for engaging a stiffener frame and a circuit board
US9673118B2 (en) * 2013-11-26 2017-06-06 Mitsubishi Electric Corporation Power module and method of manufacturing power module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851170A (ja) * 1994-08-08 1996-02-20 Tokuyama Corp 半導体素子搭載用基板
JP2002522904A (ja) * 1998-08-05 2002-07-23 インフィネオン テクノロジース アクチエンゲゼルシャフト 高電圧モジュール用の基板
JP2000340719A (ja) * 1999-05-26 2000-12-08 Hitachi Ltd パワー半導体装置
JP2013257482A (ja) * 2012-06-14 2013-12-26 Sony Corp 調光器、撮像素子および表示装置
JP2014229643A (ja) * 2013-05-20 2014-12-08 富士電機株式会社 有機トランジスタ及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098442A (ja) * 2016-12-16 2018-06-21 富士電機株式会社 半導体装置
WO2018159152A1 (ja) * 2017-03-03 2018-09-07 三菱電機株式会社 半導体装置
JPWO2018159152A1 (ja) * 2017-03-03 2019-06-27 三菱電機株式会社 半導体装置
DE112017007351B4 (de) 2017-03-29 2023-02-23 Mitsubishi Electric Corporation Leistungshalbleitermodul
JP6395173B1 (ja) * 2017-03-29 2018-09-26 三菱電機株式会社 パワー半導体モジュール
WO2018179573A1 (ja) * 2017-03-29 2018-10-04 三菱電機株式会社 パワー半導体モジュール
DE112017007351T5 (de) 2017-03-29 2019-12-12 Mitsubishi Electric Corporation Leistungshalbleitermodul
US10892203B2 (en) 2017-03-29 2021-01-12 Mitsubishi Electric Corporation Power semiconductor module
JP2020526930A (ja) * 2017-07-12 2020-08-31 アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトAbb Power Grids Switzerland Ag パワー半導体モジュール
JP7221930B2 (ja) 2017-07-12 2023-02-14 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト パワー半導体モジュール
US11545409B2 (en) 2020-02-05 2023-01-03 Fuji Electric Co., Ltd. Semiconductor module having block electrode bonded to collector electrode and manufacturing method thereof
DE102021200016A1 (de) 2020-02-05 2021-08-05 Fuji Electric Co., Ltd. Halbleitermodul und verfahren zum herstellen eines halbleitermoduls
WO2021229673A1 (ja) * 2020-05-12 2021-11-18 三菱電機株式会社 電力用半導体装置
JPWO2021229673A1 (ja) * 2020-05-12 2021-11-18

Also Published As

Publication number Publication date
US9818687B2 (en) 2017-11-14
JP6540324B2 (ja) 2019-07-10
US20170025344A1 (en) 2017-01-26

Similar Documents

Publication Publication Date Title
JP2017028132A (ja) 半導体モジュール及び半導体モジュールの製造方法
Donzel et al. Nonlinear resistive electric field control for power electronic modules
WO2010147199A1 (ja) 配線基板および電力変換装置
US10743442B2 (en) Cooling devices including jet cooling with an intermediate mesh and methods for using the same
CN107093587B (zh) 半导体装置及其制造方法
US20220077022A1 (en) Semiconductor device
CN107851638B (zh) 功率模块
US9105601B2 (en) Power module package
US9466542B2 (en) Semiconductor device
JP2010186789A (ja) 絶縁回路基板、インバータ装置、及びパワー半導体装置
DE112017004739T5 (de) Halbleitereinheit und Leistungswandler
JP2018110218A (ja) 半導体装置およびその製造方法
US10888941B2 (en) Power semiconductor module
JP2017011049A (ja) 絶縁回路基板及びそれを用いたパワー半導体装置
JP2016163024A (ja) パワーモジュール
JP6559728B2 (ja) 半導体装置及び電力変換装置
JP2010259139A (ja) 絶縁ブスバー及びこれを使用した電力変換装置
JP2000091472A (ja) 半導体装置
JP2013229534A (ja) 半導体装置
JP2013229535A (ja) 半導体装置
DE112018003636T5 (de) Leistungshalbleitermodul
US10892203B2 (en) Power semiconductor module
JP2001057409A (ja) 半導体装置
JP2014107341A (ja) 半導体モジュール
CN117096125A (zh) 一种功率半导体器件及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180416

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190527

R150 Certificate of patent or registration of utility model

Ref document number: 6540324

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250