DE112017007351T5 - Leistungshalbleitermodul - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000000463 material Substances 0.000 claims abstract description 72
- 238000004382 potting Methods 0.000 claims abstract description 69
- 239000003795 chemical substances by application Substances 0.000 claims abstract description 45
- 229920001296 polysiloxane Polymers 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 125000003010 ionic group Chemical group 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 238000011156 evaluation Methods 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 150000003949 imides Chemical class 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 description 29
- 230000005684 electric field Effects 0.000 description 19
- 208000032750 Device leakage Diseases 0.000 description 18
- 239000002608 ionic liquid Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 238000009825 accumulation Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000005336 cracking Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 239000011440 grout Substances 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000011343 solid material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 235000013870 dimethyl polysiloxane Nutrition 0.000 description 1
- 239000004205 dimethyl polysiloxane Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002082 metal nanoparticle Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000009849 vacuum degassing Methods 0.000 description 1
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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Abstract
Es wird ein Leistungshalbleitermodul (100) bereitgestellt, das Folgendes aufweist: eine Basisplatte (5) aus Metall; ein isolierendes Substrat (3a), das auf der Basisplatte (5) aus Metall angeordnet ist und mit einer Elektrode (3b, 3c) versehen ist, ein auf dem isolierenden Substrat (3a) angeordnetes Halbleiterelement (6); ein Gehäuse (7), das auf der Basisplatte (5) aus Metall derart angeordnet ist, dass es das isolierende Substrat (3a) und das Halbleiterelement (6) umgibt; und ein Vergussmaterial (1), das in einen von der Basisplatte (5) aus Metall und dem Gehäuse gebildeten Raum derart eingefüllt ist, dass es das isolierende Substrat (3a) und das Halbleiterelement einkapselt. Das Vergussmaterial (1) beinhaltet ein Silikongel sowie ein Leitfähigkeit verleihendes Mittel, das dem Silikongel zugesetzt ist und Siliciumatome sowie eine ionische Gruppe enthält.
Description
- Technisches Gebiet
- Die vorliegende Erfindung bezieht sich auf ein Leistungshalbleitermodul, bei dem ein Halbleiterelement in einem Gehäuse angeordnet ist sowie mittels eines Verguss-/Einkapselungsmaterials (das im Folgenden als „Vergussmaterial“ bezeichnet wird) eingekapselt ist.
- Einschlägiger Stand der Technik
- Es gibt zwei Typen von Leistungshalbleitermodulen, von denen der eine durch Spritzpressen eingekapselt wird und der andere durch Vergießen eingekapselt (oder eingeschlossen) wird. Das Spritzpressen wird häufig für klein dimensionierte Leistungshalbleitermodule verwendet. Das Vergießen wird häufig für Leistungshalbleitermodule mittlerer Größe oder groß dimensionierte Leistungshalbleitermodule verwendet.
- Ein Leistungshalbleitermodul beim einschlägigen Stand der Technik, das durch Vergießen eingekapselt ist, weist Folgendes auf: ein Gehäuse, das aus einer Basisplatte aus Metall und rahmenartigen Gehäusewänden gebildet ist, die die Basisplatte aus Metall umgeben; ein Keramiksubstrat, das Elektroden aufweist und in dem Gehäuse angeordnet ist und dabei auf der Basisplatte aus Metall befestigt ist, auf dem Keramiksubstrat befestigte Halbleiterelemente; Drähte, die zur Herstellung von elektrischen Verbindungen zwischen den Halbleiterelementen und den Elektroden des Keramiksubstrats verwendet werden; ein Silikongel als Vergussmaterial, das in das Gehäuse gefüllt ist, um dadurch einzelne Komponenten in dem Gehäuse einzukapseln; und eine Abdeckung, die zum Bedecken einer oberen Öffnung des Gehäuses ausgebildet ist.
- In den letzten Jahren wird zunehmend von den Leistungshalbleitermodulen eine hohe Stehspannung verlangt. Derzeit verwenden Züge oder Schienenfahrzeuge beispielsweise Modulprodukte, die einer Spannung von 6,5 kV standhalten können. Als ein Verfahren zum Reduzieren des Ausmaßes eines Leckstroms in dem Element zum Steigern der Stehspannung wird im Allgemeinen folgendes Verfahren verwendet. Das bedeutet, es wird ein Schutzring um die Halbleiterelemente herum angeordnet, um ein in diesem Bereich erzeugtes elektrisches Feld anzubauen sowie eine Ladungsakkumulation auf der Oberfläche der Halbleiterelemente zu unterdrücken. Außerdem hat man auch eine Reduzierung der Größe des Halbleiterelements geprüft, um Kosten einzusparen.
- Als eine Maßnahme zur Reduzierung der Größe des Halbleiterelements ist es vorstellbar, die Größe des Schutzrings um das Halbleiterelement herum zu reduzieren. In diesem Fall besteht jedoch das Risiko der Erhöhung eines Leckstroms innerhalb des Halbleiterelements. Außerdem werden unter Bedingungen mit hoher Spannung Ladungen in kontinuierlicher Weise von einem Draht emittiert, die sich dann in einer Region akkumulieren, in der der Schutzring gebildet ist, wobei dies zu einem Problem dahingehend führt, dass keine ausreichende Entspannung bzw. Relaxation eines elektrischen Feldes erzielt werden kann.
- Als eine Vorgehensweise zum Überwinden der vorstehend beschriebenen Gegebenheiten wird ein isolierendes, aufladendes Material, das eine geringere Aufladbarkeit als Einkapselungsmaterial aufweist, um die Drähte herum angeordnet, um zu verhindern, dass sich Ladungen von dem Draht in das Einkapselungsmaterial bewegen, um dadurch das Entstehen eines Leckstroms im Inneren des Halbleiterelements zu reduzieren (siehe z.B. Patentliteratur 1).
- Als weitere Vorgehensweise wird ein Vergussmaterial in zwei Schichten vorgesehen. In diesem Fall sind halbleitende Partikel in einer unteren Schicht (auf einer Vorrichtungs- oder Substratseite) dispergiert, um dadurch einen nichtlinearen Isolationswiderstand zu gewährleisten. Mit dieser Konstruktion kann in einem Bereich, der von einem hohen elektrischen Feld betroffen ist, eine Relaxation des elektrischen Felds ermöglicht werden (siehe z.B. Patentliteratur 2).
- Bei noch einer weiteren Vorgehensweise wird ein Ionengel, dem eine ionische Flüssigkeit zugesetzt ist, an einer Schnittstelle zwischen einer Hauptfläche eines isolierenden Substrats und einer Seitenfläche einer leitfähigen Platte aufgebracht, die auf der Hauptfläche des isolierenden Substrats angeordnet ist. Anschließend wird die Gesamtheit der Halbleiterelemente mit einem Gel beschichtet, dem keine ionische Flüssigkeit zugesetzt ist, um dadurch ein elektrisches Feld zu entspannen und eine Entladung bei einem Kriechstrom des isolierenden Substrats zu unterdrücken (siehe z.B. Patentliteratur 3).
- Liste zum Stand der Technik
- Patentliteratur
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- [PTL 1]
JP 2007-305757 A - [PTL 2]
JP 10-270609 A - [PTL 3]
JP 2017-28132 A - Kurzbeschreibung der Erfindung
- Technisches Problem
- Bei dem Verfahren, wie es in der Patentliteratur 1 beschrieben ist, wird das Material mit geringer Aufladbarkeit um jeden Draht herum angeordnet. Es ist jedoch eine große Anzahl von Drähten in dichter Anordnung vorgesehen, und aus diesem Grund ist ein komplizierter Vorgang zum Anordnen des Materials mit geringer Aufladbarkeit um jeden Draht herum erforderlich. Aus diesem Grund ist dieses Verfahren nicht praktikabel.
- Das in der Patentliteratur 2 beschriebene Verfahren bereitet aufgrund der zweilagigen Struktur des Vergussmaterials ein Problem durch hohe Kosten. Da ferner das Vergussmaterial, in dem halbleitende Partikel dispergiert sind, einen nichtlinearen Isolationswiderstand aufweist, kann nur ein konzentriertes elektrisches Feld entspannt werden. Ferner wird dann, wenn das elektrische Feld ein bestimmtes Niveau überschreitet, der Isolationswiderstand rasch vermindert, wobei dies zu einem Problem einer Verminderung der Stehspannung des eigentlichen Moduls führt. Da außerdem das Vergussmaterial aus einem EpoxyHarz gebildet ist, kommt es bei einem Keramiksubstrat zu Rissbildung aufgrund von Schrumpfungen beim Aushärten.
- Bei dem in der Patentliteratur 3 beschriebenen Verfahren wird das Ionengel mit einem Gel beschichtet, dem keine ionische Flüssigkeit zugesetzt ist. Die in dem Ionengel enthaltene ionische Flüssigkeit dispergiert somit in das Gel, dem keine ionische Flüssigkeit zugesetzt ist, so dass die Ionenkonzentration in dem Ionengel allmählich geringer wird, wobei dies zu einem Problem dahingehend führt, dass eine ursprünglich vorhandene Fähigkeit zur Relaxation eines elektrischen Felds verlorengeht. Außerdem ist die Position, an der gemäß der Beschreibung in Patentliteratur 3 das Ionengel aufzubringen ist, nicht geeignet zur Reduzierung von Ladungen, die sich an dem Schutzring um das Halbleiterelement herum ansammeln.
- Die vorliegende Erfindung ist im Hinblick auf eine Lösung der vorstehend geschilderten Probleme erfolgt, und die Aufgabe der vorliegenden Erfindung besteht somit in der Angabe eines kostengünstigen Leistungshalbleitermoduls, bei dem eine Rissbildung eines isolierenden Substrats sowie eine Reduzierung der Stehspannung eines Moduls unterdrückt werden können und außerdem auch eine Konzentration eines elektrischen Feldes an einem Schutzring verhindert werden kann, so dass ein in einer Verarmungsschicht im Inneren eines Halbleiterelements erzeugter Leckstrom des Elements reduziert werden kann und darüber hinaus ein Vergussmaterial seine Fähigkeit zur Relaxation eines elektrischen Feldes für eine lange Zeitdauer aufrechterhalten kann.
- Lösung des Problems
- Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Leistungshalbleitermodul bereitgestellt, das Folgendes aufweist: eine Basisplatte aus Metall; ein isolierendes Substrat, das auf der Basisplatte aus Metall angeordnet ist und mit einer Elektrode versehen ist; ein auf dem isolierenden Substrat angeordnetes Halbleiterelement; ein Gehäuse, das auf der Basisplatte aus Metall derart angeordnet ist, dass es das isolierende Substrat und das Halbleiterelement umgibt; und ein Vergussmaterial, das in einen von der Basisplatte aus Metall und dem Gehäuse gebildeten Raum derart eingefüllt ist, dass es das isolierende Substrat und das Halbleiterelement dicht einschließt, wobei das Vergussmaterial ein Silikongel sowie ein Leitfähigkeit verleihendes Mittel enthält, das dem Silikongel zugesetzt ist und Siliciumatome und eine ionische Gruppe enthält.
- Vorteilhafte Wirkungen der Erfindung
- Bei dem Leistungshalbleitermodul gemäß der vorliegenden Erfindung muss das Vergussmaterial keine zweilagige Struktur aufweisen, so dass sich Kosten einsparen lassen. Ferner weist das Leitfähigkeit verleihende Mittel, das in dem Silikongel enthalten ist, eine gleichmäßige Konzentration auf, so dass keine Gefahr besteht, dass eine Ionenkonzentration in dem Silikongel zusammen mit einer Dispersion vermindert wird. Als Folge hiervon kann das Vergussmaterial seine Fähigkeit zur Relaxation eines elektrischen Feldes für eine lange Zeitdauer aufrechterhalten. Da es sich bei dem Vergussmaterial um ein Gel handelt, verursacht das isolierende Substrat weniger Rissbildung.
- Da das Vergussmaterial gebildet wird, indem dem Gel das Leitfähigkeit verleihende Mittel zugesetzt wird, wird ein Isolationswiderstand an einer Grenzfläche zwischen dem Vergussmaterial und dem Halbleiterelement vermindert, so dass wiederum das Ausmaß von akkumulierten Ladungen an der Grenzfläche vermindert wird und ein im Inneren des Halbleiterelements erzeugter Vorrichtungs-Leckstrom reduziert wird. Darüber hinaus ist die Leitfähigkeit des Vergussmaterials nicht hoch genug, um Isolationseigenschaften des Moduls zu verringern. Die Leitfähigkeit ist vielmehr wirksam zur Relaxation eines konzentrierten elektrischen Feldes, um dadurch eine Reduzierung der Stehspannung des eigentlichen Moduls zu unterdrücken.
- Figurenliste
- In den Zeichnungen zeigen:
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1 eine Schnittdarstellung zur Erläuterung eines Leistungshalbleitermoduls gemäß einer Ausführungsform der vorliegenden Erfindung; -
2 eine Draufsicht zur Erläuterung eines Halbleiterelements in dem Leistungshalbleitermodul gemäß der Ausführungsform der vorliegenden Erfindung; -
3 eine exemplarische Schnittdarstellung zur Erläuterung eines Hauptbereichs eines Leistungshalbleitermoduls gemäß einem Vergleichsbeispiel, in der eine Ladungsakkumulation um einen Schutzring herum sowie eine Formgebung einer Verarmungsschicht-Grenzfläche dargestellt sind; -
4 eine Schnittdarstellung zur Erläuterung eines Hauptbereichs des Leistungshalbleitermoduls gemäß der Ausführungsform der vorliegenden Erfindung, in der eine Ladungsakkumulation um einen Schutzring herum sowie eine Formgebung einer Verarmungsschicht-Grenzfläche dargestellt sind; -
5 eine graphische Darstellung zur Erläuterung eines Resultats beim Messen eines Vorrichtungs-Leckstroms in einer IGBT-Vorrichtung, die durch Vergießen mit einem Silikongel eingekapselt ist, dem kein Leitfähigkeit verleihendes Mittel zugesetzt ist; -
6 eine graphische Darstellung zur Erläuterung eines Resultats beim Messen eines Vorrichtungs-Leckstroms in einer IGBT-Vorrichtung, die durch Vergießen mit einem Silikongel eingekapselt ist, dem ein Leitfähigkeit verleihendes Mittel zugesetzt ist; -
7 eine Draufsicht zur Erläuterung eines Kammelektrodensubstrats; -
8 eine schematische Darstellung zur Erläuterung eines Verfahrens zum Messen eines Grenzflächen-Isolationswiderstands eines Kammelektrodensubstrats; -
9 eine graphische Darstellung zur Erläuterung der Relation zwischen einer Spannungsanlegungszeit und einem Leckstrom an einer Kammelektroden-Grenzfläche in einem Kammelektrodensubstrat; -
10 eine Draufsicht zur Erläuterung, wie Halbleiterelemente auf einer Basisplatte aus Metall in einem auszuwertenden Modul angebracht sind; -
11 eine Schnittdarstellung zur Erläuterung einer Modulanordnung des auszuwertenden Moduls; -
12 eine graphische Darstellung zur Erläuterung der Relation zwischen einer Spannungsanlegungszeit und einem Leckstroms an einer Kammelektroden-Grenzfläche in einem Kammelektrodensubstrat, das durch ein Vergussmaterial eingekapselt ist, zur Verwendung in einem auszuwertenden Modul; und -
13 eine graphische Darstellung zur Erläuterung eines Auswertungsresultats eines auszuwertenden Moduls. - Beschreibung von Ausführungsformen
- Ausführungsform
-
1 zeigt eine Schnittdarstellung zur Erläuterung eines Leistungshalbleitermoduls gemäß einer Ausführungsform der vorliegenden Erfindung.2 zeigt eine Draufsicht zur Erläuterung eines Halbleiterelements in dem Leistungshalbleitermodul gemäß der Ausführungsform der vorliegenden Erfindung. - Gemäß
1 weist ein Leistungshalbleitermodul100 Folgendes auf: eine Basisplatte5 aus Metall; ein DBC- (Direct Bond Copper) Substrat3 , das durch Bonden auf der Basisplatte5 aus Metall angebracht ist; Halbleiterelemente6 , die durch Bonden auf dem DBC-Substrat3 angebracht sind; eine Vielzahl von externen Anschlüssen2 zur elektrischen Verbindung mit beliebigen externen Einrichtungen; ein Gehäuse7 , das auf der Basisplatte5 aus Metall derart angebracht ist, dass es z.B. den externen Anschluss2 , das DBC-Substrat3 und die Halbleiterelemente6 umgibt; ein Vergussmaterial1 , das in einen durch die Basisplatte5 aus Metall und das Gehäuse7 gebildeten Raum eingefüllt ist, um das DBC-Substrat3 , die Halbleiterelemente6 sowie andere derartige Komponenten dicht einzuschließen bzw. einzukapseln; sowie eine Abdeckung8 , die zum Bedecken einer oberen Öffnung des Gehäuses7 ausgebildet ist. - Das DBC-Substrat
3 ist gebildet, indem eine Schaltungsschicht aus Kupfer oder Kupferlegierung durch direktes Bonden auf beide Seiten eines isolierenden Substrats3a aufgebracht ist. Bei dem isolierenden Substrat3a handelt es sich z.B. um ein Keramiksubstrat. Ein Schaltungsnetzwerk, das auf einer oberen Oberfläche des isolierenden Substrats3a angeordnet ist, bildet eine obere Elektrode3b , und ein an einer unteren Oberfläche desselben angeordnetes Schaltungsnetzwerk bildet eine untere Elektrode3c . Bei dem Halbleiterelement6 handelt es sich um ein Leistungshalbleiterelement, wie z.B. einen IGBT (Bipolartransistor mit isoliertem Gate) oder einen MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor). - Die Basisplatte
5 aus Metall und das DBC-Substrat3 sowie das DBC-Substrat3 und das Halbleiterelement6 sind jeweils durch Bonden miteinander verbunden, beispielsweise durch Löt-Bonden, Bonden mit Metall-Nanopartikeln, Bonden auf der Basis von Metalldiffusion oder Ultraschall-Bonden. Elektrische Verbindungen zwischen den Halbleiterelementen6 sowie zwischen dem Halbleiterelement6 und der oberen Elektrode3b des DBC-Substrats3 sind durch Draht-Bonden, d.h. durch Drähte9 , gebildet. - Auf dem Halbleiterelement
6 ist ein sogenannter Schutzring gebildet, d.h. ein Schutzring11 , bei dem es sich um eine Struktur zur Relaxation des elektrischen Feldes handelt. Wie in2 dargestellt, beinhaltet der Schutzring11 eine Vielzahl von leitfähigen Ringen, die in gewissen Abständen um einen Außenumfangsbereich der Oberfläche des Halbleiterelements6 angeordnet sind. Eine Elektrode10 ist in einer Oberflächenregion des Halbleiterelements6 angeordnet, die von dem Schutzring11 umgeben ist. - Die Anzahl der Schutzringe
11 ist in geeigneter Weise in Übereinstimmung mit dem Typ des Halbleiterelements6 vorgegeben. Ferner ist ein halbleitender, semiisolierender Siliciumnitridfilm (SinSiN-Film) zur Relaxation des elektrischen Feldes durch CVD bzw. chemisches Abscheiden aus der Dampfphase zwischen den leitfähigen Ringen des Schutzrings11 auf der Oberfläche des Halbleiterelements6 gebildet. - Das Vergussmaterial
1 wird durch Zugeben eines Leitfähigkeit verleihenden Mittels zu einem Gel gebildet und dient zum Reduzieren eines Isolationswiderstands an einer Grenzfläche zwischen dem Vergussmaterial1 und dem Halbleiterelement6 . Das Gel besitzt eine hohe Viskosität und eine geringere Fluidität aufgrund seines Dispersoid-Schaltungsnetzwerks, und ein Gesamtsystem desselben liegt somit in einem festen Zustand vor. - Zum Reduzieren von Spannungen an dem Draht
9 sowie zur Gewährleistung der Zuverlässigkeit des Draht-Bondens für eine lange Zeitdauer ist das Gel für das Vergussmaterial11 vorzugsweise aus einem Material mit einem niedrigen Elastizitätsmodul gebildet. In dem vorliegenden Beispiel wird ein Silikongel verwendet. Das Silikongel kann durch Verwendung eines additionsvernetzenden oder eines kondensationsvernetzenden Systems gebildet werden. Bei dem Silikongel kann es sich um eines auf Dimethylpolysiloxan-Basis oder um eines auf Methylphenylpolysiloxan-Basis handeln. - Das Leitfähigkeit verleihende Mittel muss mit dem Silikongel kompatibel sein, und aus diesem Grund ist eine silikonmodifizierte ionische Flüssigkeit bevorzugt. Insbesondere enthält das Leitfähigkeit verleihende Mittel Siliciumatome und ionische Gruppen. Hinsichtlich der Eigenschaft der silikonmodifizierten ionischen Flüssigkeit, ist die Flüssigkeit mit einem nicht ausgehärteten bzw. unvernetzten Silikongel kompatibel, wobei sich jedoch nach dem Aushärten des Silikongels die Flüssigkeit auf dem Halbleiterelement und der Oberfläche des Substrats ansammelt.
- Somit können nur der Isolationswiderstand an der Grenzfläche zwischen dem Vergussmaterial
1 und dem Halbleiterelement sowie der Isolationswiderstand zwischen dem Vergussmaterial1 und dem Substrat ohne extreme Verringerung des spezifischen Durchgangs-Isolationswiderstands des Vergussmaterials1 reduziert werden. Somit kann eine Zugabemenge der silikonmodifizierten ionischen Flüssigkeit verringert werden. - Das Vergussmaterial
1 wird gebildet durch Zugeben des Leitfähigkeit verleihenden Mittels zu dem Silikongel, und somit handelt es sich bei dem Isolationswiderstand des Vergussmaterials1 um einen nichtlinearen Isolationswiderstand. Mit dieser Struktur ist es möglich, die Reduzierung der Stehspannung des eigentlichen Moduls aufgrund der dispergierten nicht leitfähigen Partikel zu unterdrücken, wie dies vorstehend als Problem bei dem Verfahren der Patentliteratur 2 beschrieben ist. - Außerdem ist das Vergussmaterial
1 nicht groß genug, um die Isolierungseigenschaften des Moduls zu verringern. Das Material dient vielmehr zur Relaxation eines konzentrierten elektrischen Feldes. Somit kann die Reduzierung der Stehspannung des eigentlichen Moduls verhindert werden. - Das Vergussmaterial
1 , das in einen durch die Basisplatte5 aus Metall und das Gehäuse7 definierten Raum gefüllt ist, wird nicht mit einem Gel beschichtet, das keine ionische Flüssigkeit enthält. Außerdem besitzt das Leitfähigkeit verleihende Mittel in dem Vergussmaterial1 eine gleichmäßige Konzentration. Somit wird eine Reduzierung der Konzentration des Leitfähigkeit verleihenden Mittels in dem Vergussmaterial1 unterbunden, und das Material kann seine Fähigkeit zur Relaxation eines elektrischen Feldes für eine lange Zeitdauer aufrechterhalten. - Ein Leitfähigkeit verleihendes Mittel, das nicht silikonmodifiziert ist, ist mit dem Silikongel nicht kompatibel und trennt sich daher von diesem. Beispielsweise war in einem Fall, in dem einem Silikongel eine ionische Flüssigkeit mit der Bezeichnung Enstat PR-IL1 (Produkt der Kagen Sangyo Co., Ltd.) als Leitfähigkeit verleihendes Mittel zugesetzt worden war, das nicht silikonmodifiziert ist, die Flüssigkeit nicht kompatibel mit dem Silikongel.
- Unter Bezugnahme auf
3 und4 erfolgt nun eine Beschreibung eines Effekts der Reduzierung eines Element-Leckstroms sowie eines Effekts der Erhöhung einer Stehspannung, die von dem Leistungshalbleitermodul gemäß der vorliegenden Erfindung erzielt werden.3 zeigt eine Schnittdarstellung zur Erläuterung eines Hauptbereichs eines Leistungshalbleitermoduls gemäß einem Vergleichsbeispiel, in der eine Ladungsakkumulation um einen Schutzring sowie eine Formgebung einer Verarmungsschicht-Grenzfläche veranschaulicht sind. -
4 zeigt eine Schnittdarstellung zur Erläuterung eines Hauptbereichs des Leistungshalbleitermoduls gemäß der Ausführungsform der vorliegenden Erfindung, in der eine Ladungsakkumulation um den Schutzring sowie eine Formgebung einer Verarmungsschicht-Grenzfläche veranschaulicht sind. - Bei einem Leistungshalbleitermodul
200 eines Vergleichsbeispiels, wie es in3 dargestellt ist, wird ein Halbleiterelement6 gebildet aus einer Aluminiumelektrode12 , einer P-leitendem Schicht13 , einer N--leitenden Schicht14 , einer N+-leitendem Schicht15 sowie einer Zwischenlagenschicht16 aus SiO2, PSG und SinSiN und wird durch ein Silikongel20 als Vergussmaterial, dem kein Leitfähigkeit verleihendes Mittel zugesetzt ist, eingekapselt. - Bei dem Leistungshalbleitermodul
100 gemäß der vorliegenden Erfindung, wie es in4 dargestellt ist, ist das ähnlich ausgebildete Halbleiterelement6 durch das Vergussmaterial1 eingekapselt, das durch Zugeben eines Leitfähigkeit verleihenden Mittels zu einem Silikongel gebildet ist. Bei dem Silikongel20 handelt es sich um das gleiche, das auch das Vergussmaterial1 bildet. - Bei dem Leistungshalbleitermodul
200 gemäß dem Vergleichsbeispiel werden Ladungen in kontinuierlicher Weise von Drähten emittiert. Die Ladungen, die von jedem Draht9 emittiert werden und eine Region erreichen, die dem Schutzring11 entspricht, verbleiben in der Region und sammeln sich an. Wie in3 dargestellt ist, sammeln sich insbesondere Ladungen mit positiven beweglichen Ionen17 und negativen beweglichen Ionen18 an einer Grenzfläche zwischen dem Halbleiterelement6 und dem Silikongel20 in der Region an, die dem durch die Aluminiumelektroden12 gebildeten Schutzring11 entspricht. Die akkumulierten Ladungen drücken eine Verarmungsschicht-Grenzfläche19 nach außen. - Als Folge hiervon steigt ein Element-Leckstrom an, der in der Verarmungsschicht im Inneren des Halbleiterelements
6 erzeugt wird. Außerdem führt die Verformung der Verarmungsschicht-Grenzfläche19 zu einem nicht gleichmäßigen elektrischen Feld zwischen den Aluminiumelektroden12 , die den Schutzring11 bilden, d.h. zu einem konzentrierten elektrischen Feld. In der Region, in der das elektrische Feld konzentriert vorliegt, kann es möglicherweise zu einem dielektrischen Durchbruch kommen. - Der Anmelder der vorliegenden Erfindung hat die vorstehend geschilderte Struktur überprüft und festgestellt, dass ein elektrischer Widerstand bei niedriger Temperatur ansteigt, da der elektrische Widerstand des SinSiN-Films eine hohe Temperaturabhängigkeit besitzt. Wenn bei dem Leistungshalbleitermodul
200 des Vergleichsbeispiels der Widerstand des SinSiN-Films unter Bedingungen mit niedriger Temperatur ansteigt, bleiben somit Ladungen, die von dem Draht9 emittiert werden und die dem Schutzring11 entsprechende Region erreichen, in dieser Region und sammeln sich mehr und mehr an. Infolgedessen wird der Element-Leckstrom, der in der Verarmungsschicht im Inneren des Halbleiterelements6 erzeugt wird, in einem Bereich mit niedriger Temperatur noch weiter erhöht. - Bei dem Leistungshalbleitermodul
100 gemäß der vorliegenden Erfindung befindet sich das Vergussmaterial1 in Kontakt mit der Oberfläche des Halbleiterelements6 sowie dem Schutzring11 , der an dem Außenumfangsbereich von der Oberfläche des Halbleiterelements6 angeordnet ist. Somit sammelt sich das dem Silikongel zugesetzte, Leitfähigkeit verleihende Mittel auf der Oberfläche des Halbleiterelements6 , so dass ein Isolationswiderstand an der Grenzfläche zwischen dem Halbleiterelement6 und dem Vergussmaterial1 vermindert wird. Mit dieser Konstruktion erfolgt hinsichtlich der Ladungen, die von dem Draht9 emittiert werden und die dem Schutzring11 entsprechende Region erreichen, eine unmittelbare Bewegung derselben, so dass eine Ladungsakkumulation unterdrückt wird. - Das bedeutet, wie in
4 dargestellt, in der Region zwischen den Aluminiumelektroden12 , die den Schutzring11 bilden, wird die Akkumulation von Ladungen an der Grenzfläche zwischen dem Halbleiterelement6 und dem Vergussmaterial1 unterdrückt, und die Ladungen werden vermindert. Somit behält die Verarmungsschicht-Grenzfläche19 eine normale Form, und als Folge hiervon wird wiederum ein Anstieg bei dem Element-Leckstrom unterdrückt, der in der Verarmungsschicht im Inneren des Halbleiterelements erzeugt wird. - Ferner kann sogar unter Bedingungen mit niedriger Temperatur ein Anstieg in dem Widerstand des SinSiN-Films, der aufgrund der niedrigen Temperatur auftritt, mit einer Verringerung des Isolationswiderstands an der Grenzfläche zwischen dem Halbleiterelement
6 und dem Vergussmaterial1 kompensiert werden. Infolgedessen wird die Akkumulation von Ladungen an der Grenzfläche zwischen dem Halbleiterelement6 und dem Vergussmaterial1 unterdrückt, und die Ladungen werden reduziert. Diese Struktur unterdrückt einen Anstieg bei dem in der Verarmungsschicht im Inneren des Halbleiterelements erzeugten Element-Leckstrom auch in einem niedrigen Temperaturbereich. - Als Nächstes werden unter Bezugnahme auf
5 und6 Resultate der Messung eines Vorrichtungs-Leckstroms in einer IGBT-Vorrichtung als Halbleiterelement beschrieben.5 zeigt eine graphische Darstellung zur Erläuterung eines Resultats beim Messen eines Vorrichtungs-Leckstroms in einer IGBT-Vorrichtung, die durch Vergießen mit einem Silikongel eingekapselt ist, dem kein Leitfähigkeit verleihendes Mittel zugesetzt ist. -
6 zeigt eine graphische Darstellung zur Erläuterung eines Resultats beim Messen eines Vorrichtungs-Leckstroms in einer IGBT-Vorrichtung, die durch Vergießen mit einem Silikongel eingekapselt ist, dem ein Leitfähigkeit verleihendes Mittel zugesetzt ist. Der Vorrichtungs-Leckstrom wurde in Bezug auf einen einzelnen Chip bei Raumtemperatur gemessen. Bei dieser Auswertung wird ein Element-Leckstrom nicht separat ausgewertet. Das bedeutet, der Vorrichtungs-Leckstrom umfasst bei diesem Beispiel den Element-Leckstrom. - In einem Fall, in dem als Vergussmaterial das Silikongel verwendet wurde, dem kein Leitfähigkeit verleihendes Mittel zugesetzt war, hat gemäß der Darstellung in
5 der Vorrichtungs-Leckstrom 20 mA nach etwa 1 fs ab der Spannungsanlegung überschritten. Dagegen ist in einem Fall, in dem als Vergussmaterial das Silikongel verwendet wurde, dem ein Leitfähigkeit verleihendes Mittel zugesetzt war, gemäß der Darstellung in6 der Vorrichtungs-Leckstrom nicht über etwa 5 mA angestiegen. Wie vorstehend beschrieben, hat es sich bestätigt, dass der Vorrichtungs-Leckstrom durch Zugeben des Leitfähigkeit verleihenden Mittels zu dem Gel als Vergussmaterial reduziert werden kann, um dadurch einen Isolationswiderstand an der Grenzfläche zwischen dem Vergussmaterial und dem Halbleiterelement zu unterdrücken. - Eine optimale Menge des Leitfähigkeit verleihenden Mittels, die dem Gel zuzusetzen ist, variiert z.B. in Abhängigkeit von der chemischen Struktur des Leitfähigkeit verleihenden Mittels oder des Gels. Somit ist es schwierig, die optimale Menge auf der Basis einer Zugabemenge zu definieren. In Anbetracht hiervon hat sich der Anmelder der vorliegenden Erfindung auf das folgende Verfahren konzentriert.
- Das bedeutet, im Hinblick auf eine Struktur, bei der ein Kammelektrodensubstrat, das durch Bilden einer kammförmigen entgegengesetzten Elektrodenstruktur bzw. Gegenelektrodenstruktur auf einem Keramiksubstrat erzeugt wird, mit einem Vergussmaterial eingekapselt ist, wird eine optimale Menge des Leitfähigkeit verleihenden Mittels auf der Basis eines Isolationswiderstands (Stromwert) an einer Grenzfläche zwischen dem Vergussmaterial und dem Kammelektrodensubstrat definiert. Wenn in dieser Hinsicht der Grenzflächen-Isolationswiderstand exzessiv gering ist, fließt ein Strom an der Grenzfläche zwischen dem Vergussmaterial und dem Substrat, wobei dies zu einem Versagen der Isolierung führt.
- Daher hat der Anmelder der vorliegenden Erfindung in Betracht gezogen, dass eine Spanne der zuzusetzenden, optimalen Menge des Leitfähigkeit verleihenden Mittels nicht auf der Basis der Zugabemenge, sondern auf der Basis einer Spanne des Isolationswiderstands an der Grenzfläche zwischen dem Substrat und dem Vergussmaterial definiert werden kann, dem das Leitfähigkeit verleihende Mittel zugesetzt worden ist.
- Als Nächstes wird die Spanne des Isolationswiderstands an der Grenzfläche zwischen dem Vergussmaterial und dem Substrat untersucht.
7 zeigt eine Draufsicht zur Erläuterung eines Kammelektrodensubstrats.8 zeigt eine schematische Ansicht zur Erläuterung eines Verfahrens zum Messen eines Grenzflächen-Isolationswiderstands eines Kammelektrodensubstrats.9 zeigt eine graphische Darstellung zur Erläuterung der Relation zwischen einer Spannungsanlegungszeit und einem Leckstrom an einer Kammelektroden-Grenzfläche in einem Kammelektrodensubstrat. - Wie in
7 dargestellt, wird ein Kammelektrodensubstrat21 als auszuwertendes Substrat folgendermaßen hergestellt. Genauer gesagt wird eine Oberfläche eines DBC-Substrats mit Nickel plattiert. In diesem Fall wird das DBC-Substrat durch Bonden von Kupfer an eine Oberfläche eines isolierenden Substrats22 gebildet. Das resultierende Substrat wird dann einer Strukturierung durch Ätzen unterzogen, um dadurch eine kammförmige, entgegengesetzte Elektrodenstruktur bzw. Gegenelektrodenstruktur23 zu bilden. - Die kammförmige Gegenelektrodenstruktur
23 besitzt somit eine zweilagige Struktur, die aus Nickel und Kupfer gebildet ist. Bei dem isolierenden Substrat22 handelt es sich um ein Siliciumnitrid-Substrat mit den Abmessungen 45,2 mm × 34 mm × 0,635 mm. In der kammförmigen Gegenelektrodenstruktur23 sind Kammzähnen entsprechende Elektrodenpaare einander abwechselnd in Abständen von 1 mm angeordnet. - Wie in
8 dargestellt, wurde der Grenzflächen-Isolationswiderstand in einem Zustand gemessen, in dem das Kammelektrodensubstrat21 in einem Gehäuse24 angeordnet war und durch ein Vergussmaterial25 eingekapselt war. Ferner waren Elektrodendrähte27 und28 mit einem hochohmigen Messgerät26 verbunden. In dem vorliegenden Beispiel wurden die Drähte aus einem jeweiligen Elektrodenaustrittsbereich23a der kammförmigen Gegenelektrodenstruktur23 in dem Kammelektrodensubstrat21 nach außen geführt. In diesem Zustand wurde an die Elektrodendrähte27 und28 eine Gleichspannung von 1 kV angelegt, und es wurde ein Leckstrom an der Kammelektroden-Grenzfläche zwischen dem Kammelektrodensubstrat21 und dem Vergussmaterial25 gemessen. - Die Messergebnisse sind in
9 veranschaulicht. In9 zeigt die durchgezogene Linie das Resultat, das sich bei dem Vergussmaterial25 ergab, das durch Zugabe von 0,00005 Gew.-% X-40-2450 (Produkt von Shin-Etsu Chemical Co., Ltd.) zu SE-1885 (Dow Corning Toray Co., Ltd.) gebildet wurde, und die unterbrochene Linie veranschaulicht das Resultat, das sich bei dem Vergussmaterial25 ergab, das ausschließlich aus Silikongel bestand. SE-1885 wird nach dem Aushärten zu einem Silikongel. - Ferner handelt es sich bei X-40-2450 um ein eine ionische Gruppe enthaltendes Silikonoligomer (silikonmodifizierte ionische Flüssigkeit), das durch Silikonmodifizierung einer ionischen Flüssigkeit erzeugt wird. Bei der ionischen Gruppe handelt es sich um Bis(trifluormethansulfon)imid zur Wirkung als Leitfähigkeit verleihendes Mittel.
- Wie aus
9 ersichtlich, wurde bei Verwendung eines Einkapselungsmaterials, das unter Zusetzen des Leitfähigkeit verleihenden Mittels zu dem Silikongel gebildet wurde, als Vergussmaterial25 der Leckstrom an der Kammelektroden-Grenzfläche im Verlauf der Zeit vermindert, wobei er sich anschließend auf einem im Wesentlichen konstanten Niveau einpendelte. Das vorstehende Resultat zeigt an, dass der Grenzflächen-Isolationswiderstand durch das Zugeben nur einer geringen Menge des Leitfähigkeit verleihenden Mittels reduziert werden kann. - Wie ebenfalls aus
9 ersichtlich ist, fließt bei Verwendung des Silikongels, dem kein Leitfähigkeit verleihendes Mittel zugesetzt ist, als Vergussmaterial25 ein hoher Leckstrom an der Kammelektroden-Grenzfläche unmittelbar nach der Spannungsanlegung, wobei dieser allmählich abnimmt und sich nach 300 Sekunden auf einem im Wesentlichen konstanten Niveau einpendelt. Im Hinblick auf eine Veränderung im Verlauf der Zeit ist es insbesondere bevorzugt, einen Wert des Grenzflächen-Isolationswiderstands auf der Basis des Leckstromwerts an der Kammelektroden-Grenzfläche auszuwerten, der nach 300 Sekunden gemessen wird. Mit dieser Vorgabe kann der Grenzflächen-Isolationswiderstandswert ohne jeglichen Einfluss von aufgenommenem Strom ausgewertet werden. - Im Folgenden werden Resultate der Auswertung der Leistungseigenschaften eines jeweiligen Leistungshalbleitermoduls beschrieben, das mit variierenden Zugabemengen eines Leitfähigkeit verleihenden Mittels hergestellt ist.
10 zeigt eine Draufsicht zur Veranschaulichung, wie ein Halbleiterelement auf einer Basisplatte aus Metall in einem auszuwertenden Modul montiert ist. -
11 zeigt eine Schnittdarstellung zur Veranschaulichung einer Modulanordnung des auszuwertenden Moduls.12 zeigt eine Ansicht zur Erläuterung der Relation zwischen der Spannungsanlegungszeit und einem Leckstrom an einer Kammelektroden-Grenzfläche in einem Kammelektrodensubstrat, das durch ein Vergussmaterial eingekapselt ist, zur Verwendung in dem auszuwertenden Modul.13 zeigt eine Ansicht zur Veranschaulichung von Auswertungsresultaten des auszuwertenden Moduls. - Als Basisplatte
5 aus Metall wurde eine Kupferplatte mit der Größe 190 mm × 140 mm × 3 mm verwendet. Als DBC-Substrat3 wurde ein Substrat mit der Größe 51 mm × 30 mm × 1 mm verwendet, das durch direktes Bonden eines Schaltungsnetzwerks auf Kupferbasis auf beide Oberflächen des aus Siliciumnitrid hergestellten isolierenden Substrats3a gebildet wurde. Als Halbleiterelement6 für die Anbringung auf dem DBC-Substrat3 wurden ein IGBT6a und eine Freilaufdiode (FWD)6b verwendet. Als Gel für das Vergussmaterial1 wurde SE-1885 verwendet, das nach dem Aushärten zu einem Silikongel wird. Als Leitfähigkeit verleihendes Mittel wurde X-40-2450 verwendet. - Wie in
10 dargestellt, wurden anschließend sechs DBC-Substrate3 auf der Basisplatte5 aus Metall angebracht, und drei IGBTs6a und drei Freilaufdioden6b wurden auf jedem DBC-Substrat3 angebracht. Die DBC-Substrate3 waren z.B. durch Drahtbonden elektrisch miteinander verbunden. Wie in11 dargestellt, wurde das rahmenartige Gehäuse7 derart an der Basisplatte5 aus Metall angebracht, dass es das DBC-Substrat3 umgibt, um dadurch eine Modulanordnung110 herzustellen. - Jeweils 200 g Lösungen A und B wurden aus SE-1885 bereitgestellt und unter Rühren gemischt. Anschließend wurde eine vorbestimmte Menge an X-40-2450 zu dem resultierenden Gemisch aus SE-1885 zugegeben, worauf eine Vakuumentgasung für zwei Minuten folgte. Anschließend wurde das SE-1885 mit dem zugesetzten X-40-2450 unter reduziertem Druck in die Modulanordnung eingespritzt sowie in einem Ofen bei 100 °C für 1 Stunde erwärmt und dadurch ausgehärtet. Das resultierende feste Material dient als Vergussmaterial
1 , und das feste Material aus SE-1885 dient als Silikongel. - Als Nächstes wurde die obere Öffnung der Modulanordnung
110 mit der Abdeckung8 bedeckt, um dadurch ein auszuwertendes Modul bereitzustellen. Das Modul ist äquivalent zu dem Leistungshalbleitermodul100 der1 . Bei dem vorliegenden Beispiel wurden neun auszuwertende Module unter der Bedingung bereitgestellt, dass eine Zugabemenge an X-40-2450 mit 0,1 Gew.-%, 0,05 Gew.-%, 0,005 Gew.-%, 0,001 Gew.-%, 0,0005 Gew.-%, 0,0001 Gew.-%, 0,00005 Gew.-%, 0,00001 Gew.-% und 0,000001 Gew.-% vorgegeben wurde. - Jedes auszuwertende Modul wurde im Hinblick auf zwei Punkte ausgewertet, d.h. einen Vorrichtungs-Leckstrom bei Raumtemperatur sowie eine partielle Entladung, die durch das Anlegen einer Wechselspannung hervorgerufen wird. Die Auswertungsresultate sind in
13 gezeigt. Der Vorrichtungs-Leckstrom wurde durch Messen des Vorrichtungs-Leckstroms ausgewertet, der zum Zeitpunkt des Anlegens einer Wechselspannung von 5200 V an das jeweilige auszuwertende Modul bei Raumtemperatur erzeugt wurde. - In Bezug auf die Auswertungsresultate der
5 und6 wurde das Modul, das weniger als 20 mA Vorrichtungs-Leckstrom erzeugte, als akzeptabel festgestellt. Die partielle Entladung wurde durch Messen einer Ladungsmenge ausgewertet, die zum Zeitpunkt des Anlegens einer Spannung, die in Intervallen von 30 Sekunden um jeweils 5 kV erhöht wurde, an das jeweilige auszuwertende Modul emittiert wurde. - In einem Fall, in dem die gemessene Menge der emittierten Ladungen 10 pC oder mehr bei der Spannung von 11,5 kV oder weniger betragen hat, wird ein entsprechendes Modul als akzeptabel betrachtet. Ferner wird in einem Fall, in dem eine Strommenge 50 mA oder mehr betragen hat, selbst wenn keine Entladung aufgetreten ist, d.h. die Spannung bei 11,5 kV oder weniger lag, ein entsprechendes Modul als einen Isolationstest nicht bestanden betrachtet.
- Das Kammelektrodensubstrat
21 der7 wurde mit jedem der neun Vergussmaterialien1 eingekapselt, denen unterschiedliche Mengen von X-40-2450 zugesetzt waren. Anschließend wurde ein an der Kammelektroden-Grenzfläche in dem Kammelektrodensubstrat21 erzeugter Leckstrom gemäß dem Messverfahren der8 gemessen. Die Messresultate sind in12 dargestellt. - Außerdem wurde der Leckstrom an der Kammelektroden-Grenzfläche nach 300 Sekunden ab der Spannungsanlegung an das Kammelektrodensubstrat
21 gemessen. Die Messresultate sind in13 dargestellt. Der Messwert des Leckstroms an der Kammelektroden-Grenzfläche ist durch einen Stromwert dargestellt, der von einem von dem Vergussmaterial1 erzielten Grenzflächen-Isolationswiderstand umgewandelt wurde. - Wie aus
12 ersichtlich ist, steigt ein Leckstrom an der Kammelektroden-Grenzfläche mit Zunahme der Zugabemenge an X-40-2450 als Leitfähigkeit verleihendem Mittel an. Somit hat es sich bestätigt, dass der Grenzflächen-Isolationswiderstand mit zunehmender Zugabemenge an X-40-2450 als Leitfähigkeit verleihendem Mittel reduziert wird. - Wie aus
13 ersichtlich ist, lag bei einer Zugabemenge von X-40-2450 als Leitfähigkeit verleihendendem Mittel von 0,0001 Gew.-% oder mehr der Vorrichtungs-Leckstrom bei weniger als 20 mA, während bei einer Zugabemenge von 0,000001 Gew.-% oder weniger der Vorrichtungs-Leckstrom bei 20 mA oder mehr lag. Der Grund dafür ist vermutlich, dass bei einer Zugabemenge von 0,000001 Gew.-% oder weniger der Grenzflächen-Isolationswiderstand übermäßig reduziert wird, so dass eine Akkumulation von Ladungen resultiert, die von dem Draht9 emittiert werden und die dem Schutzring11 entsprechende Region erreichen und dadurch den Vorrichtungs-Leckstrom erhöhen. - Wie aus
13 ersichtlich ist, tritt dann, wenn die Zugabemenge an X-40-2450 als Leitfähigkeit verleihendem Mittel größer als 0,005 Gew.-% ist, eine partielle Entladung oder ein Isolationsdefekt auf. Der Grund dafür ist vermutlich, dass bei einer Zugabemenge von mehr als 0,005 Gew.-% der Grenzflächen-Isolationswiderstand übermäßig erhöht wird, was wiederum zu einer Stromleckage beispielsweise an einer Grenzfläche zwischen dem Gel und dem Halbleiterelement sowie bei einem Kriechstrom des Substrats führt. - Daher ist es bevorzugt, die Zugabemenge an X-40-2450 als Leitfähigkeit verleihendem Mittel auf 0,005 Gew.-% oder weniger sowie 0,00001 Gew.-% oder mehr festzusetzen. Ferner lag bei einer Zugabemenge an X-40-2450 von 0,005 Gew.-% der Leckstrom an der Kammelektroden-Grenzfläche bei 1,5 × 10-8 A. Wenn die Zugabemenge an X-40-2450 einen Wert von 0,00001 Gew.-% hatte, lag der Leckstrom an der Kammelektroden-Grenzfläche bei 4,2×10-10 A.
- Eine optimale zuzusetzende Menge des Leitfähigkeit verleihenden Mittels variiert jedoch beispielsweise in Abhängigkeit von der chemischen Struktur des Leitfähigkeit verleihendem Mittels sowie des Gels. Daher kann die Zugabemenge des Leitfähigkeit verleihenden Mittels derart eingestellt werden, dass der Leckstrom an der Kammelektroden-Grenzfläche in einer Spanne von 1,5×10-8 A oder weniger und 4,2×10-10 A oder mehr liegt.
- In dem vorstehend beschriebenen Beispiel wird X-40-2450 als Leitfähigkeit verleihendes Mittel verwendet. Jedoch ist das Leitfähigkeit verleihende Mittel nicht auf X-40-2450 beschränkt, sondern es kann sich um eine beliebige andere ionische Flüssigkeit handeln, die mit einem Silikongel kompatibel ist, d.h. um eine silikonmodifizierte ionische Lösung.
- Ferner wird in dem vorstehend Beispiel Silikongel als Gel verwendet. Jedoch ist das Gel nicht auf Silikongel beschränkt, sondern es kann sich um ein beliebiges anderes Gel handeln, das einen geringen Elastizitätsmodul aufweist. In diesem Fall muss es sich bei dem Leitfähigkeit verleihenden Mittel lediglich um eine mit dem Gel kompatible ionische Flüssigkeit handeln, braucht jedoch keine silikonmodifizierte ionische Flüssigkeit zu sein.
- Bezugszeichenliste
-
- 1
- Vergussmaterial
- 2
- externe Anschlüsse
- 3
- isolierendes Substrat
- 3a
- isolierendes Substrat
- 3b
- obere Elektrode
- 3c
- untere Elektrode
- 5
- Basisplatte aus Metall
- 6
- Halbleiterelement
- 7
- Gehäuse
- 8
- Abdeckung
- 9
- Draht
- 11
- Schutzring
- 12
- Aluminiumelektrode
- 13
- P-leitende Schicht
- 14
- N--leitende Schicht
- 15
- N+-leitende Schicht
- 16
- Zwischenlagenschicht
- 17
- positive bewegliche Ionen
- 18
- negative bewegliche Ionen
- 19
- Verarmungsschicht-Grenzfläche
- 20
- Silikongel
- 21
- Kammelektrodensubstrat (auszuwertendes Substrat)
- 22
- isolierendes Substrat (Siliciumnitrid-Substrat)
- 23
- kammförmige Gegenelektrodenstruktur
- 25
- Vergussmaterial
- 27
- Elektrodendrähte
- 28
- Elektrodendrähte
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- JP 2007305757 A [0008]
- JP 10270609 A [0008]
- JP 2017028132 A [0008]
Claims (3)
- Leistungshalbleitermodul (100), das Folgendes aufweist: - eine Basisplatte (5) aus Metall; - ein isolierendes Substrat (3a), das auf der Basisplatte (5) aus Metall angeordnet ist und mit einer Elektrode (3b, 3c) versehen ist, - ein auf dem isolierenden Substrat (3a) angeordnetes Halbleiterelement (6); - ein Gehäuse (7), das auf der Basisplatte (5) aus Metall derart angeordnet ist, dass es das isolierende Substrat (3a) und das Halbleiterelement (6) umgibt; - ein Vergussmaterial (1), das in einen von der Basisplatte (5) aus Metall und dem Gehäuse (7) gebildeten Raum derart eingefüllt ist, dass es das isolierende Substrat (3a) und das Halbleiterelement (6) dicht einschließt, - wobei das Vergussmaterial (1) ein Silikongel sowie ein Leitfähigkeit verleihendes Mittel enthält, das dem Silikongel zugesetzt ist und Siliziumatome und eine ionische Gruppe enthält, - wobei in einem Zustand, in dem ein Auswertungssubstrat (21), das gebildet wird, indem auf einem Siliziumnitrid-Substrat (22) eine kammförmige Gegenelektrodenstruktur (23) mit in einem Abstand von 1 mm abwechselnd angeordneten Kammelektroden gebildet wird, durch das Vergussmaterial (1) dicht eingeschlossen ist, das Vergussmaterial (1) die Bedingung erfüllt, dass der Betrag eines an einer Kammelektroden-Grenzfläche erzeugten Leckstroms 1,5×10-8 A oder weniger und 4,2×10-10 A oder mehr beträgt, wobei dieser Wert nach 300 Sekunden ab der Anlegung einer Wechselspannung von 1 kV zwischen den Kammelektroden der kammförmigen Gegenelektrodenstruktur (23) gemessen wird.
- Leistungshalbleitermodul (100) nach
Anspruch 1 , wobei das Vergussmaterial (1) mit einem Schutzring (11) in Kontakt steht, der an einem Außenumfangsbereich der Oberfläche des Halbleiterelements (6) angeordnet ist. - Leistungshalbleitermodul (100) nach
Anspruch 1 oder2 , wobei die ionische Gruppe Bis(trifluormethansulfon)imid aufweist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017-064797 | 2017-03-29 | ||
JP2017064797 | 2017-03-29 | ||
PCT/JP2017/041164 WO2018179573A1 (ja) | 2017-03-29 | 2017-11-15 | パワー半導体モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112017007351T5 true DE112017007351T5 (de) | 2019-12-12 |
DE112017007351B4 DE112017007351B4 (de) | 2023-02-23 |
Family
ID=63674609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112017007351.0T Active DE112017007351B4 (de) | 2017-03-29 | 2017-11-15 | Leistungshalbleitermodul |
Country Status (4)
Country | Link |
---|---|
US (1) | US10892203B2 (de) |
CN (1) | CN110447098B (de) |
DE (1) | DE112017007351B4 (de) |
WO (1) | WO2018179573A1 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022081337A (ja) * | 2020-11-19 | 2022-05-31 | 富士電機株式会社 | モジュール型半導体装置およびモジュール型半導体装置の製造方法 |
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JPH10270609A (ja) | 1997-03-28 | 1998-10-09 | Mitsubishi Electric Corp | パワー半導体装置及びその製造方法 |
JP2007305757A (ja) | 2006-05-11 | 2007-11-22 | Mitsubishi Electric Corp | 半導体装置 |
JP2017028132A (ja) | 2015-07-23 | 2017-02-02 | 富士電機株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10173101A (ja) * | 1996-12-10 | 1998-06-26 | Toshiba Corp | 半導体装置 |
JP3703978B2 (ja) | 1998-11-13 | 2005-10-05 | 株式会社東芝 | 半導体装置 |
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US20130172192A1 (en) * | 2012-01-04 | 2013-07-04 | Momentive Performance Materials Inc. | Ionically cross-linked silicone composition |
JP5758845B2 (ja) * | 2012-05-23 | 2015-08-05 | 信越化学工業株式会社 | シリコーンゴム組成物 |
JP6246057B2 (ja) * | 2014-04-23 | 2017-12-13 | 三菱電機株式会社 | 半導体装置 |
JP6624298B2 (ja) * | 2016-09-09 | 2019-12-25 | 富士電機株式会社 | 半導体装置製造方法 |
-
2017
- 2017-11-15 DE DE112017007351.0T patent/DE112017007351B4/de active Active
- 2017-11-15 WO PCT/JP2017/041164 patent/WO2018179573A1/ja active Application Filing
- 2017-11-15 US US16/483,970 patent/US10892203B2/en active Active
- 2017-11-15 CN CN201780088342.5A patent/CN110447098B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
US10892203B2 (en) | 2021-01-12 |
WO2018179573A1 (ja) | 2018-10-04 |
US20200091024A1 (en) | 2020-03-19 |
DE112017007351B4 (de) | 2023-02-23 |
CN110447098A (zh) | 2019-11-12 |
CN110447098B (zh) | 2022-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R084 | Declaration of willingness to licence | ||
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R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |