DE102020202490A1 - Halbleitervorrichtung und deren Herstellungsverfahren - Google Patents
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Abstract
Eine Halbleitervorrichtung umfasst: einen Halbleiterchip; ein Gehäuse, das den Halbleiterchip beherbergt; einen Draht, der an den Halbleiterchip gebondet ist; eine Abdeckung, die im Inneren des Gehäuses befestigt ist und einen über dem Halbleiterchip und dem Draht angeordneten konkaven Teilbereich umfasst; und ein Versiegelungsharz, das in das Innere des Gehäuses vergossen ist und den Halbleiterchip, den Draht und die Abdeckung versiegelt, wobei das Versiegelungsharz nicht in den konkaven Teilbereich gefüllt ist, so dass ein Hohlraum vorgesehen ist.
Description
- Hintergrund der Erfindung
- Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und deren Herstellungsverfahren, wobei ein Draht an einen Halbleiterchip gebondet wird und sie mit einem Versiegelungsharz versiegelt werden.
- Hintergrund
- Halbleitervorrichtungen werden in verschiedenen Fällen wie etwa einer Leistungserzeugung, Leistungsübertragung und effizienten Nutzung und Rückgewinnung von Energie genutzt. In der Halbleitervorrichtung, die ein Epoxidharz, das härter ist und einen höheren Elastizitätsmodul als Silikongel aufweist, als Versiegelungsharz nutzt, bestand ein Problem, dass die Zuverlässigkeit des Produkts durch eine Spannung an den internen Komponenten wie etwa einem Halbleiterchip reduziert wird. Im Gegensatz dazu wurde eine Halbleitervorrichtung vorgeschlagen, in der der Halbleiterchip mit einer Abdeckung so versiegelt ist, dass das Harz nicht in die Abdeckung gefüllt ist (siehe zum Beispiel das offengelegte
japanische Patent Nr. H8-70066 - Zusammenfassung
- Im Allgemeinen wird der Draht an den Halbleiterchip gebondet. Im Stand der Technik werden der Halbleiterchip, der Draht und die Schaltungsstruktur mit der Abdeckung versiegelt. Jedoch bestand ein Problem, dass, indem während einer Nutzung der Halbleitervorrichtung eine hohe Spannung auf eine nicht mit Harz versiegelte Stelle in der Abdeckung beaufschlagt wird, eine Entladung erzeugt und die Zuverlässigkeit des Produkts reduziert wird.
- Die vorliegende Erfindung ist dafür konzipiert, die oben erwähnten Probleme zu lösen, und deren Aufgabe besteht darin, eine Halbleitervorrichtung und deren Herstellungsverfahren bereitzustellen, die imstande sind, die Zuverlässigkeit des Produkts zu verbessern.
- Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: einen Halbleiterchip; ein Gehäuse, das den Halbleiterchip beherbergt; einen Draht, der an den Halbleiterchip gebondet ist; eine Abdeckung, die im Inneren des Gehäuses befestigt ist und einen konkaven Teilbereich umfasst, der über dem Halbleiterchip und dem Draht angeordnet ist; und ein Versiegelungsharz, das in das Innere des Gehäuses vergossen ist und den Halbleiterchip, den Draht und die Abdeckung versiegelt, wobei das Versiegelungsharz nicht in den konkaven Teilbereich gefüllt ist, so dass ein Hohlraum vorgesehen ist.
- In der vorliegenden Erfindung ist es möglich, durch Versiegeln eines Halbleiterchips und eines Drahts mit einem Versiegelungsharz eine Entladung zu verhindern. Eine Abdeckung mit einem konkaven Teilbereich wird dann über dem Halbleiterchip und dem Draht vorgesehen. Das Versiegelungsharz ist nicht in den konkaven Teilbereich der Abdeckung gefüllt, und der Hohlraum ist vorgesehen. Dieser Hohlraum reduziert das Volumen des Versiegelungsharzes um den Halbleiterchip und den Draht, und folglich wird die Steifheit reduziert. Dadurch kann die durch das Versiegelungsharz auf die internen Komponenten angewendete Spannung reduziert werden. Infolgedessen ist es möglich, die Zuverlässigkeit des Produkts zu verbessern.
- Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung vollständiger ersichtlich werden.
- Figurenliste
-
-
1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt. -
2 ist eine Draufsicht, die das Innere der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. -
3 ist eine perspektivische Ansicht, die eine Abdeckung zeigt. -
4 ist eine Querschnittsansicht, die eine Halbleitervorrichtung vor einer Harzversiegelung zeigt. -
5 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. -
6 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. -
7 ist eine Querschnittsansicht, die ein modifiziertes Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. -
8 ist eine Querschnittsansicht, die ein modifiziertes Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. -
9 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt. -
10 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt. -
11 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigt. -
12 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigt. - Beschreibung von Ausführungsformen
- Unter Bezugnahme auf die Zeichnungen werden eine Halbleitervorrichtung und deren Herstellungsverfahren gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Die gleichen Komponenten werden mit den gleichen Symbolen bezeichnet, und deren wiederholte Beschreibung kann weggelassen werden.
- Erste Ausführungsform
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1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt.2 ist eine Draufsicht, die das Innere der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.1 entspricht einem Querschnitt entlang I-II von2 . - Eine Isolierschicht
2 ist auf einer Basisplatte1 vorgesehen. Schaltungsstrukturen3 ,4 ,5 sind auf der Isolierschicht2 vorgesehen. Die Basisplatte1 , die Isolierschicht2 , die Schaltungsstrukturen3 ,4 ,5 bilden eine mit Harz isolierte Kupferbasisplatte. Statt der mit Harz isolierten Kupferbasisplatte kann eine Struktur verwendet werden, die die Basisplatte und ein Keramiksubstrat mit einer Schaltungsstruktur kombiniert. - Auf der Schaltungsstruktur
3 sind Halbleiterchips6 und7 vorgesehen. Der Halbleiterchip6 ist ein IGBT (Bipolartransistor mit isoliertem Gate), dessen untere Elektrode eine Kollektorelektrode ist, dessen obere Elektrode eine Emitterelektrode ist und dessen Steuerelektrode eine Gateelektrode ist. Der Halbleiterchip7 ist eine FWD (Freilaufdiode), deren untere Elektrode eine Kathodenelektrode ist und deren obere Elektrode eine Anodenelektrode ist. Die unteren Elektroden der Halbleiterchips6 und7 sind durch ein Lot8 bzw.9 mit der Schaltungsstruktur3 elektrisch verbunden. Ein Gehäuse10 ist auf dem äußeren peripheren Teilbereich der Isolierschicht2 vorgesehen und beherbergt die Halbleiterchips6 und7 . Das Gehäuse10 weist einen Signalanschluss11 und Elektrodenanschlüsse12 und13 auf. - Drähte
14 bis16 sind an die oberen Elektroden der Halbleiterchips6 und7 gebondet. Die oberen Elektroden der Halbleiterchips6 und7 sind durch einen Draht14 miteinander verbunden. Die Steuerelektrode und die Schaltungsstruktur4 des Halbleiterchips6 sind durch einen Draht15 verbunden. Die obere Elektrode des Halbleiterchips7 und die Schaltungsstruktur5 sind durch einen Draht16 verbunden. Die Schaltungsstruktur4 und der Signalanschluss11 sind durch einen Draht17 verbunden. Die Schaltungsstruktur3 und der Elektrodenanschluss12 sind durch einen Draht18 verbunden. Die Schaltungsstruktur5 und der Elektrodenanschluss13 sind durch einen Draht19 verbunden. - Die Abdeckung
20 ist im Inneren des Gehäuses10 so befestigt, dass der konkave Teilbereich20a der Abdeckung20 über den Halbleiterchips6 und7 und den Drähten14 bis16 angeordnet ist. Der konkave Teilbereich20a ist auf der unteren Oberfläche der Abdeckung20 vorgesehen. Ein Versiegelungsharz21 ist in das Innere des Gehäuses10 vergossen und versiegelt die Halbleiterchips6 und7 , die Drähte14 bis19 und die Abdeckung20 . Das Versiegelungsharz21 ist beispielsweise ein Epoxidharz, das hart ist und einen hohen Elastizitätsmodul aufweist. Das Versiegelungsharz21 ist nicht in den konkaven Teilbereich20a gefüllt, und ein Hohlraum22 ist vorgesehen. Das Material des Gehäuses10 ist PPS, PBT oder dergleichen, ist aber nicht darauf beschränkt, und jedes beliebige Material, das keine schlechte Haftung am Versiegelungsharz21 aufweist, kann verwendet werden. -
3 ist eine perspektivische Ansicht, die eine Abdeckung zeigt.4 ist eine Querschnittsansicht, die eine Halbleitervorrichtung vor einer Harzversiegelung zeigt. Die Abdeckung20 weist einen Einsteckteilbereich20b auf, der in den konkaven Teilbereich23 der Oberfläche an der Innenseite des Gehäuses10 gesteckt werden kann. Folglich ist es möglich, die Abdeckung20 einfach zu befestigen, indem die Abdeckung20 am Gehäuse10 angebracht wird. -
5 und6 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigen. Zuerst werden die Halbleiterchips6 und7 und das Gehäuse10 montiert und wird ein Drahtbonding durchgeführt. Als Nächstes wird, wie in5 gezeigt ist, die Abdeckung20 mittels Anbringung am Gehäuse10 befestigt. - Dann wird, wie in
6 gezeigt ist, das Versiegelungsharz21 in das Innere des Gehäuses10 vergossen. Zu dieser Zeit wird Luft im konkaven Teilbereich20a der Abdeckung20 eingeschlossen, und der Hohlraum22 wird gebildet. Obgleich die Abdeckung20 einen Auftrieb erfährt, wenn das Versiegelungsharz21 eingefüllt wird, ist es möglich, durch Befestigen der Abdeckung20 am Gehäuse10 das Aufschwimmen zu verhindern. Falls ein thermohärtendes Epoxidharz als das Versiegelungsharz21 verwendet wird, wird nach dem Einfüllen eine Aushärtung durchgeführt, der ausgebildete Hohlraum22 aber beibehalten. -
7 und8 sind Querschnittsansichten, die ein modifiziertes Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigen. Wie in7 gezeigt ist, wird vor einem Anbringen der Abdeckung20 nur ein Teil des Versiegelungsharzes21 vergossen, um die Halbleiterchips6 und7 und die Drähte14 bis19 zu versiegeln. Da die Aushärtung zu dieser Zeit nicht durchgeführt wird, ist der Teil des Versiegelungsharzes21 nicht gehärtet. Als Nächstes wird, wie in8 gezeigt ist, die Abdeckung20 über den Halbleiterchips6 und7 und den Drähten14 bis16 befestigt. Wie in6 gezeigt ist, wird dann die Abdeckung20 versiegelt, indem der Rest des Versiegelungsharzes21 nachgegossen wird. Nachdem das gesamte Versiegelungsharz21 vergossen ist, wird eine Aushärtung durchgeführt. Da im Zustand von8 Luft in dem konkaven Teilbereich20a der Abdeckung20 einfach eingeschlossen werden kann, kann der Hohlraum22 stabil gebildet werden. - In dieser Ausführungsform ist es möglich, durch Versiegeln der Halbleiterchips
6 und7 und der Drähte14 bis19 mit dem Versiegelungsharz21 eine Entladung zu verhindern. Man beachte, dass ein Teil der Drähte14 bis16 in den Hohlraum22 eindringen kann, ohne versiegelt zu sein. Um eine Entladung zu verhindern, ist es jedoch notwendig, das Vorhandensein von Leitern mit unterschiedlichen Potentialen im gleichen Hohlraum22 zu vermeiden. - Die Abdeckung
20 mit dem konkaven Teilbereich20a ist ferner über den Halbleiterchips6 und7 und den Drähten14 bis16 vorgesehen. Der konkave Teilbereich20a der Abdeckung20 ist nicht mit dem Versiegelungsharz21 gefüllt, und der Hohlraum22 ist vorgesehen. Der Hohlraum22 reduziert das Volumen des Versiegelungsharzes21 um die Halbleiterchips6 und7 und die Drähte14 bis16 , und folglich wird die Steifheit reduziert. Daher kann die durch das Versiegelungsharz21 auf die internen Komponenten angewendete Spannung reduziert werden. Infolgedessen ist es möglich, die Zuverlässigkeit des Produkts zu verbessern. - Zweite Ausführungsform
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9 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt. Der konkave Teilbereich20a der Abdeckung20 und der Einsteckteilbereich20b der Abdeckung20 sind weggelassen, und die Abdeckung20 ist stattdessen mit einem Klebstoff25 am Gehäuse10 angebracht. Dadurch kann die Designfreiheit des Gehäuses10 und der Abdeckung20 verbessert werden. Die übrigen Konfigurationen und Effekte sind die gleichen wie jene der ersten Ausführungsform. - Dritte Ausführungsform
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10 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt. Ein konkaver Teilbereich20a ist auf der oberen Oberfläche der Abdeckung20 vorgesehen. Auch in diesem Fall kann der gleiche Effekt wie in der ersten Ausführungsform erhalten werden. Da die Abdeckung20 jedoch den internen Komponenten wie etwa den Halbleiterchips6 und7 nahekommt, ist es notwendig, sie so zu entwerfen, dass der Gesamtwert der Steifheit der Abdeckung20 und des Versiegelungsharzes21 über den internen Komponenten verringert ist. Beispielsweise ist es notwendig, die Steifheit der Abdeckung20 zu reduzieren, indem die Dicke der Abdeckung20 reduziert oder ein Material mit einem niedrigen Elastizitätsmodul ausgewählt wird. - Vierte Ausführungsform
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11 und12 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigen. Wie in11 gezeigt ist, ist auf der Oberfläche an der Innenseite des Gehäuses10 bei dem Höhenniveau des Versiegelungsharzes21 , wenn der Hohlraum22 wie erwartet ausgebildet ist, wenn das gesamte Versiegelungsharz21 vergossen ist, eine Referenzlinie26 eines Höhenniveaus ausgebildet. Wie in12 gezeigt ist, wird, wenn das Versiegelungsharz21 in den konkaven Teilbereich20a der Abdeckung20 eintritt und der Hohlraum22 nicht wie erwartet ausgebildet werden kann, das Höhenniveau des Versiegelungsharzes21 niedriger als die Referenzlinie26 eines Höhenniveaus. Daher wird, wenn das gesamte Versiegelungsharz21 vergossen ist und das Höhenniveau des Versiegelungsharzes21 niedriger als die Referenzlinie26 eines Höhenniveaus liegt, ein Versagen bei der Ausbildung des Hohlraums22 bestimmt. Folglich ist es möglich, das defekte Produkt leicht zu bestimmen. - Die Halbleiterchips
6 und7 sind nicht auf aus Silizium gebildete Chips beschränkt, sondern können stattdessen aus einem Halbleiter mit breiter Bandlücke gebildet sein, der eine breitere Bandlücke als diejenige von Silizium aufweist. Der Halbleiter mit breiter Bandlücke ist beispielsweise ein Siliziumcarbid, ein Material auf Gallium-Nitrid-Basis oder Diamant. Durch solch einen Halbleiter mit breiter Bandlücke gebildete Halbleiterchips können, da die Stehspannung und die zulässige Stromdichte hoch sind, miniaturisiert werden. Die Verwendung derartiger miniaturisierter Halbleiterchips ermöglicht die Miniaturisierung und hohe Integration der Halbleitervorrichtung, in der die Halbleiterchips integriert sind. Da die Halbleiterchips eine hohe Wärmebeständigkeit aufweisen, kann ferner eine Abstrahllamelle eines Kühlkörpers miniaturisiert werden und kann ein wassergekühlter Teil luftgekühlt werden, was zu einer weiteren Miniaturisierung der Halbleitervorrichtung führt. Da die Halbleiterchips einen geringen Leistungsverlust und eine hohe Effizienz aufweisen, kann ferner eine hocheffiziente Halbleitervorrichtung erzielt werden. - Offenkundig sind im Lichte der obigen Lehren viele Modifikationen und Variationen der vorliegenden Erfindung möglich. Es versteht sich daher, dass innerhalb des Umfangs der beigefügten Ansprüche die Erfindung anders als konkret beschrieben in die Praxis umgesetzt werden kann.
- Die gesamte Offenbarung der am 6. März 2019 eingereichten
japanischen Patentanmeldung Nr. 2019-040646 - ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- JP H870066 [0002]
- JP 2019040646 [0025]
Claims (9)
- Halbleitervorrichtung, aufweisend: einen Halbleiterchip (6, 7); ein Gehäuse (10), das den Halbleiterchip (6, 7) beherbergt; einen Draht (14), der an den Halbleiterchip (6, 7) gebondet ist; eine Abdeckung (20), die im Inneren des Gehäuses (10) befestigt ist und einen über dem Halbleiterchip (6, 7) und dem Draht (14) angeordneten konkaven Teilbereich (20a) umfasst; und ein Versiegelungsharz (21), das in das Innere des Gehäuses (10) vergossen ist und den Halbleiterchip (6, 7), den Draht (14) und die Abdeckung (20) versiegelt, wobei das Versiegelungsharz (21) nicht in den konkaven Teilbereich (20a) gefüllt ist, so dass ein Hohlraum (22) vorgesehen ist.
- Halbleitervorrichtung nach
Anspruch 1 , wobei der konkave Teilbereich (20a) auf einer unteren Oberfläche der Abdeckung (20) vorgesehen ist. - Halbleitervorrichtung nach
Anspruch 1 , wobei der konkave Teilbereich (20a) auf einer oberen Oberfläche der Abdeckung (20) vorgesehen ist. - Halbleitervorrichtung nach einem der
Ansprüche 1 bis3 , wobei die Abdeckung (20) am Gehäuse (10) befestigt ist. - Halbleitervorrichtung nach einem der
Ansprüche 1 bis3 , wobei die Abdeckung (20) mit einem Klebstoff (25) am Gehäuse (10) angebracht ist. - Halbleitervorrichtung nach einem der
Ansprüche 1 bis5 , wobei der Halbleiterchip (6, 7) aus einem Halbleiter mit breiter Bandlücke gebildet ist. - Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend: Unterbringen eines Halbleiterchips (6, 7) in einem Gehäuse (10); Bonden eines Drahts (14) an den Halbleiterchip (6, 7); Befestigen einer Abdeckung (20) im Inneren des Gehäuses (10), so dass ein konkaver Teilbereich (20a) der Abdeckung (20) über dem Halbleiterchip (6, 7) und dem Draht (14) angeordnet ist; und Vergießen eines Versiegelungsharzes (21) im Innern des Gehäuses (10), um den Halbleiterchip (6, 7), den Draht (14) und die Abdeckung (20) zu versiegeln, wobei das Versiegelungsharz (21) nicht in den konkaven Teilbereich (20a) gefüllt wird, so dass ein Hohlraum (22) vorgesehen wird.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach
Anspruch 7 , aufweisend: Vergießen nur eines Teils des Versiegelungsharzes (21), um den Halbleiterchip (6, 7) und den Draht (14) zu versiegeln; nach Vergießen des Teils des Versiegelungsharzes (21), Befestigen der Abdeckung (20) über dem Halbleiterchip (6, 7) und dem Draht (14); und Vergießen eines Rests des Versiegelungsharzes (21), um die Abdeckung (20) zu versiegeln. - Verfahren zum Herstellen einer Halbleitervorrichtung nach
Anspruch 7 oder8 , wobei, wenn das gesamte Versiegelungsharz (21) vergossen ist und ein Höhenniveau des Versiegelungsharzes (21) niedriger als eine Referenzlinie (26) eines Höhenniveaus ist, die auf einer Oberfläche an der Innenseite des Gehäuses (10) ausgebildet ist, ein Versagen bei der Ausbildung des Hohlraums (22) bestimmt wird.
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