DE102020202490B4 - Halbleitervorrichtung und deren Herstellungsverfahren - Google Patents

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Abstract

Halbleitervorrichtung, aufweisend:
- eine Basisplatte (1);
- eine Isolierschicht (2), welche auf der Basisplatte (1) angeordnet ist und welche eine erste Breite aufweist;
- einen Halbleiterchip (6, 7), welcher auf der Isolierschicht (2) angeordnet ist;
- ein Gehäuse (10), das den Halbleiterchip (6, 7) beherbergt, wobei das Gehäuse (10) direkt auf der Isolierschicht (2) angeordnet ist;
- einen Draht (14), der an den Halbleiterchip (6, 7) gebondet ist;
- eine Abdeckung (20), die im Inneren des Gehäuses (10) befestigt ist und einen über dem Halbleiterchip (6, 7) und dem Draht (14) angeordneten konkaven Teilbereich (20a) aufweist, wobei der konkave Teilbereich (20a) eine zweite Breite aufweist, die geringer ist als die erste Breite; und
- ein Versiegelungsharz (21), das in das Innere des Gehäuses (10) vergossen ist und den Halbleiterchip (6, 7), den Draht (14) und die Abdeckung (20) versiegelt, wobei das Versiegelungsharz (21) nicht in den konkaven Teilbereich (20a) gefüllt ist, so dass ein Hohlraum (22) ausgebildet ist.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und deren Herstellungsverfahren, wobei ein Draht an einen Halbleiterchip gebondet wird und sie mit einem Versiegelungsharz versiegelt werden.
  • Hintergrund
  • Halbleitervorrichtungen werden in verschiedenen Fällen wie etwa einer Leistungserzeugung, Leistungsübertragung und effizienten Nutzung und Rückgewinnung von Energie genutzt. In der Halbleitervorrichtung, die ein Epoxidharz, das härter ist und einen höheren Elastizitätsmodul als Silikongel aufweist, als Versiegelungsharz nutzt, bestand ein Problem, dass die Zuverlässigkeit des Produkts durch eine Spannung an den internen Komponenten wie etwa einem Halbleiterchip reduziert wird. Im Gegensatz dazu wurde eine Halbleitervorrichtung vorgeschlagen, in der der Halbleiterchip mit einer Abdeckung so versiegelt ist, dass das Harz nicht in die Abdeckung gefüllt ist (siehe zum Beispiel JP H08- 70 066 A).
  • Die US 2005 / 0 161 778 A1 betrifft ein einteiliges Leistungsmodul, das mindestens eine ausgenommene oder ausgeschnittene Metallspur, mindestens eine elektronische Leistungskomponente, die elektrisch mit der ausgenommenen ausgeschnittenen Metallspur verbunden ist, und ein elektrisch isolierendes Material aufweist, das dem Leistungsmodul Zusammenhalt verleiht. Das Leistungsmodul weist eine Kühlfläche zum direkten Kontaktieren mit modulexternen Kühlmitteln auf. Mindestens ein Teil der Kühlfläche umfasst die ausgenommene oder ausgeschnittene Metallspur.
  • Die US 5 646 445 A zeigt ein Halbleiterbauelement, das Elektroden aufweist, die in einem isolierenden Gehäuse eingebettet sind und das eingerichtet ist, parasitäre Induktivitäten von Hauptelektroden auch während des Betriebs eines Halbleiterbauelements auf niedrigen Pegeln zu halten. Aufrechte Abschnitte von Hauptelektrodenplatten, die als Hauptstrompfade dienen, sind in einem Seitenwandabschnitt eines Harzgehäuses abgedichtet. Somit werden die Hauptelektrodenplatten an dem Gehäuse befestigt, während sie parallel zueinander gehalten werden. Ferner sind untere Endabschnitte durch einen flachen isolierenden Abstandshalter parallel zueinander gegenüberliegend angeordnet. Somit werden in den Hauptelektrodenplatten verursachte parasitäre Induktivitäten unterdrückt. Ferner sind die unteren Endabschnitte nicht an einer Leiterplatte befestigt, sondern durch Drähte elektrisch mit einem Leistungstransistor verbunden. Daher kommt es zu keiner Verformung der Hauptelektroden durch thermische Verformung der Leiterplatte nach der Wärmeerzeugung des Transistors, wodurch die Parallelität der Hauptelektrodenplatten auch während des Betriebs der Vorrichtung aufrechterhalten wird. Folglich werden die parasitären Induktivitäten auch während des Betriebs der Vorrichtung auf niedrigem Niveau gehalten.
  • Die US 9 355 930 B2 beschreibt ein Halbleiterbauelement, bei dem eine Oberfläche eines Leistungshalbleiterchips, der in einem Leistungshalbleitermodul montiert ist und keiner dünnen Verdrahtungsschicht gegenüberliegt, und eine Oberfläche eines Bonddrahts mit einem Harz versiegelt sind, das kein thermisches Harz enthält leitender Füllstoff, und das Harz, das keinen wärmeleitenden Füllstoff enthält, wird mit einem Harz versiegelt, das einen wärmeleitenden Füllstoff enthält.
  • Die US 2015 / 0 001 700 A1 offenbart ein Leistungsmodul, das aufweist eine Grundplatte, ein Substrat mit einer ersten metallisierten Seite, die an der Grundplatte befestigt ist, und eine gegenüberliegende zweite metallisierte Seite, einen Leistungshalbleiterchip, der an der zweiten metallisierten Seite des Substrats an einer ersten Seite des Chips befestigt ist, eine erste Vielzahl von elektrischen Verbindungen zwischen der zweiten metallisierten Seite des Substrats und einer zweiten Seite des Chips, die der ersten Seite des Chips gegenüberliegt, und ein Gehäuse, das an einem Umfang der Basisplatte angebracht ist. Das Gehäuse und die Grundplatte umschließen den Chip und die ersten elektrischen Verbindungen. Mehrere zweite elektrische Verbindungen erstrecken sich von der zweiten metallisierten Seite des Substrats durch das Gehäuse, um externe elektrische Verbindungen für das Modul bereitzustellen. Eine Parylenbeschichtung verhindert, dass Gase und Feuchtigkeit den Chip, die ersten elektrischen Verbindungen und die erste metallisierte Seite des Substrats erreichen.
  • Zusammenfassung
  • Im Allgemeinen wird der Draht an den Halbleiterchip gebondet. Im Stand der Technik werden der Halbleiterchip, der Draht und die Schaltungsstruktur mit der Abdeckung versiegelt. Jedoch bestand ein Problem, dass, indem während einer Nutzung der Halbleitervorrichtung eine hohe Spannung auf eine nicht mit Harz versiegelte Stelle in der Abdeckung beaufschlagt wird, eine Entladung erzeugt und die Zuverlässigkeit des Produkts reduziert wird.
  • Die vorliegende Erfindung ist dafür konzipiert, die oben erwähnten Probleme zu lösen, und deren Aufgabe besteht darin, eine Halbleitervorrichtung und deren Herstellungsverfahren bereitzustellen, die imstande sind, die Zuverlässigkeit des Produkts zu verbessern.
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 1 und bei einem Verfahren zum Herstellen einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist auf eine Basisplatte, eine Isolierschicht, welche auf der Basisplatte angeordnet ist und welche eine erste Breite aufweist, einen Halbleiterchip, welcher auf der Isolierschicht angeordnet ist; ein Gehäuse, das den Halbleiterchip beherbergt, wobei das Gehäuse direkt auf der Isolierschicht angeordnet ist; einen Draht, der an den Halbleiterchip gebondet ist; eine Abdeckung, die im Inneren des Gehäuses befestigt ist und einen konkaven Teilbereich aufweist, der über dem Halbleiterchip und dem Draht angeordnet ist, wobei der konkave Teilbereich eine zweite Breite aufweist, die geringer ist als die erste Breite; und ein Versiegelungsharz, das in das Innere des Gehäuses vergossen ist und den Halbleiterchip, den Draht und die Abdeckung versiegelt, wobei das Versiegelungsharz nicht in den konkaven Teilbereich gefüllt ist, so dass ein Hohlraum ausgebildet ist.
  • In der vorliegenden Erfindung ist es möglich, durch Versiegeln eines Halbleiterchips und eines Drahts mit einem Versiegelungsharz eine Entladung zu verhindern. Eine Abdeckung mit einem konkaven Teilbereich wird dann über dem Halbleiterchip und dem Draht vorgesehen. Das Versiegelungsharz ist nicht in den konkaven Teilbereich der Abdeckung gefüllt, und der Hohlraum ist vorgesehen. Dieser Hohlraum reduziert das Volumen des Versiegelungsharzes um den Halbleiterchip und den Draht, und folglich wird die Steifheit reduziert. Dadurch kann die durch das Versiegelungsharz auf die internen Komponenten angewendete Spannung reduziert werden. Infolgedessen ist es möglich, die Zuverlässigkeit des Produkts zu verbessern.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung vollständiger ersichtlich werden.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt.
    • 2 ist eine Draufsicht, die das Innere der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 3 ist eine perspektivische Ansicht, die eine Abdeckung zeigt.
    • 4 ist eine Querschnittsansicht, die eine Halbleitervorrichtung vor einer Harzversiegelung zeigt.
    • 5 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 6 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 7 ist eine Querschnittsansicht, die ein modifiziertes Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 8 ist eine Querschnittsansicht, die ein modifiziertes Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 9 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt.
    • 10 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt.
    • 11 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigt.
    • 12 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigt.
  • Beschreibung von Ausführungsformen
  • Unter Bezugnahme auf die Zeichnungen werden eine Halbleitervorrichtung und deren Herstellungsverfahren gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Die gleichen Komponenten werden mit den gleichen Symbolen bezeichnet, und deren wiederholte Beschreibung kann weggelassen werden.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt. 2 ist eine Draufsicht, die das Innere der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. 1 entspricht einem Querschnitt entlang I-II von 2.
  • Eine Isolierschicht 2 ist auf einer Basisplatte 1 vorgesehen. Schaltungsstrukturen 3, 4, 5 sind auf der Isolierschicht 2 vorgesehen. Die Basisplatte 1, die Isolierschicht 2, die Schaltungsstrukturen 3, 4, 5 bilden eine mit Harz isolierte Kupferbasisplatte. Statt der mit Harz isolierten Kupferbasisplatte kann eine Struktur verwendet werden, die die Basisplatte und ein Keramiksubstrat mit einer Schaltungsstruktur kombiniert.
  • Auf der Schaltungsstruktur 3 sind Halbleiterchips 6 und 7 vorgesehen. Der Halbleiterchip 6 ist ein IGBT (Bipolartransistor mit isoliertem Gate), dessen untere Elektrode eine Kollektorelektrode ist, dessen obere Elektrode eine Emitterelektrode ist und dessen Steuerelektrode eine Gateelektrode ist. Der Halbleiterchip 7 ist eine FWD (Freilaufdiode), deren untere Elektrode eine Kathodenelektrode ist und deren obere Elektrode eine Anodenelektrode ist. Die unteren Elektroden der Halbleiterchips 6 und 7 sind durch ein Lot 8 bzw. 9 mit der Schaltungsstruktur 3 elektrisch verbunden. Ein Gehäuse 10 ist auf dem äußeren peripheren Teilbereich der Isolierschicht 2 vorgesehen und beherbergt die Halbleiterchips 6 und 7. Das Gehäuse 10 weist einen Signalanschluss 11 und Elektrodenanschlüsse 12 und 13 auf.
  • Drähte 14 bis 16 sind an die oberen Elektroden der Halbleiterchips 6 und 7 gebondet. Die oberen Elektroden der Halbleiterchips 6 und 7 sind durch einen Draht 14 miteinander verbunden. Die Steuerelektrode und die Schaltungsstruktur 4 des Halbleiterchips 6 sind durch einen Draht 15 verbunden. Die obere Elektrode des Halbleiterchips 7 und die Schaltungsstruktur 5 sind durch einen Draht 16 verbunden. Die Schaltungsstruktur 4 und der Signalanschluss 11 sind durch einen Draht 17 verbunden. Die Schaltungsstruktur 3 und der Elektrodenanschluss 12 sind durch einen Draht 18 verbunden. Die Schaltungsstruktur 5 und der Elektrodenanschluss 13 sind durch einen Draht 19 verbunden.
  • Die Abdeckung 20 ist im Inneren des Gehäuses 10 so befestigt, dass der konkave Teilbereich 20a der Abdeckung 20 über den Halbleiterchips 6 und 7 und den Drähten 14 bis 16 angeordnet ist. Der konkave Teilbereich 20a ist auf der unteren Oberfläche der Abdeckung 20 vorgesehen. Ein Versiegelungsharz 21 ist in das Innere des Gehäuses 10 vergossen und versiegelt die Halbleiterchips 6 und 7, die Drähte 14 bis 19 und die Abdeckung 20. Das Versiegelungsharz 21 ist beispielsweise ein Epoxidharz, das hart ist und einen hohen Elastizitätsmodul aufweist. Das Versiegelungsharz 21 ist nicht in den konkaven Teilbereich 20a gefüllt, und ein Hohlraum 22 ist vorgesehen. Das Material des Gehäuses 10 ist PPS, PBT oder dergleichen, ist aber nicht darauf beschränkt, und jedes beliebige Material, das keine schlechte Haftung am Versiegelungsharz 21 aufweist, kann verwendet werden.
  • 3 ist eine perspektivische Ansicht, die eine Abdeckung zeigt. 4 ist eine Querschnittsansicht, die eine Halbleitervorrichtung vor einer Harzversiegelung zeigt. Die Abdeckung 20 weist einen Einsteckteilbereich 20b auf, der in den konkaven Teilbereich 23 der Oberfläche an der Innenseite des Gehäuses 10 gesteckt werden kann. Folglich ist es möglich, die Abdeckung 20 einfach zu befestigen, indem die Abdeckung 20 am Gehäuse 10 angebracht wird.
  • 5 und 6 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigen. Zuerst werden die Halbleiterchips 6 und 7 und das Gehäuse 10 montiert und wird ein Drahtbonding durchgeführt. Als Nächstes wird, wie in 5 gezeigt ist, die Abdeckung 20 mittels Anbringung am Gehäuse 10 befestigt.
  • Dann wird, wie in 6 gezeigt ist, das Versiegelungsharz 21 in das Innere des Gehäuses 10 vergossen. Zu dieser Zeit wird Luft im konkaven Teilbereich 20a der Abdeckung 20 eingeschlossen, und der Hohlraum 22 wird gebildet. Obgleich die Abdeckung 20 einen Auftrieb erfährt, wenn das Versiegelungsharz 21 eingefüllt wird, ist es möglich, durch Befestigen der Abdeckung 20 am Gehäuse 10 das Aufschwimmen zu verhindern. Falls ein thermohärtendes Epoxidharz als das Versiegelungsharz 21 verwendet wird, wird nach dem Einfüllen eine Aushärtung durchgeführt, der ausgebildete Hohlraum 22 aber beibehalten.
  • 7 und 8 sind Querschnittsansichten, die ein modifiziertes Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigen. Wie in 7 gezeigt ist, wird vor einem Anbringen der Abdeckung 20 nur ein Teil des Versiegelungsharzes 21 vergossen, um die Halbleiterchips 6 und 7 und die Drähte 14 bis 19 zu versiegeln. Da die Aushärtung zu dieser Zeit nicht durchgeführt wird, ist der Teil des Versiegelungsharzes 21 nicht gehärtet. Als Nächstes wird, wie in 8 gezeigt ist, die Abdeckung 20 über den Halbleiterchips 6 und 7 und den Drähten 14 bis 16 befestigt. Wie in 6 gezeigt ist, wird dann die Abdeckung 20 versiegelt, indem der Rest des Versiegelungsharzes 21 nachgegossen wird. Nachdem das gesamte Versiegelungsharz 21 vergossen ist, wird eine Aushärtung durchgeführt. Da im Zustand von 8 Luft in dem konkaven Teilbereich 20a der Abdeckung 20 einfach eingeschlossen werden kann, kann der Hohlraum 22 stabil gebildet werden.
  • In dieser Ausführungsform ist es möglich, durch Versiegeln der Halbleiterchips 6 und 7 und der Drähte 14 bis 19 mit dem Versiegelungsharz 21 eine Entladung zu verhindern. Man beachte, dass ein Teil der Drähte 14 bis 16 in den Hohlraum 22 eindringen kann, ohne versiegelt zu sein. Um eine Entladung zu verhindern, ist es jedoch notwendig, das Vorhandensein von Leitern mit unterschiedlichen Potentialen im gleichen Hohlraum 22 zu vermeiden.
  • Die Abdeckung 20 mit dem konkaven Teilbereich 20a ist ferner über den Halbleiterchips 6 und 7 und den Drähten 14 bis 16 vorgesehen. Der konkave Teilbereich 20a der Abdeckung 20 ist nicht mit dem Versiegelungsharz 21 gefüllt, und der Hohlraum 22 ist vorgesehen. Der Hohlraum 22 reduziert das Volumen des Versiegelungsharzes 21 um die Halbleiterchips 6 und 7 und die Drähte 14 bis 16, und folglich wird die Steifheit reduziert. Daher kann die durch das Versiegelungsharz 21 auf die internen Komponenten angewendete Spannung reduziert werden. Infolgedessen ist es möglich, die Zuverlässigkeit des Produkts zu verbessern.
  • Zweite Ausführungsform
  • 9 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt. Der konkave Teilbereich 20a der Abdeckung 20 und der Einsteckteilbereich 20b der Abdeckung 20 sind weggelassen, und die Abdeckung 20 ist stattdessen mit einem Klebstoff 25 am Gehäuse 10 angebracht. Dadurch kann die Designfreiheit des Gehäuses 10 und der Abdeckung 20 verbessert werden. Die übrigen Konfigurationen und Effekte sind die gleichen wie jene der ersten Ausführungsform.
  • Dritte Ausführungsform
  • 10 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt. Ein konkaver Teilbereich 20a ist auf der oberen Oberfläche der Abdeckung 20 vorgesehen. Auch in diesem Fall kann der gleiche Effekt wie in der ersten Ausführungsform erhalten werden. Da die Abdeckung 20 jedoch den internen Komponenten wie etwa den Halbleiterchips 6 und 7 nahekommt, ist es notwendig, sie so zu entwerfen, dass der Gesamtwert der Steifheit der Abdeckung 20 und des Versiegelungsharzes 21 über den internen Komponenten verringert ist. Beispielsweise ist es notwendig, die Steifheit der Abdeckung 20 zu reduzieren, indem die Dicke der Abdeckung 20 reduziert oder ein Material mit einem niedrigen Elastizitätsmodul ausgewählt wird.
  • Vierte Ausführungsform
  • 11 und 12 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigen. Wie in 11 gezeigt ist, ist auf der Oberfläche an der Innenseite des Gehäuses 10 bei dem Höhenniveau des Versiegelungsharzes 21, wenn der Hohlraum 22 wie erwartet ausgebildet ist, wenn das gesamte Versiegelungsharz 21 vergossen ist, eine Referenzlinie 26 eines Höhenniveaus ausgebildet. Wie in 12 gezeigt ist, wird, wenn das Versiegelungsharz 21 in den konkaven Teilbereich 20a der Abdeckung 20 eintritt und der Hohlraum 22 nicht wie erwartet ausgebildet werden kann, das Höhenniveau des Versiegelungsharzes 21 niedriger als die Referenzlinie 26 eines Höhenniveaus. Daher wird, wenn das gesamte Versiegelungsharz 21 vergossen ist und das Höhenniveau des Versiegelungsharzes 21 niedriger als die Referenzlinie 26 eines Höhenniveaus liegt, ein Versagen bei der Ausbildung des Hohlraums 22 bestimmt. Folglich ist es möglich, das defekte Produkt leicht zu bestimmen.
  • Die Halbleiterchips 6 und 7 sind nicht auf aus Silizium gebildete Chips beschränkt, sondern können stattdessen aus einem Halbleiter mit breiter Bandlücke gebildet sein, der eine breitere Bandlücke als diejenige von Silizium aufweist. Der Halbleiter mit breiter Bandlücke ist beispielsweise ein Siliziumcarbid, ein Material auf Gallium-Nitrid-Basis oder Diamant. Durch solch einen Halbleiter mit breiter Bandlücke gebildete Halbleiterchips können, da die Stehspannung und die zulässige Stromdichte hoch sind, miniaturisiert werden. Die Verwendung derartiger miniaturisierter Halbleiterchips ermöglicht die Miniaturisierung und hohe Integration der Halbleitervorrichtung, in der die Halbleiterchips integriert sind. Da die Halbleiterchips eine hohe Wärmebeständigkeit aufweisen, kann ferner eine Abstrahllamelle eines Kühlkörpers miniaturisiert werden und kann ein wassergekühlter Teil luftgekühlt werden, was zu einer weiteren Miniaturisierung der Halbleitervorrichtung führt. Da die Halbleiterchips einen geringen Leistungsverlust und eine hohe Effizienz aufweisen, kann ferner eine hocheffiziente Halbleitervorrichtung erzielt werden.
  • Offenkundig sind im Lichte der obigen Lehren viele Modifikationen und Variationen der vorliegenden Erfindung möglich. Es versteht sich daher, dass innerhalb des Umfangs der beigefügten Ansprüche die Erfindung anders als konkret beschrieben in die Praxis umgesetzt werden kann.

Claims (9)

  1. Halbleitervorrichtung, aufweisend: - eine Basisplatte (1); - eine Isolierschicht (2), welche auf der Basisplatte (1) angeordnet ist und welche eine erste Breite aufweist; - einen Halbleiterchip (6, 7), welcher auf der Isolierschicht (2) angeordnet ist; - ein Gehäuse (10), das den Halbleiterchip (6, 7) beherbergt, wobei das Gehäuse (10) direkt auf der Isolierschicht (2) angeordnet ist; - einen Draht (14), der an den Halbleiterchip (6, 7) gebondet ist; - eine Abdeckung (20), die im Inneren des Gehäuses (10) befestigt ist und einen über dem Halbleiterchip (6, 7) und dem Draht (14) angeordneten konkaven Teilbereich (20a) aufweist, wobei der konkave Teilbereich (20a) eine zweite Breite aufweist, die geringer ist als die erste Breite; und - ein Versiegelungsharz (21), das in das Innere des Gehäuses (10) vergossen ist und den Halbleiterchip (6, 7), den Draht (14) und die Abdeckung (20) versiegelt, wobei das Versiegelungsharz (21) nicht in den konkaven Teilbereich (20a) gefüllt ist, so dass ein Hohlraum (22) ausgebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der konkave Teilbereich (20a) auf einer unteren Oberfläche der Abdeckung (20) ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der konkave Teilbereich (20a) auf einer oberen Oberfläche der Abdeckung (20) ausgebildet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Abdeckung (20) am Gehäuse (10) befestigt ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Abdeckung (20) mit einem Klebstoff (25) am Gehäuse (10) angebracht ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei der Halbleiterchip (6, 7) aus einem Halbleiter mit breiter Bandlücke gebildet ist.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend: - Ausbilden einer Basisplatte (1); - Ausbilden einer Isolierschicht (2) auf der Basisplatte (1) und mit einer ersten Breite; - Unterbringen eines Halbleiterchips (6, 7) in einem Gehäuse (10); - Anordnen des Halbleiterchips (6, 7) auf der Isolierschicht (2); - Anordnen des Gehäuses (10) direkt auf der Isolierschicht (2); - Bonden eines Drahts (14) an den Halbleiterchip (6, 7); - Befestigen einer Abdeckung (20) im Inneren des Gehäuses (10), so dass ein konkaver Teilbereich (20a) der Abdeckung (20) über dem Halbleiterchip (6, 7) und dem Draht (14) angeordnet ist, wobei der konkave Teilbereich (20a) eine zweite Breite aufweist, die geringer ist als die erste Breite; und - Vergießen eines Versiegelungsharzes (21) im Innern des Gehäuses (10), um den Halbleiterchip (6, 7), den Draht (14) und die Abdeckung (20) zu versiegeln, wobei das Versiegelungsharz (21) nicht in den konkaven Teilbereich (20a) gefüllt wird, so dass ein Hohlraum (22) ausgebildet wird.
  8. Verfahren nach Anspruch 7, aufweisend: - Vergießen nur eines Teils des Versiegelungsharzes (21), um den Halbleiterchip (6, 7) und den Draht (14) zu versiegeln; - nach Vergießen des Teils des Versiegelungsharzes (21), Befestigen der Abdeckung (20) über dem Halbleiterchip (6, 7) und dem Draht (14); und - Vergießen eines Rests des Versiegelungsharzes (21), um die Abdeckung (20) zu versiegeln.
  9. Verfahren nach Anspruch 7 oder 8, wobei, wenn das gesamte Versiegelungsharz (21) vergossen ist und ein Höhenniveau des Versiegelungsharzes (21) niedriger als eine Referenzlinie (26) eines Höhenniveaus ist, die auf einer Oberfläche an der Innenseite des Gehäuses (10) ausgebildet ist, ein Versagen bei der Ausbildung des Hohlraums (22) bestimmt wird.
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