DE102008039939A1 - Integriertes Schaltungsbauelement mit einer aus der Gasphase abgeschiedenen Isolationsschicht - Google Patents

Integriertes Schaltungsbauelement mit einer aus der Gasphase abgeschiedenen Isolationsschicht Download PDF

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Abstract

Ein integriertes Schaltungsbauelement enthält ein Halbleiterbauelement mit einer integrierten Schaltung. Eine aus der Gasphase abgeschiedene Isolationsschicht ist auf dem Halbleiterbauelement abgeschieden, und eine Leitung ist über der aus der Gasphase abgeschiedenen Isolationsschicht angeordnet.

Description

  • Allgemeiner Stand der Technik
  • Halbleiterbauelemente wie etwa integrierte Schaltungsbausteine (IC) enthalten in der Regel ein oder mehrere auf einem Systemträger oder Träger angeordnete Halbleiterbauelemente. Das Halbleiterbauelement wird in der Regel durch ein adhäsives Die-Attach-Material oder durch Löten an dem Systemträger angebracht, und Bonddrähte werden an Bondpads auf den Halbleiterbauelementen und Zuleitungsfingern auf dem Träger angebracht, um elektrische Zwischenverbindungen zwischen den verschiedenen Halbleiterbauelementen und/oder zwischen einem Halbleiterbauelement und dem Träger bereitzustellen. Das Bauelement wird dann in einem Kunststoffgehäuse gekapselt, um beispielsweise für Schutz zu sorgen und ein Gehäuse bereitzustellen, von dem aus sich die Zuleitungen erstrecken.
  • Bei solchen Halbleiterbausteinen, insbesondere Leistungshalbleiterkomponenten, ist es wünschenswert, eine hohe Stromlastführungskapazität bereitzustellen. Dazu erfordern einige Lösungen zum Bereitstellen der gewünschten Verbindungsdichte oder Stromkapazität eine Isolationsschicht, um einen elektrischen Kontakt zwischen den leitenden Verbindungen und dem Halbleiterbauelement/dem Träger zu vermeiden.
  • Aus diesem und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Kurze Darstellung der Erfindung
  • Gemäß Aspekten der vorliegenden Offenbarung enthält ein integriertes Schaltungsbauelement ein Halbleiterbauelement mit einer integrierten Schaltung. Eine aus der Gasphase abgeschiedene Isolationsschicht wird auf dem Halbleiterbauelement abgeschieden, und eine Leitung wird über der aus der Gasphase abgeschiedenen Isolationsschicht abgeschieden.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der Erfindung lassen sich unter Bezugnahme auf die folgenden Zeichnungen besser verstehen. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 ist ein Blockdiagramm, das eine Draufsicht auf ein integriertes Schaltungsbauelement gemäß Ausführungsformen der vorliegenden Erfindung vom Konzept her veranschaulicht.
  • 2–6 sind Seitenansichten, die verschiedene Aspekte eines integrierten Schaltungsbauelements gemäß Ausführungsformen der vorliegenden Erfindung vom Konzept her veranschaulichen.
  • 7 ist ein Blockdiagramm, das eine Draufsicht auf ein Mehrfachchipmodul gemäß Ausführungsformen der vorliegenden Erfindung vom Konzept her veranschaulicht.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" und so weiter unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, daß andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • 1 ist eine schematische Draufsicht, die ein integriertes Schaltungsbauelement gemäß Ausführungsbeispielen der vorliegenden Erfindung vom Konzept her darstellt. Das beispielhafte integrierte Schaltungsbauelement 100 enthält ein Schaltungsbauelement oder einen Chip 110, der an einem Systemträger oder Träger 112 angebracht ist. Eine Isolationsschicht 114 ist über dem Chip 110 abgeschieden, und eine leitende Schicht, die Leitungen 116 enthält, ist über der Isolationsschicht 114 abgeschieden, um elektrische Zwischenverbindungen zwischen dem Chip 110 und dem Träger 112 bereitzustellen. Beispielsweise enthält die leitende Schicht 116 bei bestimmten Ausführungsformen im allgemeinen flache Kupferstreifen, die den Chip 110 mit Source- und Gateanschlüssen 120, 122 zusammenschaltet.
  • Wie in 1 dargestellt, sind die planaren leitenden Verbindungen 116 zu den Sourceanschlüssen 120 relativ breit (100 μm oder mehr bei Ausfuhrungsbeispielen), um die gewünschte Strom- und Wärmeleitfähigkeit bereitzustellen. Die Verbindung zu dem Gateanschluß 122 in der dargestellten Ausführungsform ist dünner, was kleinere seitliche Strukturen gestattet.
  • Gemäß Aspekten der Erfindung wird die Isolationsschicht 114 aus der Gasphase abgeschieden. Eine Gasphasenabscheidung anstelle einer Folientechnologie sorgt unter anderem für eine verbesserte Haftung der Isolationsschicht 114 auf dem Chip 110 und dem Träger 112. Das Aufbringen der Isolationsschicht aus der Gasphase kann zudem eine bessere Oberflächenbenetzung, eine höhere Oberflächenreaktivität und gute Anpassung an die Oberflächentopographie unter der Isolationsschicht 114 bereitstellen. Noch weiter weist die aus der Gasphase abgeschiedene Isolationsschicht 114 eine hohe thermische Stabilität auf und übt auf das Bauelement eine relativ kleine thermisch-mechanische Beanspruchung aus, da der Prozeß bei bestimmten Implementierungen bei Umgebungstemperatur stattfinden kann.
  • Die 2–6 veranschaulichen Seitenansichten von Abschnitten des integrierten Schaltungsbauelements 100 vom Konzept her in Blockdiagrammform. In 2 ist das Halbleiterbauelement 110 an dem Systemträger 112 angebracht, der einen Sourceabschnitt 120 und einen Drainabschnitt 122, die durch einen Spalt 124 getrennt sind, enthält. Bei Ausführungsbeispielen ist das Halbleiterbauelement 110 auf herkömmliche Weise wie etwa durch adhäsives Die-Attach-Material oder Band, Löten und so weiter, angebracht. In 3 ist der Spalt 124 zwischen der Sourceelektrode 120 und der Drainelektrode 122 mit einem isolierenden Material 126 gefüllt, um Kurzschlüsse zwischen der Sourceelektrode 120 und der Drainelektrode 122 zu verhindern. Das isolierende Material 126 füllt den Spalt 124 permanent oder vorübergehend, um den Prozeß des Aufbringens einer Isolationsschicht zu erleichtern.
  • 4 veranschaulicht die über dem Chip 110 und dem Systemträger 112 abgeschiedene Isolationsschicht 114. In der Regel würden Materialien wie etwa Epoxid, Polyamid oder Silikon für die Isolationsschicht verwendet und würden in der flüssigen Phase beispielsweise durch einen Aufschleuderprozeß aufgebracht werden. Bei der dargestellten Ausführungsform wird die Isolationsschicht 114 in der Gasphase abgeschieden, beispielsweise durch eine chemische Abscheidung aus der Gasphase (CVD – Chemical Vapor Deposition). Bei Ausführungsbeispielen variiert die Dicke der Isolationsschicht 114 von etwa 1–100 μm, 20–50 μm dick bei bestimmten Ausführungsformen.
  • Bei einer Ausführungsform ist die Isolationsschicht 114 ein Plasmapolymer, und insbesondere ist das Plasmapolymer ein Parylen wie etwa Parylen C, Parylen N oder Parylen D. Parylene eignen sich besonders gut als Isolationsmaterialien. Sie besitzen eine hohe elektrische Isolationsfestigkeit. Außerdem nimmt Parylen nur sehr wenig Feuchtigkeit auf und ist vergleichsweise elastisch, so daß es thermomechanische Beanspruchungen zwischen dem Halbleiterbauelement 110 und benachbarten Schichten abpuffern kann. Außerdem weisen Parylene oftmals niedrige Wärmeausdehnungskoeffizienten von unter 50 ppm/K, eine hohe thermische Stabilität und eine hohe chemische Beständigkeit auf.
  • Insbesondere liefert Parylen C eine nützliche Kombination aus chemischen und physikalischen Eigenschaften plus eine sehr niedrige Permeabilität für Feuchtigkeit, Chemikalien und andere korrodierende Gase. Parylen C besitzt einen Schmelzpunkt von 290°C. Parylen N liefert eine hohe Durchschlagsfestigkeit und eine Dielektrizitätskonstante, die mit Frequenzänderungen nicht variiert. Parylen N weist einen Schmelzpunkt von 420°C auf. Parylen D behält seine physikalische Festigkeit und seine elektrischen Eigenschaften bei höheren Temperaturen bei. Parylen D besitzt einen Schmelzpunkt von 380°C.
  • Bei einer anderen Ausführungsform beinhaltet die Isolationsschicht 114 eine Schicht vom amorphen anorganischen oder keramischen Kohlenstofftyp. Die Schicht vom amorphen anorganischen oder keramischen Kohlenstofftyp weist eine extrem hohe dielektrische Durchschlagsfestigkeit und einen Wärmeausdehnungskoeffizienten (CTE – Coefficient of Thermal Expansion) von etwa 2–3 ppm/K auf, was sehr nahe an dem CTE-Wert von Silizium von etwa 2,5 ppm/K liegt. Außerdem besitzt die Schicht vom amorphen anorganischen oder keramischen Kohlenstofftyp eine Temperaturstabilität bis zu 450–500°C.
  • 5 veranschaulicht das Bauelement 100, wobei die Isolationsschicht 114 etwa durch photolithographische Prozesse, Ätzen, Laserabtragung und so weiter ausgebildet ist. In 6 ist das Bauelement 100 so dargestellt, daß es die auf der Isolationsschicht 114 abgeschiedene leitende Schicht 116 enthält, wodurch Zwischenverbindungen zwischen dem Chip 110 und der Peripherie des Systemträgers 112 bereitgestellt werden. Das Bauelement kann dann beispielsweise durch einen beliebigen geeigneten Formprozeß gekapselt werden, was zu der Kapselung oder dem Gehäuse 130 führt.
  • Der oben offenbarte Prozeß eignet sich auch für das Kontaktieren von mehreren Halbleiterbauelementen in einem Mehrfachchipmodul. Bei einem derartigen Mehrfachchipmodul können die Zwischenverbindungen zwischen den Halbleiterkomponenten auf die gleiche Weise und zur gleichen Zeit wie die Verbindungen von den Halbleiterbauelementen zu der Peripherie des Trägers hergestellt werden. 7 veranschaulicht ein beispielhaftes Mehrfachchipmodul 200 gemäß Ausführungsformen der Erfindung. Das Mehrfachchipmodul 200 enthält auf einem Träger 112 angeordnete Halbleiterbauelemente. Eine aus der Gasphase abgeschiedene Isolationsschicht 114 ist über den Halbleiterbauelementen und dem Träger 112 abge schieden, und das Mehrfachchipmodul 200 ist von einer Kapselung 130 umgeben.
  • Die Halbleiterbauelemente enthalten auf dem Träger 112 montierte erste und zweite Leistungstransistoren 210, 212. Ein Logikbauelement 214 ist auf dem Leistungstransistor 210 montiert. Alternativ kann das Logikbauelement 214 entlang den Leistungstransistoren 210, 212 angeordnet sein, wenn der Platz dies gestattet. Die Leistungstransistoren 210, 212 sind in einer Halbbrückenkonfiguration angeordnet, wobei die Drainverbindung 220 des oberen Bauelements 212 durch auf der Isolationsschicht 114 abgeschiedene Leitungen 116 mit der Sourceelektrode 222 des unteren Bauelements 210 verbunden ist. Das Logikbauelement ist angeschlossen, um die Leistungstransistoren 210, 212 über ihre Gatekontakte 224 zu steuern. Leitende Verbindungen 116 befinden sich weiterhin zwischen verschiedenen Anschlüssen der Halbleiterbauelemente und Kontakten 230, die sich an der Peripherie des Bausteins 200 befinden, wobei sich die Isolationsschicht 114 zwischen den Chips/dem Träger und den abgeschiedenen leitenden Verbindungen 116 befindet. Die gezeigte Konfiguration kann durch den Zusatz von weiteren Halbleiterkomponenten sowie passiven Elementen, zum Beispiel, erweitert werden.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, daß eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims (21)

  1. Integriertes Schaltungsbauelement, umfassend: ein Halbleiterbauelement, das eine integrierte Schaltung enthält; eine auf dem Halbleiterbauelement angeordnete, aus der Gasphase abgeschiedene Isolationsschicht und eine über der aus der Gasphase abgeschiedenen Isolationsschicht angeordnete Leitung.
  2. Integriertes Schaltungsbauelement nach Anspruch 1, wobei die Leitung elektrisch mit dem Halbleiterbauelement verbunden ist.
  3. Integriertes Schaltungsbauelement nach Anspruch 1, wobei das Halbleiterbauelement an einem Träger angebracht ist.
  4. Integriertes Schaltungsbauelement nach Anspruch 3, wobei die aus der Gasphase abgeschiedene Isolationsschicht sich auf dem Halbleiterbauelement und dem Träger befindet.
  5. Integriertes Schaltungsbauelement nach Anspruch 1, wobei die aus der Gasphase abgeschiedene Isolationsschicht ein Plasmapolymer enthält.
  6. Integriertes Schaltungsbauelement nach Anspruch 1, wobei die aus der Gasphase abgeschiedene Isolationsschicht Parylen enthält.
  7. Integriertes Schaltungsbauelement nach Anspruch 1, wobei die aus der Gasphase abgeschiedene Isolationsschicht eine amorphe anorganische Schicht enthält.
  8. Integriertes Schaltungsbauelement nach Anspruch 1, wobei die aus der Gasphase abgeschiedene Isolati onsschicht eine keramische Kohlenstoffschicht enthält.
  9. Integriertes Schaltungsbauelement nach Anspruch 1, wobei die aus der Gasphase abgeschiedene Isolationsschicht etwa 1–100 μm dick ist.
  10. Integriertes Schaltungsbauelement nach Anspruch 1, weiterhin umfassend mehrere Halbleiterbauelemente, wobei die Leitung mit den Halbleiterbauelementen verbunden ist und wobei die aus der Gasphase abgeschiedene Isolationsschicht auf den mehreren Halbleiterbauelementen abgeschieden ist.
  11. Integriertes Schaltungsbauelement nach Anspruch 1, wobei das integrierte Schaltungsbauelement in einem Gehäuse gekapselt ist.
  12. Verfahren zum Herstellen eines integrierten Schaltungsbauelements, umfassend: Bereitstellen eines Trägers; Anbringen eines Halbleiterbauelements mit einer integrierten Schaltung an dem Träger und Aufbringen einer Isolationsschicht über dem Halbleiterbauelement und dem Träger durch eine Gasphasenabscheidung.
  13. Verfahren nach Anspruch 12, weiterhin umfassend das Abscheiden von Leitungen auf der Isolationsschicht, um das Halbleiterbauelement mit dem Träger zu verbinden.
  14. Verfahren nach Anspruch 12, weiterhin umfassend: Anbringen mehrerer Halbleiterbauelemente an dem Träger und Abscheiden der Leitungen auf der Isolationsschicht, um die Halbleiterbauelemente zusammenzuschalten.
  15. Verfahren nach Anspruch 12, wobei das Aufbringen einer Isolationsschicht über dem Halbleiterbauelement und dem Träger durch eine Gasphasenabscheidung eine chemische Abscheidung aus der Dampfphase beinhaltet.
  16. Verfahren nach Anspruch 13, wobei das Abscheiden von Leitungen auf die Isolationsschicht einen photolithographischen Prozeß beinhaltet.
  17. Verfahren nach Anspruch 13, wobei das Abscheiden von Leitungen auf die Isolationsschicht Ätzen beinhaltet.
  18. Verfahren nach Anspruch 13, wobei das Abscheiden von Leitungen auf die Isolationsschicht eine Laserabtragung beinhaltet.
  19. Verfahren nach Anspruch 12, weiterhin umfassend das Kapseln des Bauelements.
  20. Integriertes Schaltungsbauelement, umfassend: einen Träger; ein Halbleiterbauelement mit einer integrierten Schaltung, auf dem Träger montiert; erste Mittel zum Bereitstellen von leitenden Verbindungen zwischen dem Träger und dem Halbleiterbauelement; auf dem Halbleiterbauelement angeordnete zweite Mittel zum Isolieren des Halbleiterbauelements von dem ersten Mittel.
  21. Integriertes Schaltungsbauelement nach Anspruch 20, weiterhin umfassend mehrere Halbleiterbauelemente, wobei das erste Mittel die Halbleiterbauelemente zusammenschaltet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008048423B4 (de) * 2007-09-24 2015-05-28 Infineon Technologies Ag Verfahren zum Herstellen eines Integrierten Schaltungsbauelements

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618674B2 (en) * 2008-09-25 2013-12-31 Infineon Technologies Ag Semiconductor device including a sintered insulation material
DE102011008952A1 (de) * 2011-01-19 2012-07-19 Texas Instruments Deutschland Gmbh Mehrchipmodul, Verfahren zum Betreiben desselben und DC/DC-Wandler
US8970032B2 (en) * 2011-09-21 2015-03-03 Infineon Technologies Ag Chip module and method for fabricating a chip module

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5110712A (en) 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
IT1255257B (it) 1991-07-22 1995-10-20 Dow Corning Rivestimenti con pellicole sottili realizzati mediante il deposito di vapore migliorato con plasma di silossani ciclici fluorati
DE19835883A1 (de) * 1998-08-07 2000-02-17 Siemens Ag Herstellungsverfahren für einen elektrischen Isolator
JP2000272156A (ja) * 1999-03-26 2000-10-03 Fuji Photo Film Co Ltd カーボン膜の成膜方法
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US20040197474A1 (en) 2003-04-01 2004-10-07 Vrtis Raymond Nicholas Method for enhancing deposition rate of chemical vapor deposition films
TWI221327B (en) * 2003-08-08 2004-09-21 Via Tech Inc Multi-chip package and process for forming the same
DE10342996A1 (de) * 2003-09-17 2005-04-21 Infineon Technologies Ag Halbleiter-Anordnung und Verfahren zum Herstellen einer Halbleiter-Anordnung
TWI367686B (en) * 2004-04-07 2012-07-01 Semiconductor Energy Lab Light emitting device, electronic device, and television device
US7176053B1 (en) * 2005-08-16 2007-02-13 Organicid, Inc. Laser ablation method for fabricating high performance organic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008048423B4 (de) * 2007-09-24 2015-05-28 Infineon Technologies Ag Verfahren zum Herstellen eines Integrierten Schaltungsbauelements

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