JP2016539517A5 - - Google Patents
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Claims (14)
- 2端子多層セラミックキャパシタ(MLCC)
を備えた装置であって、前記2端子MLCCが、
第1の導電層と、
少なくとも1つのスロットを含む第2の導電層と、を備え、
前記第1の導電層が、ドッグボーンパターンホールを含み、
前記ドッグボーンパターンホールが、前記2端子MLCCの電流フロー方向に垂直である第1のスロットの対と、前記電流フロー方向に平行である1つまたは2つの第2のスロットとを含み、前記1つまたは2つの第2のスロットが第1のスロットの対に接続することを特徴とする、装置。 - 前記2端子MLCCが、単一の正端子と単一の負端子とを含む、請求項1に記載の装置。
- 前記第1の導電層の前記ドッグボーンパターンホールが、前記ドッグボーンパターンホールを含まない導電層と比較して、前記2端子MLCCの等価直列抵抗(ESR)を低減させる、請求項1に記載の装置。
- 前記2端子MLCCの前記ESRの前記低減が、前記2端子MLCCの品質係数(Q値)を増大させる、請求項3に記載の装置。
- 前記ドッグボーンパターンホールが、前記導電層の全長未満の長さにわたって切断される、請求項1に記載の装置。
- 前記2端子MLCCが、前記導電層と前記第2の導電層を分離する絶縁層をさらに含む、請求項1に記載の装置。
- 2端子多層セラミックキャパシタ(MLCC)の第1の端子に対応する第1の導電層を形成するステップであって、前記第1の導電層がドッグボーンパターンホールを含み、前記ドッグボーンパターンホールが、前記2端子MLCCの電流フロー方向に垂直である第1のスロットの対と、前記電流フロー方向に平行である1つまたは2つの第2のスロットとを含み、前記1つまたは2つの第2のスロットが第1のスロットの対に接続する、形成するステップと、
前記第1の導電層の上に第1の絶縁層を形成するステップであって、前記第1の絶縁層の第1の側面が前記第1の導電層に隣接する、形成するステップと、
前記第1の絶縁層の上に前記2端子MLCCの第2の端子に対応する第2の導電層を形成するステップであって、前記第2の導電層が少なくとも1つのスロットを含み、前記第1の側面の反対にある前記第1の絶縁層の第2の側面が前記第2の導電層に隣接する、形成するステップと
を含む、方法。 - 前記第1の導電層の前記ドッグボーンパターンホールおよび前記第2の導電層の前記少なくとも1つのスロットが共通のパターンから形成される、請求項7に記載の方法。
- 前記第1の導電層の前記ドッグボーンパターンホールが、前記ドッグボーンパターンホールを含まない前記第1の導電層と比較して、前記2端子MLCCの等価直列抵抗(ESR)を低減させる、請求項7に記載の方法。
- 前記2端子MLCCの前記ESRの前記低減が、前記2端子MLCCの品質係数(Q値)を増大させる、請求項9に記載の方法。
- 前記ドッグボーンパターンホールが、前記第1の導電層の全長未満の長さにわたって切断される、請求項7に記載の方法。
- 前記第2の導電層の上に第2の絶縁層を形成するステップと、
前記第2の絶縁層の上に前記第1の端子に対応する第3の導電層を形成するステップであって、前記第3の導電層が少なくとも1つのスロットを含む、形成するステップと
をさらに含む、請求項7に記載の方法。 - 前記第3の導電層の上に第3の絶縁層を形成するステップと、
前記第3の絶縁層の上に前記第2の端子に対応する第4の導電層を形成するステップであって、前記第4の導電層が少なくとも1つのスロットを含む、形成するステップと
をさらに含む、請求項12に記載の方法。 - プロセッサによって実行されたとき、前記プロセッサに、
2端子多層セラミックキャパシタ(MLCC)の第1の端子に対応する第1の導電層の形成を開始することであって、前記第1の導電層がドッグボーンパターンホールを含み、前記ドッグボーンパターンホールが、前記2端子MLCCの電流フロー方向に垂直である第1のスロットの対と、前記電流フロー方向に平行である1つまたは2つの第2のスロットとを含み、前記1つまたは2つの第2のスロットが第1のスロットの対に接続する、開始することと、
前記第1の導電層の上に第1の絶縁層の形成を開始することであって、前記第1の絶縁層の第1の側面が前記第1の導電層に隣接する、開始することと、
前記第1の絶縁層の上に前記2端子MLCCの第2の端子に対応する第2の導電層の形成を開始することであって、前記第2の導電層が少なくとも1つのスロットを含み、前記第1の側面の反対にある前記第1の絶縁層の第2の側面が前記第2の導電層に隣接する、開始することと
を行わせる命令を含む、非一時的コンピュータ可読媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/090,589 | 2013-11-26 | ||
US14/090,589 US20150146340A1 (en) | 2013-11-26 | 2013-11-26 | Multilayer ceramic capacitor including at least one slot |
PCT/US2014/064290 WO2015080847A1 (en) | 2013-11-26 | 2014-11-06 | Multilayer ceramic capacitor including at least one slot |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016539517A JP2016539517A (ja) | 2016-12-15 |
JP2016539517A5 true JP2016539517A5 (ja) | 2017-11-30 |
Family
ID=51947505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016555448A Pending JP2016539517A (ja) | 2013-11-26 | 2014-11-06 | 少なくとも1つのスロットを含む多層セラミックキャパシタ |
Country Status (5)
Country | Link |
---|---|
US (1) | US20150146340A1 (ja) |
EP (1) | EP3074992B1 (ja) |
JP (1) | JP2016539517A (ja) |
CN (1) | CN105765679B (ja) |
WO (1) | WO2015080847A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NO2865735T3 (ja) | 2013-07-12 | 2018-07-21 | ||
US10179254B2 (en) * | 2015-09-21 | 2019-01-15 | Apple Inc. | Capacitor structure with acoustic noise self-canceling characteristics |
JP6958515B2 (ja) * | 2018-09-03 | 2021-11-02 | 株式会社オートネットワーク技術研究所 | 回路構造体及び電気接続箱 |
CN110662352A (zh) * | 2019-10-28 | 2020-01-07 | 维沃移动通信有限公司 | 一种电路板装置及其加工方法和移动终端 |
US11837405B2 (en) | 2020-11-30 | 2023-12-05 | KYOCERA AVX Components Corporation | Multilayer ceramic capacitor |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55169841U (ja) * | 1979-05-22 | 1980-12-05 | ||
JPH0658861B2 (ja) * | 1988-12-09 | 1994-08-03 | 株式会社村田製作所 | 積層コンデンサ |
JPH03215915A (ja) * | 1990-01-19 | 1991-09-20 | Murata Mfg Co Ltd | 積層コンデンサ |
JP2878919B2 (ja) * | 1991-12-30 | 1999-04-05 | 韓國電子通信研究院 | 高周波ノイズ除去用チップ型キャパシター |
JPH08191034A (ja) * | 1994-11-09 | 1996-07-23 | Taiyo Yuden Co Ltd | 積層コンデンサ |
EP1075004A4 (en) * | 1999-02-17 | 2007-05-02 | Tdk Corp | CAPACITOR |
US6356429B2 (en) * | 1999-02-18 | 2002-03-12 | Tdk Corporation | Capacitor |
JP2001167908A (ja) * | 1999-12-03 | 2001-06-22 | Tdk Corp | 半導体電子部品 |
JP3923723B2 (ja) * | 2000-11-22 | 2007-06-06 | Tdk株式会社 | 積層型電子部品 |
JP2004273917A (ja) * | 2003-03-11 | 2004-09-30 | Murata Mfg Co Ltd | チップ状積層セラミック電子部品 |
US6798640B1 (en) * | 2003-09-03 | 2004-09-28 | Sun Microsystems, Inc. | Capacitor having plates with a pattern void of conductive material and method of making therfor |
US20070030166A1 (en) * | 2005-08-02 | 2007-02-08 | Warner Thomas P | Device selection module and method for selecting devices |
JP2007220917A (ja) * | 2006-02-16 | 2007-08-30 | Tdk Corp | 積層コンデンサ |
JP4925779B2 (ja) * | 2006-09-27 | 2012-05-09 | 京セラ株式会社 | 積層コンデンサ |
US8045319B2 (en) * | 2007-06-13 | 2011-10-25 | Avx Corporation | Controlled ESR decoupling capacitor |
JP5530172B2 (ja) * | 2009-12-25 | 2014-06-25 | 太平洋セメント株式会社 | 電子部品の内部電極の製造方法 |
KR101158194B1 (ko) * | 2010-04-01 | 2012-06-19 | 한양대학교 산학협력단 | 적층형 세라믹 캐패시터의 모델링 방법 |
KR20130012715A (ko) * | 2011-07-26 | 2013-02-05 | 삼성전기주식회사 | 적층형 세라믹 캐패시터 |
-
2013
- 2013-11-26 US US14/090,589 patent/US20150146340A1/en not_active Abandoned
-
2014
- 2014-11-06 WO PCT/US2014/064290 patent/WO2015080847A1/en active Application Filing
- 2014-11-06 EP EP14802564.6A patent/EP3074992B1/en active Active
- 2014-11-06 CN CN201480064181.2A patent/CN105765679B/zh active Active
- 2014-11-06 JP JP2016555448A patent/JP2016539517A/ja active Pending
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