JP2016532286A - オプトエレクトロニクス半導体エレメント及びオプトエレクトロニクス半導体エレメントの製造方法 - Google Patents

オプトエレクトロニクス半導体エレメント及びオプトエレクトロニクス半導体エレメントの製造方法 Download PDF

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Abstract

本発明では、オプトエレクトロニクス半導体チップを備えたオプトエレクトロニクス半導体エレメントを提供する。特に、オプトエレクトロニクス半導体エレメントは、サイドエミッション型デバイスとして構成された、放射を放出する半導体エレメントである。さらに、本発明では、こうしたオプトエレクトロニクス半導体エレメントの製造方法を提供する。

Description

本発明では、オプトエレクトロニクス半導体チップを備えたオプトエレクトロニクス半導体エレメントを提供する。特に、オプトエレクトロニクス半導体エレメントは、サイドエミッション型デバイスとして構成された、放射を放出する半導体エレメントである。
さらに本発明では、オプトエレクトロニクス半導体エレメントの製造方法を提供する。特に、この方法は、オプトエレクトロニクス半導体チップが支持体として用いられる成形体内に部分的に埋め込まれる、いわゆるＣｉＦ技術（ＣｉＦ：Chip in a Frame）を基礎としている。
本発明の課題は、側方での放射の放出もしくは吸収に適した、機械的に安定なオプトエレクトロニクス半導体エレメントを提供することである。本発明のさらなる課題は、側方での放射の放出もしくは吸収に適した、機械的に安定なオプトエレクトロニクス半導体エレメントの製造方法を提供することである。
この課題は、独立請求項に記載された対象物及び方法によって解決される。当該対象物及び方法の有利な実施形態及び改善形態は、従属請求項に記載されており、さらに、以下の説明及び図面から理解される。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体エレメントは、放射通過面と、放射通過面に対して横断方向に位置する複数の側面と、放射通過面の反対側に位置する裏側の面とを含む、オプトエレクトロニクス半導体チップを含む。特に、放射通過面は、例えばオプトエレクトロニクス半導体チップの動作中に形成される放射の大部分が通過することを特徴とする。特に、半導体チップの放射通過面は、半導体エレメントの放射通過側の面の一部である。好ましくは、半導体エレメントは、放射通過側で、放射通過側の面によって外部へ向かって画定される。
好ましくは、オプトエレクトロニクス半導体エレメントは、成形材料から形成される成形体を含む。成形材料は、プラスチック材料、例えば、エポキシ樹脂もしくはシリコーンなどのデュロプラスト材料を含んでよい。また、成形材料は、例えばアモルファスの二酸化ケイ素もしくは窒化ホウ素もしくは酸化アルミニウムなどの充填物質を含むことができる。特には、成形材料中の充填物質の割合は、少なくとも５０重量％である。さらに、成形材料は、白もしくは黒などの特徴色を付与するための白色顔料もしくはカーボンブラックなどの添加物を含んでもよい。特には、成形材料中の添加物の割合は１０重量％から１５重量％である。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは部分的に成形体に埋め込まれ、成形材料は、半導体チップの少なくとも２つの側面と裏側の面とを少なくとも部分的に覆う。特に、被覆される各側面は互いに向かい合う位置にある。有利には、成形体は、オプトエレクトロニクス半導体チップのための支持体を形成する。よって、成形体は、オプトエレクトロニクス半導体エレメントの機械的安定性に寄与する。成形体は、放射通過側の主面と裏側の主面と複数の側面とを有することができる。特に、成形体は、半導体エレメントの放射通過側では放射通過側の主面によって、裏側では裏側の主面によって、周側では側面によって、画定される。特に、成形体の放射通過側の主面は、半導体エレメントの放射通過側の面の一部を形成する。
また、オプトエレクトロニクス半導体エレメントは、成形体上に半導体チップの電気的接続のために設けられる、第１のコンタクト層及び第２のコンタクト層を含む。特に、オプトエレクトロニクス半導体チップは、半導体チップの電気的接続のための第１の電気コンタクトと第２の電気コンタクトとを含むことができ、ここで第１の電気コンタクトは第１のコンタクト層に接続され、第２の電気コンタクトは第２のコンタクト層に接続される。特には、各コンタクト層により、半導体チップのワイヤレスでの接続が形成される。
さらに、オプトエレクトロニクス半導体エレメントは、半導体チップの放射通過面に対して横断方向に位置する、半導体エレメントの実装のための実装面を有する。これにより、半導体エレメントは特に、半導体チップが放射を放出する半導体チップである場合、サイドエミッション型デバイスとして構成される。こうしたサイドエミッション型デバイスは、特にディスプレイの光ファイバへの側方での光入力に適する。
例えば、オプトエレクトロニクス半導体エレメントは、その実装面が接続支持体上に位置するように構成される。半導体素子を固定するために、実装面のエッジに沿って、接合剤、特にはんだが設けられる。接合剤は、オプトエレクトロニクス半導体エレメントの放射通過側の面上、及び、特に接続支持体に対する横断方向に位置する、向かい合う２つの側面上、及び、裏側の面上に配置される。さらに、接合剤は、好ましくは、実装面と接続支持体との間に配置される。好ましくは、接合剤は各コンタクト層を少なくとも部分的に覆うので、各コンタクト層が接合剤によって接続支持体に電気的に接続される。特に、各コンタクト層は、オプトエレクトロニクス半導体エレメントの放射通過側の面から出発し、側面を経て裏側の面まで、上述した面に沿って延在する。さらに、各コンタクト層は、半導体エレメントが実装面でも電気的に接続可能となるよう、実装面まで延在してもよい。
好ましい一実施形態によれば、成形体は突出部分領域を有し、この突出部分領域は、半導体チップの側面に位置し、かつ、それぞれ半導体チップの最小寸法より大きい第１の寸法及び第２の寸法を有する。特に、成形体は別の突出部分領域を有し、この別の突出部分領域は、他方の突出部分領域の向かい側に位置し、半導体チップの別の側面に設けられる。有利には、上記別の部分領域も、それぞれ半導体チップの最小寸法より大きい第１の寸法及び第２の寸法を有する。特に、部分領域の第１の寸法及び第２の寸法は、実装面が位置する一平面を規定する第１の主延在方向と第２の主延在方向とによって定められる。２つの部分領域により、オプトエレクトロニクス半導体エレメントを実装面で支持することができる。
オプトエレクトロニクスエレメントの少なくとも１つの実施形態によれば、突出部分領域の第１の寸法及び第２の寸法は、半導体チップの最小寸法の少なくとも２倍の大きさである。このことは、好ましくは上記別の部分領域にも当てはまる。例えば、半導体チップの最小寸法とは、第１の主延在方向に対して平行に測定される半導体チップの厚さ、特に０．１ｍｍから０．２ｍｍまでの値の厚さであってよい。なお、突出部分領域の第１の寸法は０．２ｍｍから２ｍｍまでの値であってよい。さらに、第２の寸法は０．３ｍｍから３ｍｍまでの値であってよい。
また、第１の寸法及び第２の寸法は、突出部分領域の有利な構成では、最大で、半導体チップの最大寸法に等しい。例えば、半導体チップは、第２の主延在方向に最大寸法を有する。
少なくとも１つの実施形態によれば、第１のコンタクト層は、成形体の放射通過側の主面から、成形体の、実装面に対して横断方向に位置する側面まで延在する。また、第２のコンタクト層も、成形体の放射通過側の主面から、成形体の、実装面に対して横断方向に位置する別の側面まで延在することができる。さらに、第１のコンタクト層及び第２のコンタクト層は、それぞれ、成形体の各側面を経て裏側の主面まで延在することができる。特に、当該側面は、各コンタクト層によって完全に覆われる。
オプトエレクトロニクス半導体エレメントの好ましい実施形態では、成形体は、オプトエレクトロニクス半導体チップの裏側の面から成形体の裏側の主面まで延在する開口を有する。当該開口により、半導体チップの裏側の面に半導体チップの電気的接続を形成できる。
例えば、開口を、成形体の裏側の主面から出発してオプトエレクトロニクス半導体チップの裏側の面へ向かって先細とすることができる。つまり、開口の断面は、成形体の裏側の主面から出発してオプトエレクトロニクス半導体チップの裏側の面へ向かって小さくなる。
好ましくは、開口は、その下側では半導体チップの裏側の主面によって、さらに、その周側では少なくとも部分的に成形体の少なくとも１つの内面によって、画定される。例えば、開口を、閉じた一内面によって画定することもできる。この場合、開口は、周側では成形体によって完全に包囲される。さらに、開口を、第１の側面、例えば実装面から、第１の側面の向かい側の第２の側面（例えば実装面に相対する側面）へ延在させることもできる。この場合、開口は閉じた一内面によっては画定されず、例えば互いに接しない２つの内面によって画定される。
有利な構成では、第１のコンタクト層は成形体の裏側の主面から開口内へ延在する。特に、第１のコンタクト層は、放射通過側の主面から、実装面に対して横断方向に位置する側面と裏側の主面とを経て、開口内へ延在する。好ましくは、当該コンタクト層は、成形体の内面、及び、オプトエレクトロニクス半導体チップの裏側の面に設けられる。
好ましい一実施形態によれば、開口に充填物が設けられる。例えば、当該充填物は成形体と同じ成形材料から成っていてよい。当該充填物によって半導体エレメントにさらなる安定性が得られる。好ましくは、第１のコンタクト層は充填物と成形体との間に設けられる。また、第１のコンタクト層は半導体チップと充填物との間に設けられる。
オプトエレクトロニクス半導体の少なくとも１つの実施形態によれば、成形体は単層で構成される。すなわち、特には、成形体内に界面は存在しない。
これに代えて、成形体を２層で形成することもできる。すなわち、特に、成形体内に、成形体の第１の層を第２の層から分離する界面が形成される。特に、第１の層と第２の層とは同じ成形材料によって形成される。ただし、２つの層に異なる成形材料を用いることもできる。有利な構成では、半導体エレメントは、第１の層と第２の層との間に設けられる第３のコンタクト層を有する。第３のコンタクト層が成形体の第１の層と第２の層との界面をなすのである。好ましくは、第１のコンタクト層と半導体チップの裏側の面とが第３のコンタクト層によって相互に接続される。特に、第１のコンタクト層と半導体チップの裏側の面とは、第３のコンタクト層によって機械的かつ電気的に相互に接続される。
少なくとも１つの実施形態によれば、半導体エレメントの実装面の少なくとも一部は、成形体の側面によって形成される。また、半導体エレメントの実装面の一部を、オプトエレクトロニクス半導体チップの所定の側面によって形成することもできる。オプトエレクトロニクス半導体チップの所定の側面が成形材料によって覆われる場合、半導体エレメントの実装面は好ましくは成形体の側面のみによって形成される。また、実装面の一部を、２つのコンタクト層のうちこの実装面まで延在する少なくとも一方によって形成してもよい。特に、２つのコンタクト層の当該少なくとも一方を、成形体の、実装面の少なくとも一部をなす側面まで延在させることができる。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体に対して、活性領域及び好ましくは別の複数の機能層を含む半導体積層体を有するオプトエレクトロニクス半導体チップが用いられる。半導体積層体は、エピタキシプロセス、例えば有機金属気相エピタキシＭＯＶＰＥもしくは分子線エピタキシＭＢＥなどによって、成長基板上に成長させることができる。好ましくは、ここでのチップは薄膜半導体チップである。このことは特に、成長基板が、半導体積層体の成長後に大幅に薄膜化されるか、又は、半導体積層体から完全に除去されることを意味する。半導体積層体は、代替基板上に設けることもできる。
少なくとも１つの実施形態によれば、半導体積層体は成形体の成形材料によっては覆われない。基板のうち半導体積層体が設けられない面も、好ましくは成形体の成形材料によっては覆われない。したがって、半導体エレメントの放射通過側では、成形体は、好ましくは半導体積層体の上方へ突出せず、特に半導体チップの基板面の上方へ突出しない。基板の別の面は、形状の整合した状態で成形体に埋め込むことができる。特に、基板の各側面は成形材料によって覆われる。
有利な構成では、オプトエレクトロニクス半導体エレメントは付加的なケーシングを有さない。つまり、オプトエレクトロニクス半導体チップは成形体によって安定化され、さらなるケーシングを設けなくても接続支持体上に配置可能である。
例えば、半導体積層体上には、封止材料、特に透明封止材料を設けることができる。
半導体積層体は、例えば、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ［０≦ｘ≦１，０≦ｙ≦１］をベースとした材料から形成可能である。半導体積層体は、特には短波長の可視の放射、特に緑色から青色の放射を放出するのに適する。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体エレメントは混合色の放射を放出するのに適する。このために、半導体エレメントは特に、オプトエレクトロニクス半導体チップの放射通過面に設けられる変換素子を有する。ここで、変換素子の放射出射面は、半導体エレメントの放射通過側の面の一部を形成する。
有利な実施形態では、第１の電気コンタクト及び第２の電気コンタクトは、上部に半導体積層体が設けられた基板に設けられる。特に、第１のコンタクト層及び第２のコンタクト層は基板表面で終端する。有利には、放射通過面には、放射を吸収するコンタクト層及びコンタクトは存在しない。例えば、第１のコンタクト層は裏側の基板面で終端する。ただし、第１のコンタクト層が表側の基板面で終端してもよい。さらに、第２のコンタクト層は表側の基板面で終端することもできる。有利な構成では、半導体チップの裏側の面は裏側の基板面によって形成される。表側の基板面には、好ましくは、半導体積層体が設けられる。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体エレメントの製造方法は、
・それぞれの放射通過面が共通の支持体上に位置するように設けられた複数のオプトエレクトロニクス半導体チップから成る接合体を準備するステップと、
・複数のオプトエレクトロニクス半導体チップを成形材料へ埋め込み、これにより、半導体チップの側面及び裏側の面を成形材料によって覆い、各半導体チップに、半導体チップの側面に位置しかつそれぞれ半導体チップの最小寸法よりも大きな第１の寸法及び第２の寸法を有する成形材料の突出部分領域を対応させるステップと、
・共通の支持体を剥離させるステップと、
・第１のコンタクト層及び第２のコンタクト層を形成するために成形材料上に第１の金属化部及び第２の金属化部を設けるステップと、
・複数のオプトエレクトロニクス半導体エレメントへの個別化を行うステップと
を含む。
上記方法の少なくとも１つの実施形態によれば、成形材料は、半導体チップへの射出成形もしくは注型成形によって設けられる。好ましくは、成形材料は、加圧射出成形プロセス（トランスファモールディング）、例えばフィルムインサート成形プロセスによって設けられる。
上記方法の少なくとも１つの実施形態によれば、金属化部がめっきによって形成される。例えば、金属化部を形成するために、まず、例えばチタンもしくは銅から形成されるシード層が成形材料上に設けられ、その上に、金属層、例えば銅層がめっきによって堆積される。コンタクト層の製造については、各金属化部は、先にパターニングされた状態で被着されてもよいし、又は、金属化部の形成後にパターニングを行ってもよい。
上記方法の少なくとも１つの実施形態によれば、成形材料が一貫して閉じた層として半導体チップ上に設けられ、複数の成形体への分割を除き、それ以上はパターニングされない。
これに代えて、成形材料を閉じた層として半導体チップ上に設け、成形材料に複数の開口を形成することもできる。この場合、特に、各開口はオプトエレクトロニクス半導体チップの裏側の面まで延在する。各開口は、例えばレーザーアブレーションによって成形材料を除去することで形成できる。
さらに、成形材料を、中断部を有する層として設けることができる。例えば、半導体チップの選択された領域を切り欠くことによって成形材料を所期のように設けることができる。特に、半導体チップの裏側の面は、最大でもその一部のみが成形材料によって覆われる。
別の構成では、半導体チップのうち成形材料の設けられない領域を覆うパターニングされた犠牲層が、開口の形成に用いられる。半導体チップが成形材料へ埋め込まれた後、犠牲層は好ましくは除去され、剥離された犠牲層の領域に開口が生じる。
別の利点及び有利な発展形態及び改善形態を、図示の実施形態に関連して以下に説明する。
Ａは本発明のオプトエレクトロニクス半導体エレメントを含む装置の概略的な側面図であり、Ｂは概略的な上面図である。 ＢからＤは種々の実施形態によるオプトエレクトロニクス半導体エレメントの放射通過側の面を示す概略的な上面図であり、Ａは種々の実施形態によるオプトエレクトロニクス半導体エレメントの実装面の向かい側の側面を示す概略的な上面図である。 別の実施形態による実装面の向かい側の側面を示す概略的な上面図である。 Ａは別の実施形態によるオプトエレクトロニクス半導体エレメントの実装面の向かい側の側面を示す概略的な上面図であり、Ｂは放射通過側の面を示す概略的な上面図である。 Ａは別の実施形態によるオプトエレクトロニクス半導体エレメントの実装面の向かい側の側面を示す概略的な上面図であり、Ｂは放射通過側の面を示す概略的な上面図である。 ＡからＦは本発明の方法の一実施形態の各方法ステップを示す図である。 ＡからＣは本発明の方法の別の実施形態の各方法ステップを示す図である。 ＡからＣは本発明の方法の別の実施形態の各方法ステップを示す図である。 Ｂは半導体チップの接合体を示す概略的な上面図であり、Ａは概略的な断面図である。
図１のＡ，Ｂには、本発明のオプトエレクトロニクス半導体エレメント１００を備えた装置が示されている。半導体エレメント１００は、特には、放射を放出する半導体デバイスである。オプトエレクトロニクス半導体エレメント１００はその実装面４が接続支持体２０上に位置するように配置されている。オプトエレクトロニクス半導体エレメント１００と接続支持体２０との間に、半導体エレメント１００を接続支持体２０に固定するための接続手段１３が存在している。図１のＢに示されているように、接続手段１３は実装面４のエッジに沿って配置可能である。特に、接続手段１３は、オプトエレクトロニクス半導体エレメント１００の放射通過側の面１００Ａ上、向かい合う２つの側面１００Ｂ上、及び、裏側の面１００Ｃ上に設けられる。さらに、半導体エレメント１００は、接続手段１３に相応に、放射通過側の面１００Ａから出発して側面１００Ｂを経て裏側の面１００Ｃまでこれらの面に沿って延在する、第１のコンタクト層３Ａ及び第２のコンタクト層３Ｂを有する。特に、コンタクト層３Ａ，３Ｂは、接続手段１３によって接続支持体２０に機械的かつ電気的に接続されている。
オプトエレクトロニクス半導体エレメント１００は、実装面４に対して横断方向に位置する放射通過側の面１００Ａを通して、形成された放射の大部分を放出する。形成された放射の大部分が放出される主放射方向１２は、オプトエレクトロニクス半導体チップ１の放射通過面１Ａに対して垂直に延在する（図２のＡを参照）。
当該装置では、放射は側方で光ファイバ３０へ入力される。
オプトエレクトロニクス半導体エレメント１００は比較的平坦に構成されるので、例えばディスプレイに使用可能な平坦なバックライト装置の形成に特に適する。特に、オプトエレクトロニクス半導体エレメント１００は、０．２ｍｍから０．４ｍｍまでの高さＨを有する。さらに、オプトエレクトロニクス半導体エレメント１００は、幅Ｄが約０．２ｍｍであり、比較的幅狭に形成されている。
図２のＢ，Ｃ，Ｄには、オプトエレクトロニクス半導体エレメント１００の種々の実施形態が示されている。半導体エレメント１００は、オプトエレクトロニクス半導体チップ１と、このオプトエレクトロニクス半導体チップ１を部分的に埋め込んだ成形材料２００から成る成形体２とを有する。成形体２は、放射通過側の主面２Ａと、複数の側面２Ｂと、裏側の主面２Ｃとを有する。
さらに、オプトエレクトロニクス半導体チップ１は、形成された放射の大部分が通過する放射通過面１Ａと、この放射通過面１Ａに対して横断方向に位置する複数の側面１Ｂと、放射通過面１Ａの反対側に位置する裏側の面１Ｃとを有する。半導体チップ１の少なくとも２つの側面１Ｂが成形材料２００によって覆われる。例えば、４つの全側面１Ｂを成形材料２００によって覆うことができる（図２のＢを参照）。これに代えて、最大３つの側面１Ｂを成形材料２００によって覆うこともできる。例えば、実装面４に位置する側面１Ｂを成形材料によって覆わず、これにより当該側面１Ｂが実装面４の一部をなすように構成できる。さらに、実装面４の向かい側の側面１Ｂが成形材料によって覆われないようにすることもできる（図２のＣを参照）。特にこの場合、半導体エレメント１００は半導体チップ１の高さＨ’に相当する高さＨを有する。
図２のＡからＤの実施形態では、裏側の面１Ｃはその一部しか成形材料によって覆われていない。特に、成形体２は、オプトエレクトロニクス半導体チップ１の裏側の面１Ｃから成形体２の裏側の主面２Ｃまで延在する開口５を有する。当該開口５は、成形体２の裏側の主面２Ｃから出発して、オプトエレクトロニクス半導体チップ１の裏側の面１Ｃに向かって先細となっている。
開口５は、その下側では半導体チップ１の裏側の面１Ｃによって画定され、その周側では成形体２の少なくとも１つの内面２Ｄによって画定される。
開口５の可能な構成が図２のＤに示されている。この場合、開口５は、周側で、成形体２の閉じた内面２Ｄによって画定される。開口５は横長孔として形成されており、特に、実装面４に対して平行な辺のほうが実装面４に対して垂直な辺よりも大きな広がりを有する。
これに代えて、開口５を、成形体２の互いに接しない２つの内面によって画定することもできる（図示されていない）。この場合、開口５は、実装面４から半導体エレメント１００の実装面４の向かい側の側面１００Ｂまで延在することができる。
オプトエレクトロニクス半導体エレメント１００は、第１のコンタクト層３Ａ及び第２のコンタクト層３Ｂを有する。これらのコンタクト層は、成形体２上に位置し、半導体チップ１の電気的接続のために設けられている。２つのコンタクト層３Ａ，３Ｂは、成形体２の表側の主面２Ａからそれぞれ側面２Ｂを介して裏側の主面２Ｃまで延在している。さらに、第１のコンタクト層３Ａは、成形体２の裏側の主面２Ｃから開口５まで延在している。第１のコンタクト層３Ａは、成形体２の内面２Ｄ、及び、オプトエレクトロニクス半導体チップ１の裏側の面１Ｃに設けられている。特に、第１のコンタクト層３Ａは、半導体チップ１の裏側の面１Ｃで終端しており、半導体チップ１の（図示されていない）第１の電気コンタクトに接続されている。好ましくは、半導体チップ１は、基板６と基板６上に設けられる半導体積層体７とを含む。第１の電気コンタクトは、半導体積層体７の、基板６に近い側の面に設けられた（図示されていない）第１の半導体領域の電気的接続のために設けられている。また、半導体チップ１は（図示されていない）第２の電気コンタクトを有しており、この第２の電気コンタクトは、半導体積層体７の、基板６とは反対側の面に設けられた（図示されていない）第２の半導体領域の電気的接続のために設けられている。特には、第１のコンタクトはｐ型コンタクトであり、第１の半導体領域はｐ導電型半導体領域である。また、好ましくは、第２のコンタクトはｎ型コンタクトであり、第２の半導体領域はｎ導電型半導体領域である。
例えば、半導体積層体７は、少なくとも１つの導電性のスルーホールが設けられた活性領域を有し、このスルーホールは基板６から出発して、第２の半導体領域の電気的接続を形成することができる（図示されていない）。好ましくは、この場合、第２のコンタクト層３Ｂは基板６で終端する。同様に、第１の半導体領域は基板６を介して電気的に接続可能である。半導体チップ１のコンタクトが基板側に形成されることにより、放射通過面１Ａは放射を吸収するコンタクト構造体を有さない。
成形体２は、それぞれ半導体チップ１の側面１Ｂに設けられた第１の突出部分領域８Ａ及び第２の突出部分領域８Ｂを含む。突出部分領域８Ａ，８Ｂは、それぞれ、半導体チップ１の最小寸法より大きな第１の寸法及び第２の寸法を有する。第１の寸法Ｔは特には突出部分領域８Ａ，８Ｂの深さであり、第２の寸法Ｂは突出部分領域８Ａ，８Ｂの横幅である。例えば、突出部分領域８Ａ，８Ｂの第１の寸法Ｔは０．２ｍｍから２ｍｍまでの値であり、第２の寸法Ｂは０．３ｍｍから３ｍｍまでの値である。さらに、高さＨ’は０．２ｍｍから０．４ｍｍまでの値を取ることができる（図２のＢを参照）。
例えば、半導体チップの最小寸法は厚さＤであり、これは特に０．１ｍｍから０．２ｍｍの値である。
オプトエレクトロニクス半導体エレメント１００は、好ましくは、半導体チップ１に接続された、第２のコンタクト層３Ｂの端部領域にパシベーション層９を有し、このパシベーション層９は、第２のコンタクト層３Ｂとオプトエレクトロニクス半導体チップ１との間に設けられる。当該パシベーション層９により、第２のコンタクト層３Ｂを基板６に対して電気的に絶縁できる。例えば、パシベーション層９は有機材料、特にプラスチックから形成できる。有利には、第２のコンタクト層３Ｂは、端部領域において、側面２Ｂに接する移行領域、すなわち、放射通過側の主面２Ａが第２のコンタクト層３Ｂによって特に完全に覆われている領域におけるよりも狭く構成される（図２のＢからＤを参照）。好ましくは、第１のコンタクト層３Ａは、側面２Ｂから放射通過側の主面２Ａへの移行領域において、この領域を完全に覆う（図２のＢ−Ｄを参照）。ただし、第１のコンタクト層３Ａは半導体チップ１まで達することはなく、放射通過側の主面２Ａで終端する。
オプトエレクトロニクス半導体エレメント１００の電気的接続は、外部から第１のコンタクト層３Ａ及び第２のコンタクト層３Ｂによって行われる。ここで、接続手段１３が、少なくとも周側に、すなわち実装面４を画定するエッジに沿って、設けられる（図１のＢを参照）。さらに、２つのコンタクト層３Ａ，３Ｂの少なくとも一方は実装面４まで延在でき、この場合、接続手段１３が特に実装面４と接続支持体との間に配置される（図示されていない）。
半導体エレメント１００は、図２のＡに示されているように、半導体チップ１の放射通過面１Ａに設けられる変換素子１０を含む。半導体チップ１の放射通過面１Ａを通る放射を、当該変換素子１０によって波長変換することができる。好ましくは、半導体チップ１は、紫外スペクトル領域から青色スペクトル領域の波長領域の放射を放出する。また、変換素子１０は、半導体チップ１から放出される放射を、緑色スペクトル領域から赤色スペクトル領域の波長領域の放射へ変換できる。例えば、オプトエレクトロニクス半導体エレメント１００は、白色光を放出するのに好適であってよい。
図２のＡからＤに示されているオプトエレクトロニクス半導体エレメント１００は、特に平坦に構成される。さらに、成形体２又は適切な寸法を有する突出部分領域８Ａ，８Ｂは、半導体エレメント１００に充分な安定性を提供するので、半導体エレメント１００は、放射通過面１Ａに対する横断方向に実装可能であり、サイドエミッション型デバイスとして構成される。
図３に関連して、オプトエレクトロニクス半導体エレメント１００の別の実施形態を説明する。ここでの半導体エレメントは図２のＡからＤの半導体エレメント１００に類似して構成されている。相違しているのは、裏側の開口５に充填物１１が設けられているという点である。この場合、開口５は完全に充填物１１によって充填されている。ただし、充分物１１が開口５の一部しか充填しないケースも可能である。充填物１１は特には成形材料と同じ材料から形成される。当該充填物は、例えば射出成形もしくは注型成形もしくは塗布成形によって製造可能である。充填物１１により、半導体エレメント１００の安定性をさらに高めることができる。
図４のＡ，Ｂに関連する実施形態では、成形体２が２層で構成されている。好ましくは、この場合、オプトエレクトロニクス半導体チップ１が第１の製造ステップで成形材料に埋め込まれ、半導体チップ１の側面１Ｂと裏側の面１Ｃとが成形材料によって完全に覆われる。ついで、当該成形材料が、半導体チップ１の裏側の面１Ｃに対して平行に、この半導体チップ１の裏側の面１Ｃが成形材料によって覆われなくなるまで除去される。特にこれは成形材料の研磨除去によって行われる。残りの成形材料は、完成した成形体２の第１の層２１を形成する。第１の層２１及び半導体チップ１の裏側の面１Ｃに、第３のコンタクト層３Ｃを設けることができる。続いて、第１の層２１及びそこに埋め込まれた半導体チップ１の上に、第１の層２１と同じ成形材料もしくは別の成形材料から製造可能な第２の層２２が設けられる。２層の成形体２は、第１の層２１と第２の層２２との間に第３のコンタクト層３Ｃによって形成される界面を有する。第３のコンタクト層３Ｃは、第１のコンタクト層３Ａに接続されており、第１のコンタクト層３Ａと半導体チップ１との間の電気的接続を形成する。
オプトエレクトロニクス半導体エレメント１００の図５のＡ，Ｂに関連する実施形態では、裏側の面１Ｃが成形材料によって完全に覆われる。成形体２は内部に界面を有さない。また、コンタクト層３Ａ，３Ｂは、それぞれ、成形体２の放射通過側の主面２Ａ及び側面２Ｂ及び裏側の主面２Ｃの上にのみ配置されている。さらに、２つのコンタクト層３Ａ，３Ｂは放射通過側の主面２Ａで半導体チップ１まで延在している。半導体チップ１の裏側の面１Ｃは、この実施形態では、コンタクト層３Ａ，３Ｂによって覆われないままである。
図６のＡからＦには、上述したオプトエレクトロニクス半導体エレメントの製造方法の第１の実施形態の種々の方法ステップが示されている。
図６のＡには、本発明の方法の初期ステップ、すなわち、複数のオプトエレクトロニクス半導体チップ１から成る接合体を準備するステップが示されている。各半導体チップ１はそれぞれの放射通過面１Ａが共通の支持体４０上に位置するように設けられている。半導体チップ１は、例えば接着剤シート１４によって支持体４０に固定することができる。
図６のＢには、次の方法ステップ、すなわち、オプトエレクトロニクス半導体チップ１を成形材料２００に埋め込むステップが示されている。特にこの場合、半導体チップ１の側面１Ｂと裏側の面１Ｃとが成形材料２００によって覆われ、複数の突出部分領域が形成される。各突出部分領域は半導体チップ１の側面１Ｂに位置し、それぞれ半導体チップ１の最小寸法Ｄより大きい第１の寸法Ｔ及び第２の寸法Ｂを有する（図６のＡを参照）。
図６のＣには、次の方法ステップ、すなわち、共通の支持体４０を剥離させるステップが示されている。
図６のＤに示されている方法ステップでは、成形材料２００に種々の開口５，１５が形成される。
各開口１５は、成形材料２００の第１の主面から第２の主面まで延在し、隣り合う２つの半導体チップ１の間に位置する。当該開口１５によって、接合体を複数のオプトエレクトロニクス半導体チップへ分割できる。
各開口５は、成形材料の第２の主面からオプトエレクトロニクス半導体チップ１の裏側の面１Ｃまで延在する。特に、開口５，１５は、レーザーアブレーションによって成形材料２００に形成される。
図６のＥには、半導体チップ１上にそれぞれ１つずつパシベーション層９が被着されるステップが示されている。特に、パシベーション層９は半導体チップ１の縁に被着され、第２のコンタクト１６がパシベーション層９によって部分的に覆われる。
図６のＦには、次の方法ステップ、すなわち、成形材料２００上に、第１のコンタクト層３Ａ及び第２のコンタクト層３Ｂを形成するための第１の金属化部及び第２の金属化部を設けるステップが示されている。特に、各金属化部はめっきによって形成される。ここでは最初にシード層が形成され、その上にめっきによって金属層が堆積される。
次の方法ステップでは、接合体が各開口１５に沿って複数のオプトエレクトロニクス半導体チップへ個別化される（ただしこれは図示されていない）。
図７のＡからＣには、第２の実施形態の方法の第１のステップが示されている。ここで、図７のＡに示されている方法ステップは、好ましくは、図６のＡに示されている方法ステップに相応に行われる。ただし、開口５，１５は、図６のＣ，Ｄに示されているような成形材料２００の除去によってではなく、接合体の一部の成形材料を切り欠いてこの成形材料２００のない露出領域を設けることで形成される。この場合、成形材料２００は中断部を有する層として設けられる。好ましくは、第２の実施形態による方法では、開口５，１５を有する成形材料が各半導体チップ１上に設けられる場合、共通の支持体４０が最初に剥離される（図７のＢ，Ｃを参照）。好ましくは、パシベーション層及び金属化部などを形成するさらなる方法ステップが、図６のＥ，Ｆに関連して説明した方法ステップに相応に行われる。
本発明の方法の第３の実施形態を、図８のＡからＣに関連して説明する。この場合、複数の開口５，１５を形成するため、これらを形成すべき接合体の領域に設けられるパターニングされた犠牲層１７、例えばフォトレジスト層を使用する。犠牲層１７の中間空間には成形材料２００が設けられる。続いて、犠牲層１７が除去され、これにより各開口が成形材料２００に形成される（図示されていない）。共通の支持体４０は、犠牲層１７の除去前に除去してもよい（図８のＣを参照）。好ましくは、パシベーション層及び金属化部などを形成するさらなる方法ステップが、図６のＥ，Ｆに関連して説明した方法ステップに相応に行われる。
半導体チップ１の接合体の実施形態が、図９のＢに上面図で、また、図９のＡに図９のＢの破線に沿って切断した断面図で、示されている。
第１の方向Ｒ１において半導体チップ１が複数列で配置されており、ここでは、隣り合う２つの半導体チップ１が成形材料２００によって相互に接続されている。第１の方向に直交する第２の方向Ｒ２においても半導体チップ１は複数列で配置されているが、ここでは１列の隣り合う２つの半導体チップ１が開口１５によって相互に分離されている。開口１５は、第１のコンタクト層３Ａ及び第２のコンタクト層３Ｂを形成するための第１の金属化部及び第２の金属化部を有する。特に、開口１５は半導体チップ１の複数列を分断している。外側の列の半導体チップ１は、第２の方向Ｒ２では、それぞれ成形材料２００の縁部によって相互に接続される。接合体の分割は、好ましくは第１の方向Ｒ１及び第２の方向Ｒ２に対して平行に、成形材料２００の縁部と、各半導体チップ１間の、成形材料２００から形成される接続部とを分断し、これによって複数のオプトエレクトロニクス半導体エレメント１００を形成することで行われる。
本発明は実施形態に即した上述の説明に限定されない。むしろ、本発明は、特許請求の範囲又は発明の実施の形態に明示されていないとしても、新規な全ての特徴及びその組み合わせ、特に、特許請求の範囲に示されている各特徴及びそのあらゆる組み合わせを含むものである。
本願は、独国特許出願第１０２０１３１１０７３３．８号の優先権を主張し、その開示内容は引用により本願に含まれるものとする。

Claims (18)

  1. オプトエレクトロニクス半導体エレメント（１００）であって、
    放射の大部分が通過する放射通過面（１Ａ）と該放射通過面（１Ａ）に対して横断方向に位置する複数の側面（１Ｂ）と該放射通過面（１Ａ）の反対側に位置する裏側の面（１Ｃ）とを含むオプトエレクトロニクス半導体チップ（１）と、
    放射通過側の主面（２Ａ）と複数の側面（２Ｂ）と裏側の主面（２Ｃ）とを含む成形体（２）と、
    前記成形体（２）上に設けられた、前記半導体チップ（１）の電気的接続のための第１のコンタクト層（３Ａ）及び第２のコンタクト層（３Ｂ）と、
    前記放射通過面（１Ａ）に対して横断方向に位置する、前記半導体エレメント（１００）の実装のための実装面（４）と
    を備え、
    前記オプトエレクトロニクス半導体チップ（１）は部分的に前記成形体（２）に埋め込まれており、前記成形体（２）は、前記半導体チップ（１）の少なくとも２つの前記側面（２Ｂ）と前記裏側の面（１Ｃ）とを少なくとも部分的に覆う成形材料（２００）から形成されており、
    前記成形体（２）は突出部分領域（８Ａ，８Ｂ）を有しており、該突出部分領域は、前記半導体チップ（１）の所定の側面（１Ｂ）に位置し、かつ、それぞれ前記半導体チップ（１）の最小寸法（Ｄ）より大きい第１の寸法（Ｔ）及び第２の寸法（Ｂ）を有する、
    ことを特徴とするオプトエレクトロニクス半導体エレメント（１００）。
  2. 前記半導体チップ（１）の前記放射通過面（１Ａ）と前記成形体（２）の前記放射通過側の主面（２Ａ）とは、前記半導体エレメント（１００）の放射通過側の面（１００Ａ）のそれぞれ一部を形成しており、
    前記放射通過側の面（１００Ａ）は、前記半導体エレメント（１００）を放射通過側で外部へ向かって画定している、
    請求項１記載のオプトエレクトロニクス半導体エレメント（１００）。
  3. 前記突出部分領域（８Ａ，８Ｂ）の前記第１の寸法（Ｔ）及び前記第２の寸法（Ｂ）は、前記半導体チップ（１）の前記最小寸法（Ｄ）の少なくとも２倍の大きさである、
    請求項１又は２記載のオプトエレクトロニクス半導体エレメント（１００）。
  4. 前記第１のコンタクト層（３Ａ）及び前記第２のコンタクト層（３Ｂ）は、それぞれ、前記成形体（２）の前記放射通過側の主面（２Ａ）から、前記成形体（２）の、前記実装面（４）に対して横断方向に位置する側面（２Ｂ）まで延在している、
    請求項１から３までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  5. 前記成形体（２）は、前記オプトエレクトロニクス半導体チップ（１）の前記裏側の面（１Ｃ）から前記成形体（２）の前記裏側の主面（２Ｃ）まで延在する開口（５）を有する、
    請求項１から４までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  6. 前記開口（５）は、その下側では前記半導体チップ（１）の前記裏側の面（１Ｃ）によって、さらに、その周側では少なくとも部分的に前記成形体（２）の少なくとも１つの内面（２Ｄ）によって、画定されている、
    請求項５記載のオプトエレクトロニクス半導体エレメント（１００）。
  7. 前記第１のコンタクト層（３Ａ）は前記成形体（２）の前記裏側の主面（２Ｃ）から前記開口（５）内へ延在している、
    請求項５又は６記載のオプトエレクトロニクス半導体エレメント（１００）。
  8. 前記第１のコンタクト層（３Ａ）は、前記成形体（２）の前記内面（２Ｄ）及び前記オプトエレクトロニクス半導体チップ（１）の前記裏側の面（１Ｃ）に被着されている、
    請求項７記載のオプトエレクトロニクス半導体エレメント（１００）。
  9. 前記開口（５）に充填物（１１）が設けられており、
    前記第１のコンタクト層（３Ａ）は前記充填物（１１）と前記成形体（２）との間に配置されている、
    請求項５から８までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  10. 前記成形体（２）は単層で形成されている、
    請求項１から９までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  11. 第３のコンタクト層（３Ｃ）が設けられており、
    前記成形体（２）が２層で形成されており、
    前記第３のコンタクト層（３Ｃ）は前記成形体（２）の第１の層（２１）と第２の層（２２）との間に設けられている、
    請求項１から４までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  12. 前記第１のコンタクト層（３Ａ）と前記半導体チップ（１）の前記裏側の面（１Ｃ）とが前記第３のコンタクト層（３Ｃ）を介して相互に接続されている、
    請求項１１記載のオプトエレクトロニクス半導体エレメント（１００）。
  13. 前記半導体エレメント（１００）の前記実装面（４）の少なくとも一部は、前記成形体（２）の所定の側面（２Ｂ）によって形成されており、
    ２つの前記コンタクト層（３Ａ，３Ｂ）の少なくとも一方は、前記所定の側面（２Ｂ）まで延在している、
    請求項１から１２までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  14. 前記半導体エレメント（１００）の前記実装面（４）の一部は、前記オプトエレクトロニクス半導体チップ（１）の所定の側面（１Ｂ）によって形成されている、
    請求項１から１３までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）。
  15. 請求項１から１４までのいずれか１項記載のオプトエレクトロニクス半導体エレメント（１００）の製造方法であって、
    それぞれの放射通過面（１Ａ）が共通の支持体（４０）上に位置するように設けられた複数のオプトエレクトロニクス半導体チップ（１）から成る接合体を準備するステップと、
    前記複数のオプトエレクトロニクス半導体チップ（１）を成形材料（２００）へ埋め込み、これにより、前記半導体チップ（１）の側面（１Ｂ）及び裏側の面（１Ｃ）を前記成形材料（２００）によって覆い、各半導体チップ（１）に、前記半導体チップ（１）の所定の側面（１Ｂ）に位置しかつそれぞれ前記半導体チップ（１）の最小寸法（Ｄ）よりも大きな第１の寸法（Ｔ）及び第２の寸法（Ｂ）を有する前記成形材料の突出部分領域（８Ａ，８Ｂ）を対応させる、ステップと、
    前記共通の支持体（４０）を剥離させるステップと、
    第１のコンタクト層（３Ａ）及び第２のコンタクト層（３Ｂ）を形成するために前記成形材料上に第１の金属化部及び第２の金属化部を設けるステップと、
    複数のオプトエレクトロニクス半導体エレメントへの個別化を行うステップと
    を含む
    ことを特徴とする方法。
  16. 請求項１５記載のオプトエレクトロニクス半導体エレメント（１００）の製造方法であって、前記成形材料（２００）に、前記オプトエレクトロニクス半導体チップ（１）の前記裏側の面（１Ｃ）まで延在する複数の開口（５）を形成する方法。
  17. 前記成形材料（２００）を閉じた層として設け、
    前記複数の開口（５）を、前記成形材料（２００）をレーザーアブレーションによって除去することで形成する、
    請求項１６記載の方法。
  18. 前記成形材料（２００）を、中断部を有する層として設ける、
    請求項１６記載の方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013114345A1 (de) * 2013-12-18 2015-06-18 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
DE102014118349B4 (de) 2014-12-10 2023-07-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterbauelement und Verfahren zur Herstellung einer Mehrzahl von Halbleiterbauelementen
DE102015111492B4 (de) 2015-07-15 2023-02-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelemente und Verfahren zur Herstellung von Bauelementen
DE102015219824A1 (de) * 2015-10-13 2017-05-04 Osram Gmbh Verfahren zum Herstellen einer elektronischen Baugruppe und Elektronische Baugruppe
JP6384533B2 (ja) * 2015-12-21 2018-09-05 日亜化学工業株式会社 発光装置の製造方法
DE102016101652A1 (de) 2016-01-29 2017-08-03 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit Seitenkontakten
DE102016103059A1 (de) * 2016-02-22 2017-08-24 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102016125430A1 (de) * 2016-12-22 2018-06-28 Osram Opto Semiconductors Gmbh Oberflächenmontierbarer Halbleiterlaser, Anordnung mit einem solchen Halbleiterlaser und Betriebsverfahren hierfür
DE102017115780A1 (de) * 2017-07-13 2019-01-17 Tdk Electronics Ag Leuchtdiodenbauteil, Leuchtdiodenanordnung und Verfahren zur Herstellung eines Leuchtdiodenbauteils
DE102018111175A1 (de) * 2018-05-09 2019-11-14 Osram Opto Semiconductors Gmbh Pixel, Multipixel-LED-Modul und Herstellungsverfahren

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621268A (ja) * 1991-01-18 1994-01-28 Nippon Steel Corp Ｔａｂパッケージ
JPH08242019A (ja) * 1995-03-06 1996-09-17 Shichizun Denshi:Kk チップ型発光ダイオード
JPH10150138A (ja) * 1996-11-15 1998-06-02 Citizen Electron Co Ltd 下面電極付き側面使用電子部品
JP2000196000A (ja) * 1998-12-25 2000-07-14 Rohm Co Ltd チップ電子部品及びその製造方法
JP2002313914A (ja) * 2001-04-18 2002-10-25 Sony Corp 配線形成方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2003168762A (ja) * 2001-12-03 2003-06-13 Sony Corp 電子部品及びその製造方法
JP2004127962A (ja) * 2002-09-30 2004-04-22 Mitsui High Tec Inc 半導体装置の樹脂封止方法
JP2004363279A (ja) * 2003-06-04 2004-12-24 Sony Corp 光電変換装置の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
JP2013506985A (ja) * 2009-10-01 2013-02-28 エクセリタス カナダ，インコーポレイテッド 横向きあるいは上向きデバイス配置のラミネートリードレスキャリアパッケージングを備えた光電子デバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10156386B4 (de) 2001-11-16 2007-08-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterchips
DE10237084A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements
JP2005159296A (ja) * 2003-11-06 2005-06-16 Sharp Corp オプトデバイスのパッケージ構造
KR100719282B1 (ko) * 2005-12-20 2007-05-17 서울반도체 주식회사 탑 뷰 및 사이드 뷰 공용 발광 다이오드
KR101047801B1 (ko) 2008-12-29 2011-07-07 엘지이노텍 주식회사 발광 디바이스 패키지 및 그 제조방법
DE102010046257A1 (de) 2010-09-22 2012-03-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
DE102011077898A1 (de) 2011-06-21 2012-12-27 Osram Ag LED-Leuchtvorrichtung und Verfahren zum Herstellen einer LED-Leuchtvorrichtung

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621268A (ja) * 1991-01-18 1994-01-28 Nippon Steel Corp Ｔａｂパッケージ
JPH08242019A (ja) * 1995-03-06 1996-09-17 Shichizun Denshi:Kk チップ型発光ダイオード
JPH10150138A (ja) * 1996-11-15 1998-06-02 Citizen Electron Co Ltd 下面電極付き側面使用電子部品
JP2000196000A (ja) * 1998-12-25 2000-07-14 Rohm Co Ltd チップ電子部品及びその製造方法
JP2002313914A (ja) * 2001-04-18 2002-10-25 Sony Corp 配線形成方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2003168762A (ja) * 2001-12-03 2003-06-13 Sony Corp 電子部品及びその製造方法
JP2004127962A (ja) * 2002-09-30 2004-04-22 Mitsui High Tec Inc 半導体装置の樹脂封止方法
JP2004363279A (ja) * 2003-06-04 2004-12-24 Sony Corp 光電変換装置の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
JP2013506985A (ja) * 2009-10-01 2013-02-28 エクセリタス カナダ，インコーポレイテッド 横向きあるいは上向きデバイス配置のラミネートリードレスキャリアパッケージングを備えた光電子デバイス

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