JP2016529723A - 薄膜トランジスタ、配列基板及び表示パネル - Google Patents
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Abstract
Description
図1を参照する。図1は、本発明の実施例1における薄膜トランジスタの構造を示した概略図である。本発明の薄膜トランジスタ10は、ゲート11と、第一絶縁層12と、半導体層13と、ソース14と、ドレイン15と、第二絶縁層16と、導電層17とからなる。このうち、第一絶縁層12は、ゲート11上に設けられる。第二絶縁層16は、第一絶縁層12上方に設けられる。半導体層13・ソース14・ドレイン15は、第一絶縁層12と第二絶縁層16の間に設けられる。導電層17は、第二絶縁層16上に設けられるとともに、ゲート11と互いに導通する。これにより、薄膜トランジスタ10は、オン状態の時、半導体層13に形成されたチャネルにおけるオン状態電流が増大するとともに、オフ状態の時、半導体層13のチャネルにおけるオフ状態電流が減少する。
図4を参照する。図4は、本発明の実施例2における薄膜トランジスタの構造を示した概略図である。本実施例の薄膜トランジスタ40は、ゲート41と、第一絶縁層42と、半導体層43と、ソース44と、ドレイン45と、第二絶縁層46と、導電層47と、オーム接触層48とからなる。このうち、本実施例の薄膜トランジスタ40と、図1の薄膜トランジスタ10との違いは、以下の通りである。本実施例において、ソース44とドレイン45は、第一絶縁層42上に設けられる。半導体層43は、ソース44とドレイン45の上に設けられる。オーム接触層48は、半導体層43とソース44及びドレイン45との間に設けられるとともに、オーム接触層48上には第二開孔441が設けられる。第二開孔441は、オーム接触層48を貫通するとともにソース44とドレイン45の間における隙間を通り、且つ第一絶縁層42を露出させる。半導体層43は、第二開孔441を通して第一絶縁層42と接続される。
図5を参照する。図5は、発明の実施例3における配列基板の構造を示した概略図である。本発明の配列基板50は、基板51と、基板51上に設けられた複数個の薄膜トランジスタ52とからなる。このうち、薄膜トランジスタ52は、上述した実施例における薄膜トランジスタ10或は40のいずれかであるため、ここで重複して述べることはしない。
図6を参照する。図6は、本発明の実施例4における表示パネルの構造を示した概略図である。本実施例の表示パネル60は、相対して設けられた配列基板61及びカラーフィルタ基板62と、配列基板61とカラーフィルタ基板62の間に設けられた液晶層63とからなる。このうち、配列基板61とカラーフィルタ基板62は、共に液晶層63中の液晶631の回転を制御し、これにより、液晶層63中を通過する光線が制御されることで、必要な画面が得られる。本実施例において、配列基板61は、上述した実施例における配列基板50であるため、ここで重複して述べることはしない。
11 ゲート
110 第一開孔
111 第二開孔
12 第一絶縁層
13 半導体層
14 ソース
15 ドレイン
16 第二絶縁層
17 導電層
18 オーム接触層
131 半導体層におけるゲート寄りの一側
132 半導体層における導電層寄りの一側
133 チャネル
134 チャネル
40 薄膜トランジスタ
41 ゲート
42 第一絶縁層
43 半導体層
44 ソース
441 第二開孔
45 ドレイン
46 第二絶縁層
47 導電層
48 オーム接触層
50 配列基板
51 基板
52 薄膜トランジスタ
60 表示パネル
61 配列基板
62 カラーフィルタ基板
63 液晶層
631 液晶
Claims (15)
- ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなる、薄膜トランジスタであって、
前記第一絶縁層は、前記ゲート上に設けられ、
前記第二絶縁層は、前記第一絶縁層の上方に設けられ、
前記半導体層・ソース及びドレインは、いずれも前記第一絶縁層と前記第二絶縁層の間に設けられ、
前記導電層は、前記第二絶縁層上に設けられるとともに、前記ゲートと互いに導通し、これにより、
前記薄膜トランジスタは、オン状態の時、前記半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、前記チャネル中のオフ状態電流が減少することを特徴とする、薄膜トランジスタ。 - 更に、前記ゲートの上方には、第一開孔が設けられ、
前記第一開孔は、前記第一絶縁層と前記第二絶縁層を貫通するとともに、前記ゲートを露出させ、
前記導電層は、前記第一開孔を通して前記ゲートと接続されることを特徴とする、請求項1に記載の薄膜トランジスタ。 - 更に、前記導電層は、ITO膜、或は金属層のいずれか一つであることを特徴とする、請求項1に記載の薄膜トランジスタ。
- 更に、前記半導体層は、前記第一絶縁層上に設けられ、
前記ソース及びドレインは、前記半導体層上に設けられ、
前記薄膜トランジスタには、更にオーム接触層が設けられ、
前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、前記オーム接触層上には第二開孔が設けられ、
前記第二開孔は、前記ソースとドレインの間における隙間を通るとともに前記オーム接触層を貫通し、且つ前記半導体層を露出させ、
前記第二絶縁層は、前記第二開孔を通して前記半導体層と接続されることを特徴とする、請求項1に記載の薄膜トランジスタ。 - 更に、前記ソース及びドレインは、前記第一絶縁層上に設けられ、
前記半導体層は、前記ソース及びドレインの上に設けられ、
前記薄膜トランジスタには、更にオーム接触層が設けられ、
前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、前記オーム接触層上には第二開孔が設けられ、
前記第二開孔は、前記オーム接触層を貫通するとともに前記ソースとドレインの間における隙間を通り、且つ前記第一絶縁層を露出させ、
前記半導体層は、前記第二開孔を通して前記第一絶縁層と接続されることを特徴とする、請求項1に記載の薄膜トランジスタ。 - 基板と、前記基板上に設けられた薄膜トランジスタとからなる、配列基板であって、
前記薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなり、
前記ゲートは、前記基板の表面上に設けられ、
前記第一絶縁層は、前記ゲート上に設けられ、
前記第二絶縁層は、前記ソース及びドレインの上に設けられ、
前記半導体層・ソース及びドレインは、いずれも前記第一絶縁層と前記第二絶縁層の間に設けられ、
前記導電層は、前記第二絶縁層上に設けられるとともに、前記ゲートと互いに導通し、これにより、
前記薄膜トランジスタは、オン状態の時、前記半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、前記チャネル中のオフ状態電流が減少することを特徴とする、配列基板。 - 更に、前記ゲートの上方には、第一開孔が設けられ、
前記第一開孔は、前記第一絶縁層と前記第二絶縁層を貫通するとともに、前記ゲートを露出させ、
前記導電層は、前記第一開孔を通して前記ゲートと接続されることを特徴とする、請求項6に記載の配列基板。 - 更に、前記導電層は、ITO膜、或は金属層のいずれか一つであることを特徴とする、請求項6に記載の配列基板。
- 更に、前記半導体層は、前記第一絶縁層上に設けられ、
前記ソース及びドレインは、前記半導体層上に設けられ、
前記薄膜トランジスタには、更にオーム接触層が設けられ、
前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、前記オーム接触層上には第二開孔が設けられ、
前記第二開孔は、前記ソースとドレインの間における隙間を通るとともに前記オーム接触層を貫通し、且つ前記半導体層を露出させ、
前記第二絶縁層は、前記第二開孔を通して前記半導体層と接続されることを特徴とする、請求項6に記載の配列基板。 - 更に、前記ソース及びドレインは、前記第一絶縁層上に設けられ、
前記半導体層は、前記ソース及びドレインの上に設けられ、
前記薄膜トランジスタには、更にオーム接触層が設けられ、
前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、前記オーム接触層上には第二開孔が設けられ、
前記第二開孔は、前記オーム接触層を貫通するとともに前記ソースとドレインの間における隙間を通り、且つ前記第一絶縁層を露出させ、
前記半導体層は、前記第二開孔を通して前記第一絶縁層と接続されることを特徴とする、請求項6に記載の配列基板。 - 相対して設けられた配列基板及びカラーフィルタ基板からなる、表示パネルであって、
前記配列基板は、基板と、前記基板上に設けられた薄膜トランジスタとからなり、
前記薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなり、
前記ゲートは、前記基板の表面上に設けられ、
前記第一絶縁層は、前記ゲート上に設けられ、
前記第二絶縁層は、前記ソース及びドレインの上に設けられ、
前記半導体層・ソース及びドレインは、いずれも前記第一絶縁層と前記第二絶縁層の間に設けられ、
前記導電層は、前記第二絶縁層上に設けられるとともに、前記ゲートと互いに導通し、これにより、
前記薄膜トランジスタは、オン状態の時、前記半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、前記チャネル中のオフ状態電流が減少することを特徴とする、表示パネル。 - 更に、前記ゲートの上方には、第一開孔が設けられ、
前記第一開孔は、前記第一絶縁層と前記第二絶縁層を貫通するとともに、前記ゲートを露出させ、
前記導電層は、前記第一開孔を通して前記ゲートと接続されることを特徴とする、請求項11に記載の表示パネル。 - 更に、前記導電層は、ITO膜、或は金属層のいずれか一つであることを特徴とする、請求項11に記載の表示パネル。
- 更に、前記半導体層は、前記第一絶縁層上に設けられ、
前記ソース及びドレインは、前記半導体層上に設けられ、
前記薄膜トランジスタには、更にオーム接触層が設けられ、
前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、前記オーム接触層上には第二開孔が設けられ、
前記第二開孔は、前記ソースとドレインの間における隙間を通るとともに前記オーム接触層を貫通し、且つ前記半導体層を露出させ、
前記第二絶縁層は、前記第二開孔を通して前記半導体層と接続されることを特徴とする、請求項11に記載の表示パネル。 - 更に、前記ソース及びドレインは、前記第一絶縁層上に設けられ、
前記半導体層は、前記ソース及びドレインの上に設けられ、
前記薄膜トランジスタには、更にオーム接触層が設けられ、
前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、前記オーム接触層上には第二開孔が設けられ、
前記第二開孔は、前記オーム接触層を貫通するとともに前記ソースとドレインの間における隙間を通り、且つ前記第一絶縁層を露出させ、
前記半導体層は、前記第二開孔を通して前記第一絶縁層と接続されることを特徴とする、請求項11に記載の表示パネル。
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