JP6383420B2 - 薄膜トランジスタ、配列基板及び表示パネル - Google Patents

薄膜トランジスタ、配列基板及び表示パネル Download PDF

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Description

本発明は、表示技術に関し、特に、薄膜トランジスタ、配列基板及び表示パネルに関する。
表示パネルにおいてスイッチ素子として作動する薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は、ゲート（Ｇａｔｅ）電圧によって、ソース（Ｓｏｕｒｃｅ）―ドレイン（Ｄｒａｉｎ）間の電流を制御する一種の半導体素子であるとともに、ＴＦＴの構造は、順に積層されたゲート・絶縁層・半導体層、及びソース・ドレインからなる。また、ＴＦＴチャネル（Ｃｈａｎｎｅｌ）において、導電作用を担う電荷キャリアは電子である。
ＴＦＴの動作原理は、以下の通りである。Ｇａｔｅに高電圧が印加された時、半導体層におけるＧａｔｅに近い側のエリアの電子が集まって、電子濃度が上昇する。これにより、ＳｏｕｒｃｅとＤｒａｉｎの間に導電性のフロントチャネルが形成される。フロントチャネルは、ＳｏｕｒｃｅとＤｒａｉｎの下方に位置する。作動時において、ＳｏｕｒｃｅとＤｒａｉｎの間の電流は、半導体層を通らなければフロントチャネルまで達することが出来ない。また、半導体層自体の電気抵抗は比較的大きい。オフ状態の時、半導体層におけるＧａｔｅから離れた側、即ちＳｏｕｒｃｅ／Ｄｒａｉｎに近い側に電子が蓄積したバックチャネル（Ｂａｃｋ Ｃｈａｎｎｅｌ）が形成されて、漏れ電流を生じる。このため、ＴＦＴのオフ状態電流が大きくなり、オンオフ電流比（Ｉｏｎ／Ｉｏｆｆ）が低下してしまう。
本発明は、オン状態の時に、チャネル電気抵抗を減少させて、スイッチング電流を増大させるとともに、オフ状態の時に、チャネル中の電子濃度を低下させて、オフ状態電流を減少させ、これにより、オンオフ電流比を向上させることが可能な、薄膜トランジスタ、配列基板及び表示パネルを提供することを目的とする。
上述の目的を達成するために、本発明が提供する薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなる。第一絶縁層は、ゲート上に設けられる。第二絶縁層は、ソース及びドレインの上に設けられる。半導体層・ソース及びドレインは、いずれも第一絶縁層と第二絶縁層の間に設けられる。導電層は、第二絶縁層上に設けられるとともに、ゲートと互いに導通する。これにより、薄膜トランジスタは、オン状態の時、半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、チャネル中のオフ状態電流が減少する。
このうち、ゲートの上方には、第一開孔が設けられる。第一開孔は、第一絶縁層と第二絶縁層を貫通するとともに、ゲートを露出させる。導電層は、第一開孔を通してゲートと接続される。
このうち、導電層は、ＩＴＯ膜、或は金属層のいずれか一つである。
このうち、半導体層は、第一絶縁層上に設けられる。ソース及びドレインは、半導体層上に設けられる。薄膜トランジスタには、更にオーム接触層が設けられる。オーム接触層は、半導体層とソース及びドレインとの間に設けられるとともに、オーム接触層上には第二開孔が設けられる。第二開孔は、ソースとドレインの間における隙間を通るとともにオーム接触層を貫通し、且つ半導体層を露出させる。第二絶縁層は、第二開孔を通して半導体層と接続される。
このうち、ソース及びドレインは、第一絶縁層上に設けられる。半導体層は、ソース及びドレインの上に設けられる。薄膜トランジスタには、更にオーム接触層が設けられる。オーム接触層は、半導体層とソース及びドレインとの間に設けられるとともに、オーム接触層上には第二開孔が設けられる。第二開孔は、オーム接触層を貫通するとともにソースとドレインの間における隙間を通り、且つ第一絶縁層を露出させる。半導体層は、第二開孔を通して第一絶縁層と接続される。
また、上述の目的を達成するために、本発明が提供する配列基板は、基板と、基板上に設けられた薄膜トランジスタとからなる。前記薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなる。ゲートは、基板の表面上に設けられる。第一絶縁層は、ゲート上に設けられる。第二絶縁層は、ソース及びドレインの上に設けられる。半導体層・ソース及びドレインは、いずれも第一絶縁層と第二絶縁層の間に設けられる。導電層は、第二絶縁層上に設けられるとともに、ゲートと互いに導通する。これにより、薄膜トランジスタは、オン状態の時、半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、チャネル中のオフ状態電流が減少する。
このうち、ゲートの上方には、第一開孔が設けられる。第一開孔は、第一絶縁層と第二絶縁層を貫通するとともに、ゲートを露出させる。導電層は、第一開孔を通してゲートと接続される。
このうち、導電層は、ＩＴＯ膜、或は金属層のいずれか一つである。
このうち、半導体層は、第一絶縁層上に設けられる。ソース及びドレインは、半導体層上に設けられる。薄膜トランジスタには、更にオーム接触層が設けられる。オーム接触層は、半導体層とソース及びドレインとの間に設けられるとともに、オーム接触層上には第二開孔が設けられる。第二開孔は、ソースとドレインの間における隙間を通るとともにオーム接触層を貫通し、且つ半導体層を露出させる。第二絶縁層は、第二開孔を通して半導体層と接続される。
このうち、ソース及びドレインは、第一絶縁層上に設けられる。半導体層は、ソース及びドレインの上に設けられる。薄膜トランジスタには、更にオーム接触層が設けられる。オーム接触層は、半導体層とソース及びドレインとの間に設けられるとともに、オーム接触層上には第二開孔が設けられる。第二開孔は、オーム接触層を貫通するとともにソースとドレインの間における隙間を通り、且つ第一絶縁層を露出させる。半導体層は、第二開孔を通して第一絶縁層と接続される。
また、上述の目的を達成するために、本発明が提供する表示パネルは、相対して設けられた配列基板と、カラーフィルタ基板とからなる。配列基板は、基板と、基板上に設けられた薄膜トランジスタとからなる。前記薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなる。ゲートは、基板の表面上に設けられる。第一絶縁層は、ゲート上に設けられる。第二絶縁層は、ソース及びドレインの上に設けられる。半導体層・ソース及びドレインは、いずれも第一絶縁層と第二絶縁層の間に設けられる。導電層は、第二絶縁層上に設けられるとともに、ゲートと互いに導通する。これにより、薄膜トランジスタは、オン状態の時、半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、チャネル中のオフ状態電流が減少する。
このうち、ゲートの上方には、第一開孔が設けられる。第一開孔は、第一絶縁層と第二絶縁層を貫通するとともに、ゲートを露出させる。導電層は、第一開孔を通してゲートと接続される。
このうち、導電層は、ＩＴＯ膜、或は金属層のいずれか一つである。
このうち、半導体層は、第一絶縁層上に設けられる。ソース及びドレインは、半導体層上に設けられる。薄膜トランジスタには、更にオーム接触層が設けられる。オーム接触層は、半導体層とソース及びドレインとの間に設けられるとともに、オーム接触層上には第二開孔が設けられる。第二開孔は、ソースとドレインの間における隙間を通るとともにオーム接触層を貫通し、且つ半導体層を露出させる。第二絶縁層は、第二開孔を通して半導体層と接続される。
このうち、ソース及びドレインは、第一絶縁層上に設けられる。半導体層は、ソース及びドレインの上に設けられる。薄膜トランジスタには、更にオーム接触層が設けられる。オーム接触層は、半導体層とソース及びドレインとの間に設けられるとともに、オーム接触層上には第二開孔が設けられる。第二開孔は、オーム接触層を貫通するとともにソースとドレインの間における隙間を通り、且つ第一絶縁層を露出させる。半導体層は、第二開孔を通して第一絶縁層と接続される。
以上の構造によってなる本発明は、以下の有益な効果を備える。即ち、本発明の薄膜トランジスタは、ゲートと、第一絶縁層と、半導体層と、ソース及びドレインと、第二絶縁層と、導電層とからなり、このうち、第一絶縁層はゲート上に設けられ、第二絶縁層は第一絶縁層の上方に設けられ、半導体層・ソース及びドレインは第一絶縁層と第二絶縁層の間に設けられ、導電層は第二絶縁層上に設けられるとともにゲートと互いに導通する。以上の構造により、本発明において、ゲートと導電層は同時にオン信号とオフ信号を受け取ることが出来る。更に、オン信号を受け取った時、ゲートと導電層はそれぞれ半導体層中に二つのチャネルを形成し、これによりチャネルのインピーダンスが減少して、オン状態電流が増大する。また更に、オフ信号を受け取った時、ゲートと導電層は同時にチャネル中の電子を排除し、これによりオフ状態電流が減少して、漏れ電流が減少する。よって、本考案は、オンオフ電流比を向上させることが出来る。
本発明の実施例１における薄膜トランジスタの構造を示した概略図である。 図１の薄膜トランジスタのオン状態時における構造を示した概略図である。 図１の薄膜トランジスタのオフ状態時における構造を示した概略図である。 本発明の実施例２における薄膜トランジスタの構造を示した概略図である。 本発明の実施例３における配列基板の構造を示した概略図である。 本発明の実施例４における表示パネルの構造を示した概略図である。
以下では、図と実施例を参照しつつ、本発明について詳しく説明する。
（実施例１）
図１を参照する。図１は、本発明の実施例１における薄膜トランジスタの構造を示した概略図である。本発明の薄膜トランジスタ１０は、ゲート１１と、第一絶縁層１２と、半導体層１３と、ソース１４と、ドレイン１５と、第二絶縁層１６と、導電層１７とからなる。このうち、第一絶縁層１２は、ゲート１１上に設けられる。第二絶縁層１６は、第一絶縁層１２上方に設けられる。半導体層１３・ソース１４・ドレイン１５は、第一絶縁層１２と第二絶縁層１６の間に設けられる。導電層１７は、第二絶縁層１６上に設けられるとともに、ゲート１１と互いに導通する。これにより、薄膜トランジスタ１０は、オン状態の時、半導体層１３に形成されたチャネルにおけるオン状態電流が増大するとともに、オフ状態の時、半導体層１３のチャネルにおけるオフ状態電流が減少する。
本実施例において、導電層１７とゲート１１は、具体的には以下の方法によって互いに導通する。ゲート１１上方には第一開孔１１０が設けられ、第一開孔１１０は第一絶縁層１２と第二絶縁層１６を貫通するとともに、ゲート１１を露出させる。導電層１７は、第一開孔１１０を通してゲート１１と接続される。このうち、導電層１７は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、酸化インジウムスズ）膜、或は金属層である。また導電層１７は、その他の導電素材からなることも可能であり、ゲート１１と導電層１７が電気的に導通することが可能であれば、その素材は制限されない。
また本実施例において、半導体層１３は、第一絶縁層１２上に設けられる。ソース１４とドレイン１５は、半導体層１３上に設けられるとともに、半導体層１３両側に位置する。薄膜トランジスタ１０には、更にオーム接触層１８が設けられる。オーム接触層１８は、半導体層１３とソース１４及びドレイン１５との間に設けられるとともに、オーム接触層１８上には第二開孔１１１が設けられる。第二開孔１１１は、ソース１４とドレイン１５の間における間隙を通るとともにオーム接触層１８を貫通し、且つ半導体層１３を露出させる。第二絶縁層１６は、第二開孔１１１を通して半導体層１３と接続される。
以下では、本発明の薄膜トランジスタ１０の動作原理について述べる。
図２と図３を参照する。図２は、薄膜トランジスタ１０のオン状態時の構造を示した概略図である。図３は、薄膜トランジスタ１０のオフ状態時の構造を示した概略図である。まず、図２を参照する。薄膜トランジスタ１０のゲート１１がオン信号（例えば高電圧）を受け取った時、薄膜トランジスタ１０はオン状態となり、且つソース１４とドレイン１５は半導体層１３を通して電気的に接続される。このうち、導電作用を担う電荷キャリアは電子である。本実施例において、導電層１７とゲート１１が第一開孔１１０を通して接続されているため、ゲート１１と導電層１７は同時にオン信号を受け取る。この時、半導体層１３における、ゲート１１寄りの一側１３１・導電層１７寄りの一側１３２には、それぞれチャネル１３３・１３４が形成される。ソース１４とドレイン１５の間における電流は、チャネル１３３・１３４を通して伝送される。
図３を参照する。薄膜トランジスタ１０のゲート１１がオフ信号（例えば低電圧）を受け取った時、薄膜トランジスタ１０はオフ状態となる。この時、半導体層１３によってソース１４とドレイン１５は電気的に絶縁される。具体的に述べると、導電層１７が同時に前記オフ信号を受け取り、更にこの時、チャネル１３３・１３４中の電子がそれぞれゲート１１・導電層１７によって排除されることにより、ソース１４とドレイン１５の間は無電流状態となる。
上記を総じて言えば、本実施例の薄膜トランジスタ１０は、オン状態時に、二つのチャネル１３３・１３４が形成されることにより、チャネルのインピーダンスが減少して、オン状態電流が増大するとともに、オフ状態時に、チャネル１３３・１３４中の電子がそれぞれゲート１１・導電層１７によって排除されることにより、オフ状態電流が減少し、且つ漏れ電流が減少する。よって本発明は、オンオフ電流比（オン状態電流とオフ状態電流の比）を向上させることが出来る。
（実施例２）
図４を参照する。図４は、本発明の実施例２における薄膜トランジスタの構造を示した概略図である。本実施例の薄膜トランジスタ４０は、ゲート４１と、第一絶縁層４２と、半導体層４３と、ソース４４と、ドレイン４５と、第二絶縁層４６と、導電層４７と、オーム接触層４８とからなる。このうち、本実施例の薄膜トランジスタ４０と、図１の薄膜トランジスタ１０との違いは、以下の通りである。本実施例において、ソース４４とドレイン４５は、第一絶縁層４２上に設けられる。半導体層４３は、ソース４４とドレイン４５の上に設けられる。オーム接触層４８は、半導体層４３とソース４４及びドレイン４５との間に設けられるとともに、オーム接触層４８上には第二開孔４４１が設けられる。第二開孔４４１は、オーム接触層４８を貫通するとともにソース４４とドレイン４５の間における隙間を通り、且つ第一絶縁層４２を露出させる。半導体層４３は、第二開孔４４１を通して第一絶縁層４２と接続される。
このうち、本実施例の薄膜トランジスタ４０は、上述した実施例の薄膜トランジスタ１０と原理が同じであるため、ここで重複して述べることはしない。
（実施例３）
図５を参照する。図５は、発明の実施例３における配列基板の構造を示した概略図である。本発明の配列基板５０は、基板５１と、基板５１上に設けられた複数個の薄膜トランジスタ５２とからなる。このうち、薄膜トランジスタ５２は、上述した実施例における薄膜トランジスタ１０或は４０のいずれかであるため、ここで重複して述べることはしない。
（実施例４）
図６を参照する。図６は、本発明の実施例４における表示パネルの構造を示した概略図である。本実施例の表示パネル６０は、相対して設けられた配列基板６１及びカラーフィルタ基板６２と、配列基板６１とカラーフィルタ基板６２の間に設けられた液晶層６３とからなる。このうち、配列基板６１とカラーフィルタ基板６２は、共に液晶層６３中の液晶６３１の回転を制御し、これにより、液晶層６３中を通過する光線が制御されることで、必要な画面が得られる。本実施例において、配列基板６１は、上述した実施例における配列基板５０であるため、ここで重複して述べることはしない。
総じて言えば、本実施例において、第二絶縁層上に一層の導電層が設けられることで、薄膜トランジスタは、オン状態時に、二つのチャネルが形成されて、チャネルのインピーダンスが減少することで、オン状態電流が増大するとともに、オフ状態時に、二つのチャネル中の電子がそれぞれゲートと導電層によって排除されて、オフ状態電流が減少し、且つ漏れ電流が減少する。よって、本発明は、オンオフ電流比を向上させることが出来る。
以上は、本発明の実施例について述べたに過ぎず、これにより本発明の請求範囲を限定するものではない。本発明の明細書及び図の内容を利用してなされた同等の効果を持つ構造やフローについての変更、或は、他の関連技術における直接的・間接的な運用は、いずれも本発明の特許保護の範囲内に含まれる。
１０ 薄膜トランジスタ
１１ ゲート
１１０ 第一開孔
１１１ 第二開孔
１２ 第一絶縁層
１３ 半導体層
１４ ソース
１５ ドレイン
１６ 第二絶縁層
１７ 導電層
１８ オーム接触層
１３１ 半導体層におけるゲート寄りの一側
１３２ 半導体層における導電層寄りの一側
１３３ チャネル
１３４ チャネル
４０ 薄膜トランジスタ
４１ ゲート
４２ 第一絶縁層
４３ 半導体層
４４ ソース
４４１ 第二開孔
４５ ドレイン
４６ 第二絶縁層
４７ 導電層
４８ オーム接触層
５０ 配列基板
５１ 基板
５２ 薄膜トランジスタ
６０ 表示パネル
６１ 配列基板
６２ カラーフィルタ基板
６３ 液晶層
６３１ 液晶

Claims (9)

  1. ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層と、からなる薄膜トランジスタであって、
    前記第一絶縁層は、前記ゲート上に設けられ、
    前記第二絶縁層は、前記第一絶縁層の上方に設けられ、
    前記半導体層、ソース及びドレインは、いずれも前記第一絶縁層と前記第二絶縁層の間に設けられ、
    前記導電層は、前記第二絶縁層上に設けられるとともに、前記ゲートと互いに導通し、
    更に、
    前記ソース及びドレインは、前記第一絶縁層上に設けられ、
    前記半導体層は、前記ソース及びドレインの上に設けられ、
    前記薄膜トランジスタには、更にオーム接触層が設けられ、
    前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、
    前記オーム接触層上には第二開孔が設けられ、
    前記第二開孔は、前記オーム接触層を貫通するとともに前記ソースとドレインの間における隙間を通り、且つ前記第一絶縁層を露出させ、
    前記第二開孔を開孔した後で、前記半導体層、前記第二絶縁層、前記導電層の順に成膜され、前記半導体層は、前記第二開孔を通して前記第一絶縁層と接続され、
    さらに、前記第二開孔に対応する領域において、前記導電層は、前記第二絶縁膜を介して前記ソースと前記ドレインとの間に入り込むように凹み、
    前記半導体層は、前記ソース及び前記ドレインの上にあって、チャネル長方向において、前記ソース及び前記ドレインの全体を覆うように設けられており、
    さらに、チャネル長方向において、前記ゲートの幅および前記導電層の幅は前記半導体層の幅よりも広くなっていて、前記半導体層の全体が前記ゲートと前記導電膜との間に存在し、
    これにより、
    前記薄膜トランジスタは、オン状態の時、前記半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、前記チャネル中のオフ状態電流が減少する
    ことを特徴とする薄膜トランジスタ。
  2. 請求項１に記載の薄膜トランジスタにおいて、
    更に、前記ゲートの上方には、第一開孔が設けられ、
    前記第一開孔は、前記第一絶縁層と前記第二絶縁層を貫通するとともに、前記ゲートを露出させ、
    前記導電層は、前記第一開孔を通して前記ゲートと接続される
    ことを特徴とする薄膜トランジスタ。
  3. 請求項１に記載の薄膜トランジスタにおいて、
    更に、前記導電層は、ＩＴＯ膜、或は金属層のいずれか一つである
    ことを特徴とする薄膜トランジスタ。
  4. 基板と、前記基板上に設けられた薄膜トランジスタとからなる、配列基板であって、
    前記薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなり、
    前記ゲートは、前記基板の表面上に設けられ、
    前記第一絶縁層は、前記ゲート上に設けられ、
    前記第二絶縁層は、前記ソース及びドレインの上に設けられ、
    前記半導体層・ソース及びドレインは、いずれも前記第一絶縁層と前記第二絶縁層の間に設けられ、
    前記導電層は、前記第二絶縁層上に設けられるとともに、前記ゲートと互いに導通し、
    更に、
    前記ソース及びドレインは、前記第一絶縁層上に設けられ、
    前記半導体層は、前記ソース及びドレインの上に設けられ、
    前記薄膜トランジスタには、更にオーム接触層が設けられ、
    前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、
    前記オーム接触層上には第二開孔が設けられ、
    前記第二開孔は、前記オーム接触層を貫通するとともに前記ソースとドレインの間における隙間を通り、且つ前記第一絶縁層を露出させ、
    前記第二開孔を開孔した後で、前記半導体層、前記第二絶縁層、前記導電層の順に成膜され、前記半導体層は、前記第二開孔を通して前記第一絶縁層と接続され、
    さらに、前記第二開孔に対応する領域において、前記導電層は、前記第二絶縁膜を介して前記ソースと前記ドレインとの間に入り込むように凹み、
    前記半導体層は、前記ソース及び前記ドレインの上にあって、チャネル長方向において、前記ソース及び前記ドレインの全体を覆うように設けられており、
    さらに、チャネル長方向において、前記ゲートの幅および前記導電層の幅は前記半導体層の幅よりも広くなっていて、前記半導体層の全体が前記ゲートと前記導電膜との間に存在し、 これにより、
    前記薄膜トランジスタは、オン状態の時、前記半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、前記チャネル中のオフ状態電流が減少する
    ことを特徴とする配列基板。
  5. 請求項４に記載の配列基板において、
    更に、前記ゲートの上方には、第一開孔が設けられ、
    前記第一開孔は、前記第一絶縁層と前記第二絶縁層を貫通するとともに、前記ゲートを露出させ、
    前記導電層は、前記第一開孔を通して前記ゲートと接続される
    ことを特徴とする配列基板。
  6. 請求項４に記載の配列基板において、
    更に、前記導電層は、ＩＴＯ膜、或は金属層のいずれか一つである
    ことを特徴とする配列基板。
  7. 相対して設けられた配列基板及びカラーフィルタ基板からなる表示パネルであって、
    前記配列基板は、基板と、前記基板上に設けられた薄膜トランジスタとからなり、
    前記薄膜トランジスタは、ゲートと、第一絶縁層と、第二絶縁層と、半導体層と、ソース及びドレインと、導電層とからなり、
    前記ゲートは、前記基板の表面上に設けられ、
    前記第一絶縁層は、前記ゲート上に設けられ、
    前記第二絶縁層は、前記ソース及びドレインの上に設けられ、
    前記半導体層・ソース及びドレインは、いずれも前記第一絶縁層と前記第二絶縁層の間に設けられ、
    前記導電層は、前記第二絶縁層上に設けられるとともに、前記ゲートと互いに導通し、
    更に、
    前記ソース及びドレインは、前記第一絶縁層上に設けられ、
    前記半導体層は、前記ソース及びドレインの上に設けられ、
    前記薄膜トランジスタには、更にオーム接触層が設けられ、
    前記オーム接触層は、前記半導体層と前記ソース及びドレインとの間に設けられるとともに、
    前記オーム接触層上には第二開孔が設けられ、
    前記第二開孔は、前記オーム接触層を貫通するとともに前記ソースとドレインの間における隙間を通り、且つ前記第一絶縁層を露出させ、
    前記第二開孔を開孔した後で、前記半導体層、前記第二絶縁層、前記導電層の順に成膜され、前記半導体層は、前記第二開孔を通して前記第一絶縁層と接続され、
    さらに、前記第二開孔に対応する領域において、前記導電層は、前記第二絶縁膜を介して前記ソースと前記ドレインとの間に入り込むように凹み、
    前記半導体層は、前記ソース及び前記ドレインの上にあって、チャネル長方向において、前記ソース及び前記ドレインの全体を覆うように設けられており、
    さらに、チャネル長方向において、前記ゲートの幅および前記導電層の幅は前記半導体層の幅よりも広くなっていて、前記半導体層の全体が前記ゲートと前記導電膜との間に存在し、
    これにより、
    前記薄膜トランジスタは、オン状態の時、前記半導体層に形成されたチャネル中のオン状態電流が増大するとともに、オフ状態の時、前記チャネル中のオフ状態電流が減少する
    ことを特徴とする表示パネル。
  8. 請求項７に記載の表示パネルにおいて、
    更に、前記ゲートの上方には、第一開孔が設けられ、
    前記第一開孔は、前記第一絶縁層と前記第二絶縁層を貫通するとともに、前記ゲートを露出させ、
    前記導電層は、前記第一開孔を通して前記ゲートと接続される
    ことを特徴とする表示パネル。
  9. 請求項７に記載の表示パネルにおいて、
    更に、前記導電層は、ＩＴＯ膜、或は金属層のいずれか一つである
    ことを特徴とする表示パネル。
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