JP2016516304A - ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法 - Google Patents

ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法 Download PDF

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Abstract

半導体オンインシュレータ構造のライトポイント欠陥を低減する方法、および半導体オンインシュレータ構造の表面粗さを低減する方法が開示される。この方法は、構造の熱アニールと、それに続く非接触平坦化処理の組み合わせを含んでも良い。

Description

関連出願の相互参照
本願は、２０１３年３月１４日に出願された米国仮出願６１／７８３，９２８に基づく優先権を主張し、その内容の全体は、参照することによりここに組み込まれる。
本開示は、一般に、半導体オンインシュレータ構造のライトポイント欠陥を低減する方法、および半導体オンインシュレータ構造の表面粗さを低減する方法に関する。この方法は、構造の熱アニールと、それに続く非接触平坦化処理の組み合わせを含む。
半導体ウエハは、一般に単結晶インゴット（例えば、シリコンインゴット）から準備され、個々のウエハにスライスされる。幾つかの応用では、多層構造（時には、ウエハとしての多層構造を、総称として単にこのように呼ぶ）が使用される。多層構造の一般的な形状は半導体オンインシュレータで、その中の最も一般的な１つはシリコンオンインシュレータ（ＳＯＩ）ウエハである。ＳＯＩウエハは、一般に誘電体層の上のシリコンの薄膜を含み、これらはまた基板（例えば、ハンドルウエハ）の上に堆積される。一般に、基板またはハンドルウエハはシリコンである。
幾つかのアプローチでは、絶縁性ウエハの上に半導体を形成するプロセスは、ドナーウエハの表面の下の所定の深さに、注入粒子（例えば、水素原子または水素原子とヘリウム原子の組み合わせ）を含んでも良い。注入粒子は、それらが注入された特定の深さまたはその深さの近傍で、ドナーウエハ中の劈開面である、または劈開面となるダメージ層を形成する。ドナーウエハの表面は、洗浄されて、注入プロセス中にウエハ上に堆積した材料を除去しても良い。ドナーは、続いて、ハンドルウエハに接合されて、接合構造となる。幾つかのアプローチでは、ドナーウエハおよび／またはハンドルウエハは、注入の前または後で、接合前に、表面上に堆積された誘電体層を有しても良い。ドナーおよびハンドルは、続いて接合され、誘電体層が、ドナーとハンドルとの間に挟まれても良い。ドナーは、その後に劈開され、半導体オンインシュレータ構造を形成する。もし、誘電体層がなければ、形成された構造は、シリコンゲルマニウムオンシリコンまたはシリコンオンシリコンのような、半導体オン基板（semiconductor-on-substrate）となる。ドナーがシリコンウエハで、誘電体層が二酸化シリコンのような絶縁体である場合、形成された構造は、ＳＯＩウエハとなる。
一般に、そのような構造のアセンブリは、表面モフォロジを十分に改良しない（窒素ままたは酸素のような）雰囲気中で行われるアニールプロセスを含んでも良い。例えば、シリコン表面の酸化および／または窒化は、アニールプロセス中、表面が平坦化するのを妨げる。更に、アニール中に表面がダメージを受けるため、ＳＯＩ層中に第２の欠陥を形成しないために、低い酸化速度を使用しなければならない。低い酸化速度の１つの結果は、ＳＯＩ膜の表面に存在するダメージ層が、アニール中に除去されないことである。目標膜厚にＳＯＩを平坦化し薄膜化するのに使用される最終熱工程中に、残ったダメージが好ましくはエッチングされて、完成した表面の上に小さな形状を形成する。表面形状は、標準レーザ系表面検査ツールを用いた検査中に光を散乱し、高いバックグラウンドノイズレベルとなる。
結果として、現在の製造プロセスは、最終製品を検査した場合、もやのような（haze-related）パターンとなる。もやのようなパターンの１つのタイプは、「砂時計（hour-glass」パターンであり、これは表面粗さ（例えば、図２参照）の結果である。他のノイズ源は、ＳＯＩ膜中の非常に小さくて良性の均一性を有する最終平坦化処理との相互作用に起因し、これは、レーザスキャッタ法を用いた自動表面検査中に、非常に浅いが検出可能な形状を形成する。もやのようなパターンのそれらのタイプは、図３に見られるような、リングまたは中心のライトポイント欠陥パターン中で起きる。
それらのもやのようなパターンは、注入ダメージ、表面粗さ、およびライトポイント欠陥（ＬＰＤｓ）を介して、最終ウエハ製品の性能を減少させる。それゆえに、もやのようなパターンを避けるために、ＳＯＩ構造の処理について、結果のＬＰＤ欠陥を低減し、表面粗さを低減するための、満たされない必要性が残っている。
このセクションは、読者に、本開示の様々な形態に関する、技術の様々な形態を紹介することを意図し、それらは以下に記載され、および／またはクレームされる。この議論は、本開示の様々な形態をより良く理解するのを手助けするために、背景の情報を読者に提供するのを助けると信じる。このように、それらの説明は、この観点から読まれるべきであり、従来技術を自白ではないことを理解すべきである。
１つの形態では、層構造を処理する方法が記載される。層構造の表面は、一般には、シリコンおよび／またはシリコンゲルマニウムを含む。層構造の表面は、アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールすることにより処理され、この雰囲気は、約１０ｐｐｍより少ない酸素を含み、劈開された表面の上で非接触の平坦化処理を行う。
他の形態では、シリコンオンインシュレータ構造を処理する方法が開示される。ＳＯＩ構造は、ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含む。シリコン層は、構造の外の表面を規定する劈開面を有する。この方法は、アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程を含み、この雰囲気は、約１０ｐｐｍより少ない酸素を含み、続いて、劈開された表面の上で非接触の平坦化工程を含む。
他の形態では、ＳＯＩ構造のライトポイント欠陥を低減する方法が開示される。ＳＯＩ構造は、ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含む。シリコン層は、構造の外の表面を規定する劈開された面を有する。この方法は、アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程を含み、この雰囲気は、約１０ｐｐｍより少ない酸素を含み、続いて、劈開された表面の上で非接触の平坦化処理の実施工程を含む。
他の形態では、ＳＯＩ構造の表面粗さを低減する方法が開示される。ＳＯＩ構造は、ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含む。シリコン層は、構造の外の表面を規定する劈開された面を有する。この方法は、アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程を含み、この雰囲気は、約１０ｐｐｍより少ない酸素を含み、続いて、劈開された表面の上で非接触の平坦化工程を含む。
他の具体例では、ＳＯＩ構造を処理する方法が開示される。ＳＯＩ構造は、ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含む。シリコン層は、構造の外の表面を規定する劈開された面を有する。この方法は、純アルゴン雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程を含み、この雰囲気は、約１０ｐｐｍより少ない酸素を含み、続いて、劈開された表面の上で非接触の平坦化処理の実施工程を含む。
上述の形態に関連して記載される特徴の、様々な改良が存在する。更なる特徴が、同様に上述の形態中に組み込まれても良い。それらの改良や追加の特徴は、個別に、または組み合わせて存在しても良い。例えば、記載した具体例のいくつかと関連して以下で議論した多くの特徴は、単独で、または組み合わせて、上述の形態のいずれかに組み込まれても良い。
本開示の具体例に使用するのに適したＳＯＩ構造である。 「砂時計」もやパターンを示す例示的な６５ｎｍＬＰＤ検査粒子マップである。 小さなバルク均一性の装飾に起因するパターンを示す例示的な６５ｎｍＬＰＤ検査粒子マップである。 本開示にかかるテストウエハ上の例示的な６５ｎｍＬＰＤ検査を示す。 ３０μｍ×３０μｍのスキャン領域で測定された表面粗さの確率プロットである。 ＰＯＲプロセスで処置されたウエハ上の６５ｎｍＬＰＤ検査粒子マップである。 本開示に関するプロセスで処理されたウエハ上の６５ｎｍＬＰＤ検査粒子マップである。
図面中の多くの図を通して対応する参照文字は、対応する部分を示す。
本開示は、ＳＯＩ構造を処理する方法、ＳＯＩ構造のＬＰＤを低減する方法、およびＳＯＩ構造の表面粗さを低減する方法に関する。ここに開示された例示的方法は、ＳＯＩ構造の熱アニール工程と、続くＳＯＩ構造上での非接触平坦化処理の実施工程との組み合わせを用いる。結果として、本発明は、低減された表面粗さと、低減されたＬＰＤとを有するＳＯＩ構造を達成する方法を発見した。
半導体オンインシュレータ構造
本開示の具体例での使用に適した半導体層構造が、図１に数字１で全体が示される。構造の半導体部分２は、一般に、その中または上にマイクロエレクトロニクスデバイスが形成される部分である。本願で使用される（デバイス層とも呼ばれる）半導体層の１つのタイプは、シリコンまたはシリコンゲルマニウムであるが、例えばシリコン、ゲルマニウム、砒化ガリウム、窒化アルミニウム、シリコンゲルマニウム、窒化ガリウムのような材料を含む半導体層や多層が、本願の範囲から外れることなく、以下で述べるように使用できる。例示目的で、以下の議論は、半導体層としてシリコンについて述べる。（ハンドルウエハとも呼ばれる）基板４は、層構造（例えば、シリコン、ゲルマニウム、砒化ガリウム、窒化アルミニウム、シリコンゲルマニウム、窒化ガリウム、サファイア、およびそれらの組み合わせ）を形成するのに適したいずれの材料でも良い。様々な具体例では、層半導体構造は、また、半導体層２とハンドルウエハ４の間に配置された誘電体層３を含む。
（絶縁体層とも呼ばれる）誘電体層３は、半導体オンインシュレータ構造に使用するのに適したいずれかの絶縁体材料でも良く、例えばＳｉＯ２、Ｓｉ３Ｎ４、酸化アルミニウム、または酸化マグネシウム、またはそれらの組み合わせを含む材料である。一般に、ＳＯＩ構造は、ＳｉＯ２のような絶縁体層を、絶縁体層として一部または全体に含む。
ＳＯＩ構造、およびそれを作製する方法は、一般に当業者に知られている（例えば、米国特許５，１８９，５００、米国特許５，４３６，１７５、および米国特許６，７９０，７４７参照。それらのそれぞれは、全ての関連し矛盾しない目的で、ここに組み込まれる）。ＳＯＩ構造は、酸化および／または表面活性化を含む、公知のいずれかの手段で接合されても良い。例えば、幾つかの具体例では、ＳＯＩ構造は、接合前に、ドナーウエハ、ハンドルウエハ、またはドナーウエハとハンドルウエハの双方の酸化を通して接合されても良い。他の具体例では、ＳＯＩ構造は、ドナーウエハ、ハンドルウエハ、またはドナーウエハとハンドルウエハの双方の上の誘電体層を用いた表面活性化により接合して良い。
ＳＯＩ構造を作製する例示のプロセスは、ドナーウエハの研磨された表面上に、誘電体層（例えば酸化層）を堆積する工程を含む。粒子（例えば、水素原子、または水素原子とヘリウム原子の組み合わせ）は、ドナーウエハの表面の下に、特定の深さに注入される。注入粒子は、注入された特定の深さで、ドナーウエハ中に劈開面を形成する。ドナーウエハの表面は、１またはそれ以上の洗浄操作により洗浄され、注入プロセス中にウエハの上に堆積した汚染物（例えば、有機化合物および他の汚染粒子）を除去する。
続いて、ドナーウエハの表面は、ハンドルウエハに接合され、例えば親水性接合プロセスで、接合ウエハを形成する。幾つかの具体例では、ドナーウエハとハンドルウエハは、ウエハの上面をプラズマに曝すことにより一緒に接合され、これは、表面活性化としばしば呼ばれるプロセスで、表面の構造を改良する。ウエハは、続いて共に圧縮され、それらの間に接合が形成される。この接合は、一般には比較的弱く、それゆえにドナーウエハの部分を除去するための構造の劈開に先立って、強化される。
幾つかのプロセスでは、ドナーウエハとハンドルウエハ（即ち、接合ウエハ）の間の親水性の接合は、接合したウエハのペアを加熱またはアニールすることで強化され、接合するドナーウエハとハンドルウエハとの間に共有結合を形成し、これにより、ドナーウエハとハンドルウエハの間の接合を固める。同時に、接合されたウエハの加熱またはアニールを用いて、ドナーウエハに先に注入された粒子は、劈開面を弱くする。ドナーウエハの部分は、続いて、劈開面に沿って分離され（即ち、劈開され）ＳＯＩ構造を形成する。
幾つかの具体例では、イオン注入量は、アニール工程と組み合わせて、接合が十分に強化され、劈開面が十分に弱くなって、劈開面に沿って熱的に劈開するのに十分な量である。なお、これに関して、熱劈開プロセスを用いた層転写プロセスは一般に当業者に知られており、本願の範囲から離れること無く、構造に注入し、接合し、分離するために使用することができる。
一般に、注入量およびアニールは、接合は強化され、熱劈開が起きること無く劈開面が弱くなるものであり、構造は、続きの工程または同一の工程で、機械的に劈開される。上述のような熱劈開プロセスのように、注入工程と接合工程の後に、構造を分離するために機械的劈開を用いる層転写プロセスは、一般に当業者に知られており、本願の範囲から離れることなく、構造を注入、接合、および分離するために使用しても良い。
一般に、接合された構造は、最初、固定具中に配置され、固定具の中では、接合されたウエハからドナーウエハの部分を引っ張るように、接合されたウエハの対向する側面に略垂直に機械的な力が加えられる。なお、本願の範囲から離れることなく、対向する力は、対向する表面に完全に垂直である必要は無い。幾つかの具体例では、吸着カップが、機械的な力を加えるために使用される。ドナーウエハの一部の分離は、劈開面に沿ってクラックの伝搬を開始するために、劈開面で接合されたウエハの縁に機械的に切り裂くことにより始まる。吸着カップにより与えられた機械的な力が、続いて、接合されたウエハからドナーウエハの部分を引っ張り、これによりＳＯＩ構造を形成する。他の方法では、接合されたペアが、代わりに、所定の時間以上、高温に曝され、接合されたウエハからドナーウエハの部分を分離する。高温への露出は、劈開面に沿ってクラックを形成して伝搬させ、これによりドナーウエハの部分を分離する。
結果のＳＯＩ構造は、誘電体層３の上に配置されたシリコン２の薄層（劈開後に残ったドナーウエハの部分）と、ハンドルウエハ４を含む．ＳＯＩ構造の劈開面（即ち、ドナーウエハのシリコンの薄層）は、追加の処理により平坦化される粗い表面を有する。
本開示の幾つかの具体例では、半導体プロセスに露出するＳＯＩ構造は、約１００Åから約５０００Åの厚さ、好適には約１０００Åから約２０００Åの厚さのシリコン層を有する。しかしながら、本開示の範囲から離れることなく他の厚さが使用できることを理解すべきである。任意的に、シリコン層は、炭素やゲルマニウムのような、シリコン以外の材料を含んでも良い。
この開示の中のいずれかで記載されるように、誘電体層３は、ＳｉＯ２、Ｓｉ３Ｎ４、酸化アルミニウム、または酸化マグネシウムを含む材料のようなＳＯＩ構造中で使用するのに適した、いずれかの電気的に絶縁性の材料でも良い。幾つかの具体例では、誘電体層はＳｉＯ２（即ち、誘電体層は、本質的にＳｉＯ２からなる）である。ＳｉＯ２含有誘電体層は、誘電体層を形成する他の材料に比較して、より容易にエッチングするのに適している。しかしながら、幾つかの例では、ＳｉＯ２の融点より高い融点（即ち、約１７００℃より高い）を有する材料を、誘電体層のために使用することが、代わりに好ましい。そのような材料の例は、シリコン窒化物（Ｓｉ３Ｎ４）、酸化アルミニウム、および酸化マグネシウムである。誘電体層は、一般に、約５００ｎｍの厚さより薄く、所定の具体例では、約３００ｎｍより薄く、２００ｎｍより薄く、約１５０ｎｍより薄く、または約１０ｎｍより薄い。
熱アニール
本開示では、層転写プロセスで形成されたＳＯＩ構造は、劈開後に熱アニールされる。ＳＯＩ構造の熱アニールは、シリコン層の表面粗さを減らし、誘電体層の密度を高くし、シリコン層と誘電体層との間の接合を強くするように働く。
幾つかの公知のＳＯＩ製造プロセスでは、分離に続くアニールプロセスは、酸素ガスと窒素ガスの混合雰囲気中で行われる。この方の雰囲気が使用された場合、しかしながら、シリコン層の表面の酸化および／または窒化が、アニールプロセス中のシリコン層の平坦化を妨げる。代わりに、従来使用したそれらの習慣とは異なる雰囲気中で、ＳＯＩ構造を熱アニールしても良い。
本開示の幾つかの具体例では、少なくとも１つの不活性ガスの存在中で、構造が熱アニールされる。ここで使用したように、「不活性ガス」は、シリコンと反応しないガスをいう。好適な不活性ガスは、これに限定されないが、希ガスを含む。しかしながら、水素はシリコンに対しては不活性ガスとは考えられず、これはウエハの表面を僅かにエッチングするためで、このガスは、また、不活性ガスの加えて、または不活性ガスの代わりに、本開示の具体例のアニールプロセスのための雰囲気に適している。即ち、この雰囲気は、水素および／または不活性ガスのいずれかの体積パーセントによる、水素、水素と１またはそれ以上に不活性ガスの混合、不活性ガス、または不活性ガスのみの混合でも良い。
幾つかの具体例では、例えば、アニール雰囲気は、体積で約０％から約１００％までのアルゴンを含んでも良い。他の具体例では、アニール雰囲気は、体積で約０％から約１００％の水素を含んでも良い。所定の具体例では、アニール雰囲気は、体積で約８０％のアルゴンと、約２０％の水素を含んでも良い。所定の具体例では、アニール雰囲気は、体積で約８０％の水素と、約２０％のアルゴンを含んでも良い。他の好ましい具体例では、アニール雰囲気は、体積で約９５〜９７％のアルゴンと、約３〜５％の水素を含んでも良い。また他の具体例では、アニール雰囲気は、体積で約０％から約１００％のヘリウムを含んでも良い。
本開示の例示の具体例では、ＳＯＩ構造は、アルゴン、水素、ヘリウム、およびそれらの混合を含むグループから選択されたガスを含む雰囲気中で熱アニールされる。一般には、限定されるものではないが、ウエハは、操作コストの最小化を含む多くの利点のために、アルゴンを含み雰囲気中でアニールされる。更に、アルゴン雰囲気は、層の抵抗率を保持するのを助ける。好適な具体例では、構造は、実質的に純アルゴン雰囲気でアニールされる。実質的に純アルゴン雰囲気は、約１ｐｐｍより少ない酸素および／または約１ｐｐｍより少ない水蒸気を含む雰囲気である。即ち、純アルゴン雰囲気では、反応条件により偶然に存在する微量の（即ち約１ｐｐｍより少ない）異なるガスを除いて、アルゴンが唯一の気体元素の存在である。しかしながら、この具体例の範囲から離れることなく、ウエハは、他の雰囲気中でアニールしても良い。
全ての具体例では、雰囲気中の酸素の量は、約１０ｐｐｍより少ない。即ち、雰囲気が、アルゴン、ヘリウム、水素、およびそれらの混合からなるグループから選択されるガスを含んでも、この雰囲気中には、微量の酸素が存在しても良い。それらの雰囲気中では、雰囲気は、約１０ｐｐｍより少ない酸素、好適には約５ｐｐｍより少ない酸素、より好適には約１ｐｐより少ない酸素を含む。また、それらの雰囲気中では、雰囲気は、約１ｐｐｍより少ない水蒸気を含んでも良い。
ＳＯＩ構造は、アルゴン、水素、ヘリウム、またはそれらの混合を含む雰囲気中で、少なくとも９５０℃の温度に維持される。好適な具体例では、構造は、約１０５０℃から約１２００℃の温度、より好適には約１０７５℃から約１１５０℃の温度、更に好適には約１１００℃の温度でアニールされる。
ＳＯＩ構造がアニールされる時間も重要である。幾つかの具体例では、ＳＯＩ構造は、約１５分間から約１０時間、熱アニールされる。好適には、構造は、約１時間から約４時間、より好適には約２時間、熱アニールされる。他の好適な具体例では、ＳＯＩ構造は、約１１００℃の温度で、約２時間、熱アニールされる。
熱アニールは、表面粗さを低減するだけでなく、スクラッチ、粗さ、および表面欠陥に起因するウエハ表面のライトポイント欠陥（ＬＰＤ）も低減する。本開示の幾つかの具体例は、スクラッチ、粗さ、および表面欠陥に起因するウエハ表面のＬＰＤを低減する。
幾つかの具体例では、ウエハを少なくとも９５０℃より高い温度で加熱することにより、ここに開示された方法は、約６０ｎｍから約７０ｎｍの直径を有するライトポイント欠陥を、構造についてわずか約１５０まで低減する。好適な具体例では、この方法は、約６５ｎｍの直径を有するライトポイント欠陥を、構造についてわずか約５０まで低減する。
例示の具体例では、熱アニールは、ＳＯＩ構造が研磨された後に行われても良い。もし熱アニールされた構造が研磨されれば、研磨工程は熱アニールにより再構成された原子の層を除去し、研磨条件に依存した幾つかの波長において表面粗さを増加させることになる。
本開示の具体例にかかるＳＯＩ構造の研磨は、当業者に知られたいずれかの研磨方法を用いて達成しても良く、例えば、化学機械平坦化（ＣＭＰ）で達成しても良い。ＣＭＰは一般に研磨剤スラリ中へのＳＯＩ構造の浸漬と、ポリマーパッドによる構造の研磨を含む。化学的手段と機械的手段の組み合わせにより、構造の表面は平坦になる。一般に、研磨は、化学的で温度的な安定状態が達成されるまで、および目標とする形状と平坦さが達成されるまで行われる。
本開示の具体例では、熱アニール工程は、従来の高速熱アニール（ＲＴＡ）プロセス、バッチアニールプロセス、または他の好適なアニールプロセスで行われても良い。好ましい具体例では、アニール工程は、バッチアニールプロセスである。
非接触平坦化処理
本開示にかかる熱アニールは、酸素の外部拡散による小さな酸素の凝集を分解し、シリコンの表面拡散の結果として表面が平坦化される。このアニール工程が有益であるが、熱アニールは、ＳＯＩ構造中で、全ての潜在的な６５ｎｍのもやのようなパターンを除去しない。このように、本開示は、第２の、非接触平坦化処理と呼ばれる、更なる平坦化工程を含む。このプロセスは、ＳＯＩ構造の表面粗さを更に低減するだけでなく、また熱アニールで完全には治癒しなかった注入ダメージを除去する。
追加の平坦化工程は、現在の製品に比較して大きく改良された表面粗さを有するＳＯＩ構造を製造する。加えて、ここに開示された組み合わせの平坦化処理は、結果のＳＯＩ構造上に、もやのようなパターンを形成しない。結果として、２工程の、熱アニールと非接触平坦化処理が、現在の平坦化処理に比較して、ずっと平坦なＳＯＩ構造表面を製造する。
本開示の幾つかの具体例では、ＳＯＩ構造の劈開面の上で行われる非接触平坦化処理は、エピ平坦化処理（即ち、エピタキシャル平坦化、または「エッチング」）を含む。例示のエピ平坦化処理は、以下に記載される。
エピ平坦化方法は、ＳＯＩ構造をリアクタに挿入することから始まる。ＳＯＩ構造は、ロボットマニピュレータのような好適なデバイスでリアクタに挿入されても良い。リアクタは、好適なエピタキシャル堆積および／または平坦化リアクタで良く、ＳＯＩ構造上でエピ平坦化処理を行うのに適している。リアクタは、一般に、１またはそれ以上の、ランプまたは他のリアクタの内部を加熱するメカニズムを有する。
リアクタ内の温度は、続いて、移動が制限されるのとは反対に、エッチング反応が速度論的に制限されるように設定される。上述のように、エピ平坦化反応が速度論的に制限されるように温度を設定および制御することにより、ＳＯＩ構造の劈開面の上でより均一な厚さとなる。反応速度が速度論的に制限された場合、ＳＯＩ構造の中心から外縁までの速度の違いが低減される。ＳＯＩ構造の縁で増加する代わりに、反応速度は、ＳＯＩ構造の表面を横切って比較的均一である。同じ具体例では、エッチング反応が速度論的に制限される温度は、９００℃と１０５０℃の間である。
次に、リアクタに、気体のエッチャントを流し始める。同じ具体例では、気体のエッチャントの流れは、ＳＯＩ構造がリアクタに挿入された直後に開始される。それらの具体例では、リアクタの温度は、適当な温度に既に設定され、エッチング反応が速度論的に制限されるのを確実にする。気体のエッチャントは、幾つかの具体例では、ＨＣｌまたは塩素と、Ｈ２との混合でも良い。
気体のエッチャントのリアクタ中への流れは、続いて、所定の時間続く。この時間の長さは、ＳＯＩ構造の劈開面から除去されるシリコンの量、およびシリコンがエッチングされる速度に基づいて決定される。例えば、エッチング速度が３．０Å／秒で、除去されるシリコンの量が９００Åの場合、気体のエッチャントの流れが開始された後に、ＳＯＩ構造は、３００秒間、リアクタから除去される。
続いて、気体のエッチャントの流れにより所望の量のシリコンが除去された後に、気体のエッチャントの流れが停止される。ＳＯＩ構造は、次に、リアクタから除去される。幾つかの具体例では、ＳＯＩ構造は、ロボット運搬システムによりリアクタから除去されても良い。他の具体例では、ＳＯＩ構造はリアクタ中に残り、同じリアクタ中でエピ堆積プロセスが行われても良い。
本開示の熱アニールを行った後、ＳＯＩ構造の粗さ測定システム（ＲＭＳ）表面粗さは、約１μｍ×約１μｍから約３０μｍ×約３０μｍのスキャンサイズでの測定で、約０．２ｎｍから約０．３ｎｍの間である。本開示の非接触平坦化処理は、更に、ＳＯＩ構造の表面の表面粗さを、約１μｍ×約１μｍから約３０μｍ×約３０μｍのスキャンサイズでの測定で、約２０ｎｍより小さく減らすことができる。
続く例は、例示的であり、本開示の範囲を限定することを位置しない。
例１
以下に記載された本方法にかかる多くＳＯＩ構造が準備された。構造は、劈開面、誘電値酸化層の上のシリコンの薄層、およびハンドルウエハを有した。テストウエハは、プロセスオブレコード（ＰＯＲ）製造プロセスを用いるプレエピ平坦化アニール（ＰＥＳＡ）工程までのＳＯＩ製造ラインで処理された。
次に、ウエハは、ＡＳＭ Ａ４１２垂直炉中でアルゴンを含む雰囲気中で熱アニールされて処理された。ウエハは、１０７５℃で２時間、純アルゴン雰囲気中でアニールされた。次に、テストウエハは、本開示のエピ平坦化処理により、ＳＯＩ製造ウエハで使用されるエピ平坦化処理を用いて、ＡＳＭ Ｅ３０００で処理された。
非接触平坦化処理の後、テストウエハは、６５ｎｍＬＰＤｓが検査された。検査結果は、図４に記載される。図４に見られるように、先の欠陥起因の「砂時計」と沈殿したもやのようなパターンは、テストＳＯＩウエハ中には存在しない。
図５は、標準製造ウエハの、測定されたＡＦＭ表面粗さに比較したテストウエハの測定されたＡＦＭ表面粗さを示す。図５に見られるように、例１の方法で処理されたウエハは、非常に良好な表面粗さ性能（即ち平坦な表面）を有し、３０μｍ×３０μｍのスキャン領域の測定で、約０．２０ｎｍより小さい表面粗さ測定を含む。
このように、例１は、例示の熱アニールプロセスが、シリコン表面の自己拡散と、続くエピ平坦化処理により劈開面を治癒し、続くエピ平坦化処理が、更に表面粗さを低減し、残った注入ダメージを治癒するという証拠を提供する。
例２
同じ結晶セクションからの２つの姉妹ＳＯＩウエハが例２で準備された。第１のＳＯＩウエハは、標準ＰＯＲプロセスで処理された。第２のＳＯＩウエハは、例１で設定された方法および条件で処理された。図６Ａは、標準ＰＯＲプロセスで準備されたＳＯＩウエハの上の、析出したもやのようなパターンを示す。図６Ｂは、本開示の方法により製造されたＳＯＩウエハ中の、６５ｎｍＬＰＤの存在についての画期的な改良を示す。このように、本開示の方法は、ＳＯＩウエハ中の６５ｎｍＬＰＤの存在をうまく低減できる。
本開示またはその具体例の要素を紹介する場合、冠詞「１つの（ａ）」、「１つの（ａｎ）」、「その（ｔｈｅ）」、「その（ｓａｉｄ）」は、１またはそれ以上の要素があることを意味することを意図する。用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」は、包括的で、列挙された要素以外に追加の要素があっても良いことを意味することを意図する。
本開示の範囲から離れることなく上述の中で様々な変化が可能であり、上記記載に含まれ、および添付の図面に示された全ての内容は、例示的であり、制限する意味では無いと解釈することを意図する。

Claims (15)

  1. ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造を処理する方法であって、この方法は、
    アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程であって、この雰囲気は、約１０ｐｐｍより少ない酸素を含む工程と、
    劈開面の上で非接触平坦化処理を行う工程と、を含む方法。
  2. ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造のライトポイント欠陥を低減する方法であって、この方法は、
    アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程であって、この雰囲気は、約１０ｐｐｍより少ない酸素を含む工程と、
    構造の上で非接触平坦化処理を行う工程と、を含む方法。
  3. ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造の表面粗さを低減する方法であって、この方法は、
    アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程であって、この雰囲気は、約１０ｐｐｍより少ない酸素を含む工程と、
    構造の上で非接触平坦化処理を行う工程と、を含む方法。
  4. ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造を処理する方法であって、この方法は、
    純アルゴン雰囲気中で、少なくとも約９５０℃の温度で、構造を熱アニールする工程であって、この雰囲気は、約１０ｐｐｍより少ない酸素を含む工程と、
    劈開面の上で非接触平坦化処理を行う工程と、を含む方法。
  5. 構造は、純アルゴン雰囲気中でアニールされる請求項１〜４のいずれかに記載の方法。
  6. 構造は、約１０５０℃から約１２００℃までの温度でアニールされる請求項１〜５のいずれかに記載の方法。
  7. 構造は、約１５分間から約１０時間の期間アニールされる請求項１〜６のいずれかに記載の方法。
  8. 構造は、約１１００℃の温度で、約２時間の期間アニールされる請求項１〜７のいずれかに記載の方法。
  9. 雰囲気は、約５ｐｐｍより少ない酸素を含む請求項１〜８のいずれかに記載の方法。
  10. 雰囲気は、約１ｐｐｍより少ない水蒸気を含む請求項１〜９のいずれかに記載の方法。
  11. 非接触平坦化処理は、劈開面上でのエピ平坦化処理を含む請求項１〜１０のいずれかに記載の方法。
  12. アニールは、バッチアニール処理である請求項１〜１１のいずれかに記載の方法。
  13. 方法は、直径が約６０ｎｍから約７０ｎｍのライトポイント欠陥を、構造あたりわずか約１５０まで減らす請求項１〜１２のいずれかに記載の方法。
  14. 方法は、直径が約６５ｎｍのライトポイント欠陥を、構造あたりわずか約５０まで減らす請求項１〜１３のいずれかに記載の方法。
  15. 方法は、構造の表面の粗さ測定システム粗さを、約１μｍ×約１μｍから約３０μｍ×約３０μｍのスキャンサイズでの測定で、約０．２ｎｍより小さく減らす請求項１〜１４のいずれかに記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126746A (ja) * 2016-01-14 2017-07-20 ソイテックＳｏｉｔｅｃ 構造の表面を平滑化するためのプロセス
JP2020504439A (ja) * 2017-01-13 2020-02-06 ソイテックＳｏｉｔｅｃ セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102212296B1 (ko) 2014-01-23 2021-02-04 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
EP4170705A3 (en) 2014-11-18 2023-10-18 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
EP3221884B1 (en) 2014-11-18 2022-06-01 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafers with charge trapping layers and method of manufacturing thereof
EP3266038B1 (en) 2015-03-03 2019-09-25 GlobalWafers Co., Ltd. Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
CN107408532A (zh) 2015-03-17 2017-11-28 太阳能爱迪生半导体有限公司 用于绝缘体上半导体结构的制造的热稳定电荷捕获层
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
JP2016201454A (ja) * 2015-04-09 2016-12-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法
EP3304586B1 (en) 2015-06-01 2020-10-07 GlobalWafers Co., Ltd. A method of manufacturing silicon germanium-on-insulator
WO2016196060A1 (en) 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing semiconductor-on-insulator
KR102424963B1 (ko) 2015-07-30 2022-07-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
JP6749394B2 (ja) 2015-11-20 2020-09-02 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 滑らかな半導体表面の製造方法
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
WO2017142849A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
WO2017142704A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
WO2017155808A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
WO2017155805A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
WO2017155806A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
SG10202106913TA (en) 2016-06-08 2021-08-30 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
SG10201913373WA (en) 2016-10-26 2020-03-30 Globalwafers Co Ltd High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
EP4009361A1 (en) 2016-12-05 2022-06-08 GlobalWafers Co., Ltd. High resistivity silicon-on-insulator structure
US10453703B2 (en) 2016-12-28 2019-10-22 Sunedison Semiconductor Limited (Uen201334164H) Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield
CN117038572A (zh) 2017-07-14 2023-11-10 太阳能爱迪生半导体有限公司 绝缘体上半导体结构的制造方法
WO2019125810A1 (en) 2017-12-21 2019-06-27 Globalwafers Co., Ltd. Method of treating a single crystal silicon ingot to improve the lls ring/core pattern
SG11202009989YA (en) 2018-04-27 2020-11-27 Globalwafers Co Ltd Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate
KR102463727B1 (ko) 2018-06-08 2022-11-07 글로벌웨이퍼스 씨오., 엘티디. 얇은 실리콘 층의 전사 방법
CN112420915B (zh) * 2020-11-23 2022-12-23 济南晶正电子科技有限公司 复合衬底的制备方法、复合薄膜及电子元器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030995A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2004533125A (ja) * 2001-06-22 2004-10-28 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド イオン注入によるイントリンシックゲッタリングを有するシリコン・オン・インシュレータ構造体を製造する方法
JP2006210899A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2010098167A (ja) * 2008-10-17 2010-04-30 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2010161134A (ja) * 2009-01-07 2010-07-22 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
WO2011082116A1 (en) * 2009-12-29 2011-07-07 Memc Electronic Materials, Inc. Methods for processing silicon on insulator wafers
JP2012510180A (ja) * 2008-11-26 2012-04-26 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコン−オン−インシュレータ構造体を処理する方法
JP2012129347A (ja) * 2010-12-15 2012-07-05 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
EP0553852B1 (en) * 1992-01-30 2003-08-20 Canon Kabushiki Kaisha Process for producing semiconductor substrate
JPH07106512A (ja) 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたｓｉｍｏｘ処理方法
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
FR2777115B1 (fr) 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
US20040060899A1 (en) * 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
JP2006294737A (ja) * 2005-04-07 2006-10-26 Sumco Corp Ｓｏｉ基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
EP1981063B1 (en) * 2005-12-27 2021-04-07 Shin-Etsu Chemical Co., Ltd. Process for producing a soi wafer
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP5143477B2 (ja) * 2007-05-31 2013-02-13 信越化学工業株式会社 Ｓｏｉウエーハの製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030995A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2004533125A (ja) * 2001-06-22 2004-10-28 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド イオン注入によるイントリンシックゲッタリングを有するシリコン・オン・インシュレータ構造体を製造する方法
JP2006210899A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2010098167A (ja) * 2008-10-17 2010-04-30 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2012510180A (ja) * 2008-11-26 2012-04-26 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコン−オン−インシュレータ構造体を処理する方法
JP2010161134A (ja) * 2009-01-07 2010-07-22 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
WO2011082116A1 (en) * 2009-12-29 2011-07-07 Memc Electronic Materials, Inc. Methods for processing silicon on insulator wafers
JP2012129347A (ja) * 2010-12-15 2012-07-05 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126746A (ja) * 2016-01-14 2017-07-20 ソイテックＳｏｉｔｅｃ 構造の表面を平滑化するためのプロセス
JP2020504439A (ja) * 2017-01-13 2020-02-06 ソイテックＳｏｉｔｅｃ セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス
US11276605B2 (en) 2017-01-13 2022-03-15 Soitec Process for smoothing the surface of a semiconductor-on-insulator substrate
JP7159518B2 (ja) 2017-01-13 2022-10-25 ソイテック セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス

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