JP2016513367A - スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法 - Google Patents

スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法 Download PDF

Info

Publication number
JP2016513367A
JP2016513367A JP2015557224A JP2015557224A JP2016513367A JP 2016513367 A JP2016513367 A JP 2016513367A JP 2015557224 A JP2015557224 A JP 2015557224A JP 2015557224 A JP2015557224 A JP 2015557224A JP 2016513367 A JP2016513367 A JP 2016513367A
Authority
JP
Japan
Prior art keywords
die
memory device
coupling
substrate
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015557224A
Other languages
English (en)
Other versions
JP5890082B1 (ja
Inventor
ブライアン・エム・ヘンダーソン
シーチュン・グ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Application granted granted Critical
Publication of JP5890082B1 publication Critical patent/JP5890082B1/ja
Publication of JP2016513367A publication Critical patent/JP2016513367A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

半導体デバイスは、基板に結合されるダイと、基板に反対のダイの表面に結合される第１のメモリデバイスと、第２のメモリデバイスが第１のメモリデバイスに少なくとも部分的に重なるように、基板に反対のダイの表面と第２のメモリデバイスとの間に結合される結合デバイスとを含む。少なくとも部分的に重なる仕方で、ダイ上に第１および第２のメモリデバイスを搭載する方法が、やはり開示される。

Description

本開示は、メモリ要素がその上にスタックされた半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法に関し、より詳細には、第１のメモリ要素において少なくとも部分的に第２のメモリ要素を重ねる半導体デバイスおよび少なくとも部分的に重ねる仕方で半導体デバイス上にメモリ要素をスタックする方法に関する。
シリコン貫通スタッキング（ＴＳＳ，ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｓｔａｃｋｉｎｇ）メモリオンロジックなどの特定の用途では、全体の容量を向上させるために、２つのメモリ要素を半導体デバイス上に並べて搭載する、たとえば２つのダイナミックランダムアクセスメモリ（ＤＲＡＭ，ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）ダイを特定用途向け集積回路（ＡＳＩＣ，ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）上に搭載することが望ましい場合がある。様々な別のタイプのメモリ（ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ，ｓｔａｔｉｃ ＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ，ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ，ｍａｇｎｅｔｉｃ ＲＡＭ）など）が、他の用途で使用され、同様の仕方で搭載することができる。
スタック用途のワイドＩ／Ｏ ＤＲＡＭダイは、可用性および費用のため、しばしばモノダイとして構成される。大容量ワイドＩ／Ｏ ＤＲＡＭダイは、約８〜１２ｍｍの長さである縁部を有する場合がある。各辺でやはり約８〜１２ｍｍであるＡＳＩＣ上にこれらのダイの２つを配置するのは、機械的な難点がある。というのは、ＤＲＡＭダイの大部分が、ＡＳＩＣの縁部の上に延在して支持されないからである。さらに、ＤＲＡＭ上の電気的なインターフェースが、ＡＳＩＣを交差しない可能性がある。
図１は、従来型の搭載配置を図示しており、パッケージ基板１０４に反対の半導体ダイ１０２の側に再分配層１０６を含む、パッケージ基板１０４上に搭載される半導体ダイ１０２を描く。第１および第２のメモリ要素、この場合は第１のＤＲＡＭ１０８および第２のＤＲＡＭ１１０が、マイクロバンプ１１２によって、再分配層１０６上に搭載され、再分配層１０６に電気的に接続される。図１から、および第１のＤＲＡＭ１０８および第２のＤＲＡＭ１１０を上から示す図２から明らかとなるように、第１のＤＲＡＭ１０８と第２のＤＲＡＭ１１０の総合面積は、実質的に半導体ダイ１０２の表面積よりも大きく、したがって、第１のＤＲＡＭ１０８および第２のＤＲＡＭ１１０各々のかなりの部分は、半導体ダイ１０２の外縁を超えて延在して、支持されない。この構成は、機械的な故障を起こしやすい可能性があり、基板上に位置決めするのが難しい場合がある。というのは、第１のＤＲＡＭ１０８および第２のＤＲＡＭ１１０のオーバーハングが、半導体ダイ１０２のフットプリントを超えて延在するからである。加えて、そのような配置は、裏面層上に比較的長い経路を必要とする可能性があり、第１のＤＲＡＭ１０８および第２のＤＲＡＭ１１０を収容するために半導体ダイ１０２の縁部に非常に近接してインターフェースを配置することを必要とする可能性がある。
半導体ダイ上に２つのメモリ要素を搭載するための、別の従来型の配置が図３に図示される。図３は、パッケージ基板３０４上に搭載された半導体ダイ３０２を図示する。パッケージ基板３０４に反対の半導体ダイ３０２の側にインターポーザ３０６が搭載され、インターポーザ３０６は、そこに搭載される第１のＤＲＡＭ３０８と第２のＤＲＡＭ３１０の総合面積とおよそ同程度の大きさの面積を有する。インターポーザ３０６は、半導体ダイ３０２と、第１のＤＲＡＭ３０８および第２のＤＲＡＭ３１０との間に、機械的な支持ならびに電気的な接続を提供する。しかし、インターポーザ３０６は、微細な相互接続間隔を有さなければならず、インターポーザ３０６のサイズおよび必然的に小さい相互接続間隔によって、インターポーザ３０６が高価になる。
したがって、半導体ダイ上に搭載される２つのメモリ要素を有しながら、上述の難点を実質的に回避する利点を獲得することが望ましいことになる。
本発明の第１の例示的な実施形態は、基板に結合されるダイと、基板に反対のダイの表面に結合される第１のメモリデバイスと、基板に反対のダイの表面と第２のメモリデバイスとの間に結合される結合デバイスとを備える半導体デバイスに関する。第２のメモリデバイスは、第１のメモリデバイスに、少なくとも部分的に重なる。
本発明の別の例示的な実施形態は、基板上に搭載されるダイを含む半導体デバイスであり、ダイは、基板に面する第１の表面と、基板に反対の第２の表面とを有する。第１のメモリデバイスがダイの第２の表面上に搭載され、結合デバイスがダイの第２の表面上に搭載され、第２のメモリデバイスが、少なくとも部分的に第１のメモリデバイスの上に重なり、また少なくとも部分的に結合デバイスの上に重なる。やはり、第２のメモリデバイスは、結合デバイスによってダイに電気的に結合される。
本発明のさらなる例示的な実施形態は、半導体デバイスを形成する方法であり、方法は、ダイの第１の表面が基板に面し、ダイの第２の表面が基板から離れた方を向くようにダイを基板に結合させるステップと、第１のメモリデバイスをダイの第２の表面に結合させるステップと、第２のメモリデバイスの少なくとも第１の部分が第１のメモリデバイスに重なるように第２のメモリデバイスをダイの第２の表面に結合させるステップとを含む。
本発明の追加の例示的な実施形態は、半導体デバイスを含み、半導体デバイスは、基板上に搭載されるダイであって、基板に面する第１の表面および基板に反対の第２の表面を有するダイと、ダイの第２の表面上に搭載される第１のメモリデバイスと、第２のメモリデバイスと、第２のメモリデバイスが第１のメモリデバイスに少なくとも部分的に重なるように、第２のメモリデバイスをダイの第２の表面に搭載するための、および第２のメモリデバイスをダイに電気的に結合するための、搭載手段とを含む。
本発明のさらに別の例示的な実施形態は、半導体デバイスを形成する方法を含み、方法は、ダイの第１の表面が基板に面しダイの第２の表面が基板から離れた方を向くようにダイを基板に結合させるステップと、第１のメモリデバイスをダイの第２の表面に結合させるステップと、第２のメモリデバイスの少なくとも第１の部分が第１のメモリデバイスと重なるように第２のメモリデバイスをダイの第２の表面に結合させるステップとを含む。
本発明の別の例示的な実施形態は、命令を含む非一時的なコンピュータ可読記憶媒体を含み、命令は、コンピュータにより実行されると、コンピュータに、ダイの第１の表面が基板に面しダイの第２の表面が基板から離れた方を向くようにダイを基板に結合させ、第１のメモリデバイスをダイの第２の表面に結合させ、第２のメモリデバイスの少なくとも第１の部分が第１のメモリデバイスと重なるように第２のメモリデバイスをダイの第２の表面に結合させる。
添付図面は、本発明の実施形態の記載を支援するために提示され、実施形態の説明のためにのみ提供されており、それを制限するためではない。
従来の仕方における、その上に２つのメモリ要素が搭載される半導体デバイスの概略側面図である。 図１の半導体デバイスおよびメモリ要素の上面図である。 別の従来の仕方における、その上に２つのメモリ要素が搭載される半導体デバイスの概略側面図である。 本開示の第１の実施形態による、その上に２つのメモリ要素が搭載される半導体デバイスの概略側面図である。 本開示の別の実施形態による、その上に２つのメモリ要素が搭載される半導体デバイスの概略側面図である。 本開示の実施形態による方法を図示する流れ図である。 本開示の実施形態を使用することができる、例示的なワイヤレス通信システムの概略図である。
本発明の態様は、本発明の特定の実施形態に関する、以下の記載および関連する図面に開示される。代替実施形態は、本発明の範囲から逸脱することなく考案することができる。加えて、本発明のよく知られる要素は、本発明の関連する詳細を不明瞭にしないように、詳細に記載されない、または省略されることになる。
「例示的な」という用語は、本明細書では、「例、事例、または説明として働く」ということを意味するように使用される。本明細書で「例示的な」と記載される任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたは有利であると解釈されるべきでない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が議論される特徴、利点または動作モードを含むことを必要としない。
本明細書で使用される用語法は、特定の実施形態を記載することのみのためであり、本発明の実施形態を制限することを意図していない。本明細書で使用するとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈がそうでないと明らかに示さない限り、複数形を同様に含むことを意図している。「備える」、「有する」、「備えている」、「有している」、「含む」および／または「含んでいる」という用語は、本明細書で使用するとき、明記される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことをさらに理解されよう。
さらに、多くの実施形態は、たとえばコンピューティングデバイスの要素によって実施される行為のシーケンスで記載される。本明細書で記載される様々な行為は、専用回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））、１つまたは複数のプロセッサにより実行されるプログラム命令、または両方の組合せにより実施することができることが認識されよう。加えて、本明細書に記載される行為のこれらのシーケンスは、実行の際に関連するプロセッサに本明細書に記載される機能性を実施させることになる、コンピュータ命令の対応する組をその中に記憶した、任意の形のコンピュータ可読記憶媒体内に全体的に具現化されると考えることができる。したがって、本発明の様々な態様は、いくつかの異なる形で具現化することができ、そのすべては、特許請求される主題の範囲内であることが企図された。加えて、本明細書に記載される実施形態の各々について、任意のそのような実施形態の対応する形は、たとえば、記載される行為を実施する「ように構成されるロジック」として本明細書に記載することができる。
図４は、パッケージ基板４０４上に搭載され、パッケージ基板４０４に反対の半導体ダイ４０２の側に再分配層４０６を含む、半導体ダイ４０２を図示する。半導体ダイ４０２は、周辺の縁部４０８により画定される外縁を有する。ＤＲＡＭを備えてよい第１のメモリデバイス４１０は、上面４１２を有し、第１のメモリデバイス４１０の大部分またはすべてが半導体ダイ４０２の上に重なるように、半導体ダイ４０２上に搭載される。第１のメモリデバイス４１０と半導体ダイ４０２の相対的なサイズに応じて、第１のメモリデバイス４１０は、半導体ダイ４０２の外縁内に完全に搭載される場合があり、または図４に図示されるように、第１のメモリデバイス４１０の小部分４１４が半導体ダイ４０２の周辺の縁部４０８を超えて延在する場合がある。第１のメモリデバイス４１０は、半導体ダイ４０２が第１のメモリデバイス４１０と通信できるように、再分配層４０６上の第１の位置でマイクロバンプ４１６によって再分配層４０６と結合される。
インターポーザ４１８が、第１のメモリデバイス４１０に隣接する再分配層４０６上に搭載され、半導体ダイ４０２の外縁内に完全に位置する場合があり、または図４に図示されるように、インターポーザ４１８の小部分４２０が、半導体ダイ４０２の周辺の縁部４０８を超えて延在する場合がある。インターポーザ４１８は、上面４２２および第１のメモリデバイス４１０の厚さとおよそ同じ厚さを有し、その結果、第１のメモリデバイス４１０およびインターポーザ４１８が再分配層４０６上に搭載されるとき、第１のメモリデバイス４１０の上面４１２とインターポーザ４１８の上面４２２は、再分配層４０６から概ね同じ距離にある。インターポーザ４１８上のマイクロバンプ４２４は、インターポーザ４１８と再分配層４０６上の第２の位置との間に電気的な接続を提供する。インターポーザ４１８は、貫通孔（図示せず）も含み、インターポーザ４１８の上面４２２上の位置をマイクロバンプ４２４に接続し、インターポーザ４１８を通る電気的経路を提供する。インターポーザ４１８は、その上面または底面のいずれかに再分配層（図示せず）を含むこともできるが、インターポーザ４１８上の再分配層の使用は、一般的に必要とされない。
第２のメモリデバイス４２６が、インターポーザ４１８上に搭載されて、インターポーザ４１８に結合され、その結果、第２のメモリデバイス４２６は、第１のメモリデバイス４１０に少なくとも部分的に重なる。マイクロバンプ４２８は、第２のメモリデバイス４２６とインターポーザ４１８との間に電気的な接続を提供する。第２のメモリデバイス４２６は、したがって、第１のメモリデバイス４１０の上面４１２およびインターポーザ４１８の上面４２２の上に重なる。この仕方で第２のメモリデバイス４２６を搭載することによって、第１および第２のメモリデバイスが同じ平面に搭載される従来型の配置と比較して、半導体ダイ４０２ならびに第１のメモリデバイス４１０および第２のメモリデバイス４２６により形成されるパッケージの総合高さが増加する。しかし、このスタック配置は、パッケージの横方向の寸法を著しく減少させ、図１〜図３に図示されるように、２つのメモリ要素１０８、１１０が半導体ダイ１０２上の単一の平面に搭載されるときに発生し得る、電気的および機械的な難点を回避する。
第２のメモリデバイス４２６は、第１のメモリデバイス４１０の上面４１２上に載る、および／もしくは機械的に接続されてよく、または第２のメモリデバイス４２６は、第１のメモリデバイス４１０の上面４１２の上で、そこから短い距離の所に単に延在してよい。有利なことに、この配置は、同一平面搭載配置と比較して、第２のメモリデバイス４２６と半導体ダイ４０２との間の電気的な接続の長さも減少させる。任意選択で、熱伝導性であってよいスペーサ４３０を、第２のメモリデバイス４２６により覆われていない、第２のメモリデバイス４２６に隣接する第１のメモリデバイス４１０の上面４１２の残りの部分上に搭載することができる。スペーサ４３０は、シリコンまたは同等の熱的特性および機械的特性を有する他の材料から形成することができ、第１のメモリデバイス４１０および第２のメモリデバイス４２６を含むモールドパッケージ中の機械的な応力を均等化することにより機械的完全性を高めること、ならびに／または熱伝達を良くすることができる。
図５は、パッケージ基板４０４上に搭載される半導体ダイ５０２を含む別の実施形態を図示し、半導体ダイ５０２は、パッケージ基板４０４に反対の上面５０４を含む。半導体ダイ５０２は、再分配層は含まないが、代わりに、第１のメモリデバイス４１０のマイクロバンプ４１６と電気的な接続をするための第１の位置５０６、およびインターポーザ４１８のマイクロバンプ４２４と電気的な接続をするための第２の位置５０８を有する。この実施形態の他の要素は、図４の実施形態のものと同一である。
図６は、ダイの第１の表面が基板に面し、ダイの第２の表面が基板から離れた方を向くようにダイを基板に結合させるブロック６００と、第１のメモリデバイスをダイの第２の表面に結合させるブロック６０２と、第２のメモリデバイスの少なくとも第１の部分が第１のメモリデバイスに重なるように第２のメモリデバイスをダイの第２の表面に結合させるブロック６０４とを含む、本開示の実施形態による方法を図示する。
図７は、本開示の１つまたは複数の実施形態を有利に採用することができる、例示的なワイヤレス通信システム７００を図示する。説明のため、図７は、３つのリモートユニット７２０、７３０、および７５０、ならびに２つの基地局７４０を示す。従来型のワイヤレス通信システムがより多くのリモートユニットおよび基地局を有してよいことを認識されよう。リモートユニット７２０、７３０、および７５０は、下でさらに議論されるような、本開示の実施形態のうちである、集積回路または他の半導体デバイス７２５、７３５、および７５５を含む。図７は、２つの基地局７４０およびリモートユニット７２０、７３０、および７５０からの順方向リンク信号７８０、ならびにリモートユニット７２０、７３０、および７５０から２つの基地局７４０への逆方向リンク信号７９０を示す。
図７では、リモートユニット７２０はモバイル電話として示され、リモートユニット７３０は、ポータブルコンピュータとして示され、リモートユニット７５０は、ワイヤレスローカルループシステム中の固定位置リモートユニットとして示される。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ，ｐｅｒｓｏｎａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）ユニット、個人データもしくはデータアシスタント（ＰＤＡ，ｐｅｒｓｏｎａｌ ｄａｔａ ｏｒ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）などのポータブルデータユニット、（ＧＰＳ可能デバイスなどの）ナビゲーションデバイス、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、メータ読取り装置などの固定位置データユニット、またはデータもしくはコンピュータ命令、もしくはそれらの任意の組合せを記憶もしくは検索する任意の他のデバイスのうちの任意の１つまたは組合せであってよい。図７は本開示の教示によるリモートユニットを図示するが、本開示は、これらの例示的な図示されたユニットに制限されない。本開示の実施形態は、試験および特性評価のためのメモリおよびオンチップ回路を含む、能動的な集積回路を有する任意のデバイスに、好適に採用することができる。
様々な異なる技術および技法をいずれかを使用して、情報および信号を表すことができることを、当業者は了解するであろう。たとえば、上の記載を通して参照され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは粒子、光場もしくは粒子、またはそれらの任意の組合せにより表すことができる。
さらに、本明細書に開示される実施形態に関して記載される、様々な例示的な論理的ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装できることを、当業者は了解するであろう。ハードウェアとソフトウェアのこの互換性を明確に示すため、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能性の点で上に記載されてきた。そのような機能性がハードウェアまたはソフトウェアとして実装されるかどうかは、特定の用途および全体的なシステムに課せられる設計制約に依存する。当業者は、各特定の用途について様々な仕方で記載された機能性を実装することができるが、そのような実装判断は、本発明の範囲からの逸脱を引き起こすと解釈するべきでない。
本明細書に開示される実施形態に関して記載される方法、シーケンス、および／またはアルゴリズムは、ハードウェア中で直接、プロセッサにより実行されるソフトウェアモジュール中で、または２つの組合せで具現化することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている記憶媒体の任意の他の形で常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み込み、記憶媒体へ情報を書き込むことができるように、プロセッサと結合される。代替として、記憶媒体は、プロセッサと一体であってよい。
したがって、本発明の実施形態は、半導体デバイスを形成するための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は例示的な例に制限されず、本明細書に記載される機能性を実施するための任意の手段は、本発明の実施形態に含まれる。
上記の開示が本発明の例示的な実施形態を示す一方で、添付される特許請求の範囲により規定されるような、本発明の範囲から逸脱することなく、本明細書に様々な変更および修正を行うことができることに留意されたい。本明細書に記載される本発明の実施形態による方法クレームの機能、ステップ、および／または行為は、いかなる特定の順序で実施される必要もない。さらに、本発明の要素は、単数形で記載され、特許請求される場合があるが、単数形への制限が明示的に言及されない限り、複数形が企図される。
１０２ 半導体ダイ
１０４ パッケージ基板
１０６ 再分配層
１０８ 第１のＤＲＡＭ
１１０ 第２のＤＲＡＭ
１１２ マイクロバンプ
３０２ 半導体ダイ
３０４ パッケージ基板
３０６ インターポーザ
３０８ 第１のＤＲＡＭ
３１０ 第２のＤＲＡＭ
４０２ 半導体ダイ
４０４ パッケージ基板
４０６ 再分配層
４０８ 縁部
４１０ 第１のメモリデバイス
４１２ 上面
４１４ 小部分
４１６ マイクロバンプ
４１８ インターポーザ
４２０ 小部分
４２２ 上面
４２４ マイクロバンプ
４２６ 第２のメモリデバイス
４２８ マイクロバンプ
４３０ スペーサ
５０２ 半導体ダイ
５０４ 上面
５０６ 第１の位置
５０８ 第２の位置
７００ ワイヤレス通信システム
７２０ リモートユニット
７２５ 集積回路または他の半導体デバイス
７３０ リモートユニット
７３５ 集積回路または他の半導体デバイス
７４０ 基地局
７５０ リモートユニット
７５５ 集積回路または他の半導体デバイス
７８０ 順方向リンク信号
７９０ 逆方向リンク信号

Claims (24)

  1. 基板に結合されるダイと、
    前記基板に反対の前記ダイの表面に結合される第１のメモリデバイスと、
    前記基板に反対の前記ダイの前記表面と第２のメモリデバイスとの間に結合される結合デバイスであって、前記第２のメモリデバイスが前記第１のメモリデバイスに少なくとも部分的に重なる結合デバイスと
    を備える、半導体デバイス。
  2. 前記第１または第２のメモリデバイスのうちの少なくとも１つがＤＲＡＭである、請求項１に記載の半導体デバイス。
  3. 前記第１または第２のメモリデバイスのうちの少なくとも１つが、ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）、および磁気ＲＡＭ（ＭＲＡＭ）からなるグループから選択される、請求項１に記載の半導体デバイス。
  4. 前記結合デバイスがインターポーザまたはスペーサである、請求項１に記載の半導体デバイス。
  5. 前記ダイと前記第１のメモリデバイスおよび前記結合デバイスとの間の再分配層をさらに備え、前記再分配層が前記第１のメモリデバイスおよび前記結合デバイスを結合するのを容易にする、請求項１に記載の半導体デバイス。
  6. 前記ダイが、前記ダイを前記再分配層に電気的に結合する単一の界面を有する、請求項５に記載の半導体デバイス。
  7. 前記第２のメモリデバイスに隣接し、前記第１のメモリデバイスの残りの部分に実質的に重なる、熱伝導性スペーサをさらに備える、請求項１に記載の半導体デバイス。
  8. 前記結合デバイスが、前記第１のメモリデバイスの高さと実質的に同じ高さである高さを有する、請求項１に記載の半導体デバイス。
  9. 請求項１に記載の半導体デバイスを含む、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、個人情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイス。
  10. 基板上に搭載されるダイであって、前記基板に面する第１の表面および前記基板に反対の第２の表面を有するダイと、
    前記ダイの前記第２の表面上に搭載される第１のメモリデバイスと、
    前記ダイの前記第２の表面上に搭載される結合デバイスと、
    少なくとも部分的に前記第１のメモリデバイスの上に重なり、少なくとも部分的に前記結合デバイスの上に重なる第２のメモリデバイスであって、前記結合デバイスにより前記ダイに電気的に結合される第２のメモリデバイスと
    を備える、半導体デバイス。
  11. 前記結合デバイスが前記第２の表面上の前記第１のメモリデバイスに隣接する、請求項１０に記載の半導体デバイス。
  12. 前記第１または第２のメモリデバイスのうちの少なくとも１つがＤＲＡＭである、請求項１０に記載の半導体デバイス。
  13. 前記結合デバイスがインターポーザまたはスペーサである、請求項１０に記載の半導体デバイス。
  14. 前記ダイと前記第１のメモリデバイスとの間の再分配層をさらに備え、前記再分配層が前記第１のメモリデバイスおよび前記第２のメモリデバイスを前記ダイに結合するのを容易にする、請求項１０に記載の半導体デバイス。
  15. 前記結合デバイスが、前記第１のメモリデバイスと実質的に同じ高さを有する、請求項１０に記載の半導体デバイス。
  16. 請求項１０に記載の半導体デバイスを含む、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、個人情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイス。
  17. ダイの第１の表面が基板に面し、前記ダイの第２の表面が前記基板から離れた方を向くように前記ダイを前記基板に結合させるステップと、
    第１のメモリデバイスを前記ダイの前記第２の表面に結合させるステップと、
    第２のメモリデバイスの少なくとも第１の部分が前記第１のメモリデバイスに重なるように前記第２のメモリデバイスを前記ダイの前記第２の表面に結合させるステップと
    を含む、半導体デバイスを形成する方法。
  18. 結合デバイスを前記ダイの前記第２の表面に結合させるステップであって、前記第２のメモリデバイスが、前記第１のメモリデバイスに重なる第１の部分および前記結合デバイスに重なる第２の部分を含むステップを含む、請求項１７に記載の方法。
  19. 前記第２のメモリデバイスに隣接し、前記第１のメモリデバイスの残りの部分に実質的に重なる、熱伝導性スペーサを結合するステップを含む、請求項１８に記載の方法。
  20. 基板上に搭載されるダイであって、前記基板に面する第１の表面および前記基板に反対の第２の表面を有するダイと、
    前記ダイの前記第２の表面上に搭載される第１のメモリデバイスと、
    第２のメモリデバイスと、
    前記第２のメモリデバイスが前記第１のメモリデバイスに少なくとも部分的に重なるように、前記第２のメモリデバイスを前記ダイの前記第２の表面に搭載するための、および前記第２のメモリデバイスを前記ダイに電気的に結合するための搭載手段と
    を備える、半導体デバイス。
  21. ダイの第１の表面が基板に面し、前記ダイの第２の表面が前記基板から離れた方を向くように前記ダイを前記基板に結合させるステップと、
    第１のメモリデバイスを前記ダイの前記第２の表面に結合させるステップと、
    第２のメモリデバイスの少なくとも第１の部分が前記第１のメモリデバイスに重なるように前記第２のメモリデバイスを前記ダイの前記第２の表面に結合させるステップと
    を含む、半導体デバイスを形成する方法。
  22. 結合デバイスを前記ダイの前記第２の表面に結合させるステップであって、前記第２のメモリデバイスが、前記第１のメモリデバイスに重なる第１の部分および前記結合デバイスに重なる第２の部分を含むステップを含む、請求項２１に記載の方法。
  23. コンピュータにより実行されると、前記コンピュータに、ダイの第１の表面が基板に面し前記ダイの第２の表面が前記基板から離れた方を向くように前記ダイを前記基板に結合させ、第１のメモリデバイスを前記ダイの前記第２の表面に結合させ、第２のメモリデバイスの少なくとも第１の部分が前記第１のメモリデバイスと重なるように前記第２のメモリデバイスを前記ダイの前記第２の表面に結合させる命令を含む、非一時的なコンピュータ可読記憶媒体。
  24. 結合デバイスを前記ダイの前記第２の表面に結合させるための追加の命令であって、前記第２のメモリデバイスが、前記第１のメモリデバイスに重なる第１の部分および前記結合デバイスに重なる第２の部分を含む追加の命令を含む、請求項２３に記載の非一時的なコンピュータ可読記憶媒体。
JP2015557224A 2013-02-13 2014-02-12 スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法 Active JP5890082B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/766,218 2013-02-13
US13/766,218 US9041220B2 (en) 2013-02-13 2013-02-13 Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device
PCT/US2014/016081 WO2014127032A1 (en) 2013-02-13 2014-02-12 Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016026651A Division JP6161747B2 (ja) 2013-02-13 2016-02-16 スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法

Publications (2)

Publication Number Publication Date
JP5890082B1 JP5890082B1 (ja) 2016-03-22
JP2016513367A true JP2016513367A (ja) 2016-05-12

Family

ID=50190787

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015557224A Active JP5890082B1 (ja) 2013-02-13 2014-02-12 スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法
JP2016026651A Active JP6161747B2 (ja) 2013-02-13 2016-02-16 スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016026651A Active JP6161747B2 (ja) 2013-02-13 2016-02-16 スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法

Country Status (6)

Country Link
US (2) US9041220B2 (ja)
EP (1) EP2956962B1 (ja)
JP (2) JP5890082B1 (ja)
KR (2) KR101615276B1 (ja)
CN (1) CN105378920B (ja)
WO (1) WO2014127032A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041220B2 (en) 2013-02-13 2015-05-26 Qualcomm Incorporated Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
WO2017082927A1 (en) * 2015-11-13 2017-05-18 Intel Corporation Electronic assembly that includes a substrate bridge
US10008395B2 (en) 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
KR20180062812A (ko) 2016-12-01 2018-06-11 삼성전자주식회사 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법
US20200083180A1 (en) * 2016-12-31 2020-03-12 Intel Corporation Electronic package assembly with stiffener
JP6871512B2 (ja) * 2017-04-11 2021-05-12 富士通株式会社 半導体装置及びその製造方法
TWM582287U (zh) * 2019-05-16 2019-08-11 和碩聯合科技股份有限公司 保護殼
US11107770B1 (en) * 2019-06-27 2021-08-31 Xilinx, Inc. Integrated electrical/optical interface with two-tiered packaging
KR20210072984A (ko) 2019-12-10 2021-06-18 에스케이하이닉스 주식회사 인터포즈 브리지를 포함한 서브 패키지들이 수직하게 스택된 스택 패키지
KR102589487B1 (ko) * 2020-04-04 2023-10-16 경기대학교 산학협력단 스트레처블 표시 장치 및 이의 제어 방법
WO2021251646A1 (ko) * 2020-06-12 2021-12-16 삼성전자 주식회사 복수의 상태들을 갖는 디스플레이를 포함하는 전자 장치 및 그 제어 방법
US20240096808A1 (en) * 2021-02-05 2024-03-21 Dai Nippon Printing Co., Ltd. Semiconductor package, manufacturing method of semiconductor package, and interposer group
US11894354B2 (en) * 2021-05-13 2024-02-06 Advanced Semiconductor Engineering, Inc. Optoelectronic device package and method of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
US6870271B2 (en) 2003-01-29 2005-03-22 Sun Microsystems, Inc. Integrated circuit assembly module that supports capacitive communication between semiconductor dies
JP2004281633A (ja) * 2003-03-14 2004-10-07 Olympus Corp 積層モジュール
US20050127490A1 (en) 2003-12-16 2005-06-16 Black Bryan P. Multi-die processor
US7361986B2 (en) 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
US7675151B1 (en) 2005-06-01 2010-03-09 Rockwell Collins, Inc. Silicon-based packaging for electronic devices
US7411292B2 (en) * 2005-09-27 2008-08-12 Kingston Technology Corporation Flash memory card
JP4828202B2 (ja) * 2005-10-20 2011-11-30 ルネサスエレクトロニクス株式会社 モジュール半導体装置
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100876889B1 (ko) 2007-06-26 2009-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지
JP2009111010A (ja) * 2007-10-26 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
JP5105417B2 (ja) * 2007-11-20 2012-12-26 スパンション エルエルシー 半導体装置及びその製造方法
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
JP2010080801A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
US8115286B2 (en) 2008-10-22 2012-02-14 Honeywell International Inc. Integrated sensor including sensing and processing die mounted on opposite sides of package substrate
KR20100134354A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US20100314730A1 (en) 2009-06-16 2010-12-16 Broadcom Corporation Stacked hybrid interposer through silicon via (TSV) package
JP5508802B2 (ja) * 2009-09-30 2014-06-04 株式会社東芝 半導体装置の製造方法
TWI429055B (zh) * 2010-10-07 2014-03-01 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8587088B2 (en) * 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
JP6066658B2 (ja) * 2012-10-17 2017-01-25 キヤノン株式会社 半導体装置
US9041220B2 (en) 2013-02-13 2015-05-26 Qualcomm Incorporated Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device

Also Published As

Publication number Publication date
CN105378920B (zh) 2018-09-11
KR102016010B1 (ko) 2019-08-29
EP2956962A1 (en) 2015-12-23
US20150102509A1 (en) 2015-04-16
KR20160052738A (ko) 2016-05-12
JP6161747B2 (ja) 2017-07-12
US9041220B2 (en) 2015-05-26
US20140225280A1 (en) 2014-08-14
KR20160009011A (ko) 2016-01-25
US9153461B2 (en) 2015-10-06
WO2014127032A1 (en) 2014-08-21
EP2956962B1 (en) 2019-11-13
JP5890082B1 (ja) 2016-03-22
WO2014127032A9 (en) 2015-05-07
CN105378920A (zh) 2016-03-02
KR101615276B1 (ko) 2016-04-25
JP2016149556A (ja) 2016-08-18

Similar Documents

Publication Publication Date Title
JP6161747B2 (ja) スタックされたメモリ要素を有する半導体デバイスおよび半導体デバイス上にメモリ要素をスタックする方法
JP6445586B2 (ja) 区分された論理素子を有する積層半導体ダイアセンブリおよび関連システムと方法
US8901748B2 (en) Direct external interconnect for embedded interconnect bridge package
US8970051B2 (en) Solution to deal with die warpage during 3D die-to-die stacking
TWI785544B (zh) 包含在晶粒的設備、形成包含背側或底側敷金屬之積體電路晶粒的方法及包括封裝基板的系統
US9941253B1 (en) Semiconductor packages including interconnectors and methods of fabricating the same
JP6260806B2 (ja) 両面ダイパッケージ
TWI778197B (zh) 包括橋接晶粒的堆疊封裝
US9324688B2 (en) Embedded packages having a connection joint group
TWI591773B (zh) 適用於小佔用空間cpu及記憶體主機板設計的bga記憶體封裝中之晶粒堆疊技術
US10231338B2 (en) Methods of forming trenches in packages structures and structures formed thereby
KR102181794B1 (ko) 오포섬-다이 패키지-온-패키지 장치
US20200294920A1 (en) Substrate patch reconstitution options
US20200144186A1 (en) Active silicon bridge
KR20210071818A (ko) 재구성된 웨이퍼 조립체
KR20160113701A (ko) Tsv 접속된 이면 디커플링 기법
US20190363049A1 (en) Multiple die package using an embedded bridge connecting dies
US20210287993A1 (en) Microelectronic structures having notched microelectronic substrates
US9543275B2 (en) Semiconductor package with a lead, package-on-package device including the same, and mobile device including the same
US10985136B2 (en) Microelectronic die stack having at least one rotated microelectronic die
US20190131278A1 (en) Multichip packaging for dice of different sizes
US20140266286A1 (en) Through-substrate via with a fuse structure

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20160104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160217

R150 Certificate of patent or registration of utility model

Ref document number: 5890082

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250