JP2016506231A5

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Publication number: JP2016506231A5
Application number: JP2015552839A
Authority: JP
Filing date: 2014-01-10
Publication date: 2016-09-01
Anticipated expiration: 2034-01-10

Description

[0078]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] ターゲット出力電圧を生成するように構成されたスイッチモード電源を備える装置であって、前記電源は、
インダクタに結合された第１のスイッチ、前記第１のスイッチは、選択的に閉じられるまたは開かれるように構成可能である、と、
選択的に閉じられるまたは開かれるように前記第１のスイッチを構成するためにバッククロック信号から制御信号を生成するように構成された制御ブロック、ここにおいて、前記制御ブロックが、前記制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限するように構成される、と、を備える、装置。
[Ｃ２] 前記第１のスイッチがＮＭＯＳトランジスタを備え、ここにおいて、前記スイッチを選択的に閉じるまたは開くことが、前記ＮＭＯＳトランジスタを介して前記インダクタを接地に結合するまたは分離することに対応する、Ｃ１に記載の装置。
[Ｃ３] 前記最大周波数は、前記ターゲット出力電圧が増加させられるにつれて増加するように構成された、Ｃ１に記載の装置。
[Ｃ４] 前記電源がバッテリー電圧に結合され、ここにおいて、ブースト電圧が前記ターゲット出力電圧と前記バッテリー電圧との間の差として定義され、ここにおいて、前記最大周波数が前記ブースト電圧に正比例する、Ｃ３に記載の装置。
[Ｃ５] 前記制御ブロックが、前記制御信号を生成するために前記バッククロック信号においてパルスを挿入するように構成されたパルス挿入ブロックを備える、Ｃ１に記載の装置。
[Ｃ６] 前記電源が、前記インダクタに結合された第２のスイッチをさらに備え、前記第２のスイッチが、前記ターゲット出力電圧をサポートするように構成された出力ノードに前記インダクタを選択的に結合するまたは分離するように構成されたＰＭＯＳトランジスタを備える、Ｃ２に記載の装置。
[Ｃ７] 前記制御信号が、前記ＮＭＯＳトランジスタをオンまたはオフにするために前記ＮＭＯＳトランジスタに結合され、前記制御ブロックが、前記ＰＭＯＳトランジスタをオンまたはオフにするために前記ＰＭＯＳトランジスタに結合された前記制御信号から導出された第２の制御信号を生成するようにさらに構成された、Ｃ６に記載の装置。
[Ｃ８] 前記制御ブロックは、前記ＮＭＯＳトランジスタがオフであるときに前記ＰＭＯＳトランジスタをオンにし、前記ＮＭＯＳトランジスタがオンであるときに前記ＰＭＯＳトランジスタをオフにするように構成された、Ｃ７に記載の装置。
[Ｃ９] 前記制御ブロックが、所定の時間期間中に前記ＮＭＯＳトランジスタをオフにさせるように構成されたＦｏｒｃｅ＿Ｎｏｆｆ生成回路を備える、Ｃ２に記載の装置。
[Ｃ１０] 前記Ｆｏｒｃｅ＿Ｎｏｆｆ生成回路は、
前記バッククロック信号を受け取るように構成された論理ブロックと、前記論理ブロックが、前記制御信号に対応する出力を生成する、
前記論理ブロックの出力に結合された反転バッファと、
前記反転バッファの出力に結合されたクロック入力を備えるＤ−Ｑフリップフロップと、前記フリップフロップのＤ入力が１入力に結合された、
前記フリップフロップのＱ出力に結合された動的遅延ブロックと、
前記フリップフロップの前記Ｑ出力に結合された第１の入力と、前記動的遅延ブロックの出力の逆に結合された第２の入力とを備えるＡＮＤゲート、前記ＡＮＤゲートの出力は前記論理ブロックに結合される、と、を備える、Ｃ９に記載の装置。
[Ｃ１１] インダクタに結合された第１のスイッチを備えるスイッチモード電源を使用して、ターゲット出力電圧を生成することと、
前記第１のスイッチを選択的に閉じるまたは開くためにバッククロック信号から制御信号を生成することと、
前記制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限することと、備える、方法。
[Ｃ１２] 前記ターゲット出力電圧が増加させられることに応答して前記最大周波数を増加させること、をさらに備える、Ｃ１１に記載の方法。
[Ｃ１３] ブースト電圧が、前記ターゲット出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、Ｃ１２に記載の方法。
[Ｃ１４] 前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、Ｃ１１に記載の前記方法。
[Ｃ１５] 前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、Ｃ１１に記載の方法。
[Ｃ１６] インダクタに結合された第１のスイッチを備えるスイッチモード電源を使用して、ターゲット出力電圧を生成するための手段と、
前記第１のスイッチを選択的に閉じるまたは開くためにバッククロック信号から制御信号を生成するための手段と、
前記制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限するための手段と備える、装置。
[Ｃ１７] 前記ターゲット出力電圧が増加させられることに応答して前記最大周波数を増加させるための手段をさらに備える、Ｃ１６に記載の装置。
[Ｃ１８] ブースト電圧が、前記ターゲット出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、Ｃ１７に記載の装置。
[Ｃ１９] 前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、Ｃ１６に記載の装置。
[Ｃ２０] 前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、Ｃ１６に記載の装置。

Claims

第１の出力ノードにおいて第１の出力電圧を生成するように構成されたバックコンバータと、
第２の出力ノードにおいて第２の出力電圧を生成するように構成されたスイッチモード電源を備えるブーストコンバータと、
を備える装置であって、前記電源は、
インダクタに結合された第１のスイッチ、前記第１のスイッチは、選択的に閉じられるまたは開かれるように構成可能である、と、
選択的に閉じられるまたは開かれるように前記第１のスイッチを構成するために、前記バックコンバータにおいて使用されるバッククロック信号から制御信号を生成するように構成された制御ブロック、と、
を備え、
前記制御ブロックは、前記バッククロック信号の周波数を、前記周波数が最小周波数よりも小さいことに応答して、前記最小周波数に設定するように構成される第１の制限回路と、前記バッククロック信号の前記周波数を、前記周波数が最大周波数よりも大きいことに応答して、前記最大周波数に設定するように構成される第２の制限回路とを備え、前記制御信号の周波数は、前記最小周波数と最大周波数との間にある、
装置。
前記第１のスイッチがＮＭＯＳトランジスタを備え、ここにおいて、前記スイッチを選択的に閉じるまたは開くことが、前記ＮＭＯＳトランジスタを介して前記インダクタを接地に結合するまたは分離することに対応する、請求項１に記載の装置。
前記電源が、前記インダクタに結合された第２のスイッチをさらに備え、前記第２のスイッチが、前記第２の出力ノードに前記インダクタを選択的に結合するまたは分離するように構成されたＰＭＯＳトランジスタを備える、請求項２に記載の装置。
前記制御信号が、前記ＮＭＯＳトランジスタをオンまたはオフにするために前記ＮＭＯＳトランジスタに結合され、前記制御ブロックが、前記ＰＭＯＳトランジスタをオンまたはオフにするために前記ＰＭＯＳトランジスタに結合された前記制御信号から導出された第２の制御信号を生成するようにさらに構成された、請求項３に記載の装置。
前記制御ブロックは、前記ＮＭＯＳトランジスタがオフであるときに前記ＰＭＯＳトランジスタをオンにし、前記ＮＭＯＳトランジスタがオンであるときに前記ＰＭＯＳトランジスタをオフにするように構成された、請求項４に記載の装置。
前記制御ブロックが、所定の時間期間中に前記ＮＭＯＳトランジスタをオフにさせるように構成されたＦｏｒｃｅ＿Ｎｏｆｆ生成回路を備える、請求項２に記載の装置。
前記最大周波数は、前記第２の出力電圧が増加させられるにつれて増加するように構成された、請求項１に記載の装置。
前記電源がバッテリー電圧に結合され、ここにおいて、ブースト電圧が前記ブーストコンバータの前記第２の出力電圧と前記バッテリー電圧との間の差として定義され、ここにおいて、前記最大周波数が前記ブースト電圧に正比例する、請求項７に記載の装置。
前記制御ブロックが、前記制御信号を生成するために前記バッククロック信号においてパルスを挿入するように構成されたパルス挿入ブロックを備える、請求項１に記載の装置。
第１の出力ノードにおいて第１の出力電圧を生成するように構成されたバックコンバータと、
第２の出力ノードにおいて第２の出力電圧を生成するように構成されたスイッチモード電源を備えるブーストコンバータと、
を備える装置であって、前記電源は、
インダクタに結合されたスイッチ、前記スイッチは、選択的に閉じられるまたは開かれるように構成可能である、と、
選択的に閉じられるまたは開かれるように前記スイッチを構成するために、前記バックコンバータに与えられるバッククロック信号から制御信号を生成するように構成された制御ブロック、と、
を備え、前記制御ブロックは、前記制御信号のスイッチング周波数を最小周波数と最大周波数によって定義される範囲に制限するように構成され、
前記スイッチがＮＭＯＳトランジスタを備え、ここにおいて、前記スイッチを選択的に閉じるまたは開くことが、前記ＮＭＯＳトランジスタを介して前記インダクタを接地に結合するまたは分離することに対応し、
前記制御ブロックが、所定の時間期間中に前記ＮＭＯＳトランジスタをオフにさせるように構成されたＦｏｒｃｅ＿Ｎｏｆｆ生成回路を備え、前記Ｆｏｒｃｅ＿Ｎｏｆｆ生成回路は、
前記バッククロック信号を受け取るように構成された論理ブロックと、前記論理ブロックが、前記制御信号に対応する出力を生成する、
前記論理ブロックの前記出力に結合された反転バッファと、
前記反転バッファの出力に結合されたクロック入力を備えるＤ−Ｑフリップフロップ、前記フリップフロップのＤ入力が１入力に結合される、と、
前記フリップフロップのＱ出力に結合された動的遅延ブロックと、
前記フリップフロップの前記Ｑ出力に結合された第１の入力と、前記動的遅延ブロックの出力の逆に結合された第２の入力とを備えるＡＮＤゲート、前記ＡＮＤゲートの出力は前記論理ブロックに結合される、と、
を備える、装置。
バックコンバータを使用して第１の出力電圧を生成することと、
インダクタに結合された第１のスイッチを備えるスイッチモード電源を有するブーストコンバータを使用して、第２の出力電圧を生成することと、
前記第１のスイッチを選択的に閉じるまたは開くために前記バックコンバータに生成されるバッククロック信号から制御信号を生成することと、
前記バッククロック信号のスイッチング周波数を、前記スイッチング周波数が最小周波数よりも小さい時、前記最小周波数に設定するために第１の制限回路を使用することと、
前記バッククロック信号の前記スイッチング周波数を、前記スイッチング周波数が最大周波数よりも大きい時、前記最大周波数に設定するために第２の制限回路を使用することと、
を備え、
前記制御信号の周波数は、前記最小周波数と最大周波数との間にある、
方法。
前記第２の出力電圧が増加させられることに応答して前記最大周波数を増加させること、をさらに備える、請求項１１に記載の方法。
ブースト電圧が、前記ブーストコンバータの前記第２の出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、請求項１２に記載の方法。
前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、請求項１１に記載の前記方法。
前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、請求項１１に記載の方法。
バックコンバータを使用して第１の出力電圧を生成するための手段と、
インダクタに結合された第１のスイッチを備えるスイッチモード電源を有するブーストコンバータを使用して、第２の出力電圧を生成するための手段と、
前記第１のスイッチを選択的に閉じるまたは開くために前記バックコンバータに与えられるバッククロック信号から制御信号を生成するための手段と、
前記バッククロック信号のスイッチング周波数を、前記スイッチング周波数が最小周波数よりも小さい時、前記最小周波数に設定するための手段と、
前記バッククロック信号の前記スイッチング周波数を、前記スイッチング周波数が最大周波数よりも大きい時、前記最大周波数に設定するための手段と、
を備え、
前記制御信号の周波数は、前記最小周波数と最大周波数との間にある、
装置。
前記第２の出力電圧が増加させられることに応答して前記最大周波数を増加させるための手段をさらに備える、請求項１６に記載の装置。
ブースト電圧が、前記ブーストコンバータの前記第２の出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、請求項１７に記載の装置。
前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、請求項１６に記載の装置。
前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、請求項１６に記載の装置。