CN104904116B - 用于升压转换器时钟的可编程频率范围 - Google Patents

用于升压转换器时钟的可编程频率范围 Download PDF

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Abstract

用于从降压转换器时钟信号生成用于升压转换器的升压时钟信号的技术，其中所述升压时钟信号具有受限的频率范围。在一方面，所述升压时钟信号具有由Vbst/T确定的最大频率，其中Vbst表示目标输出电压和电池电压之间的差异，且T表示预定周期历时。该升压转换器可包括用于限制该升压时钟信号的最小频率的脉冲插入块，以及被用于限制该升压时钟信号的最大频率的动态留白/延迟块。公开了用于一般性地实现最小频率限制块和最大频率限制块的进一步技术。

Description

用于升压转换器时钟的可编程频率范围
背景
领域
本公开涉及用于对升压转换器的时钟信号的频率进行编程的技术。
背景技术
升压转换器常在电气设备中被用于将电压从一个电平(例如，从电池电源)提升到更高电平。相反，降压转换器被用于使电压从一个电平阶梯下降到更低电平。在某些类型的应用中，例如，在用于高效地提供射频(RF)功率放大器(PA)的包络跟踪(ET)系统中，升压转换器和降压转换器可被结合地提供以向该PA供给电力供应。具体而言，升压转换器可在必要时提供经提升的电压以使该PA的正轨道能升高到电池电压以上，而降压转换器可提供小于电池电压的PA电源电压的低频分量。
升压转换器和降压转换器两者通常均包括分别由升压时钟信号和降压时钟信号驱动的多个开关。例如，升压时钟信号可控制升压转换器的开关以将输出电压设置为目标提升电压。类似地，降压时钟信号可控制降压转换器的开关以将输出电压设置为目标降低(阶梯下降(step-down))电压。一般而言，升压时钟信号和降压时钟信号具有彼此独立的要求。例如，升压时钟信号的频率应当限于预定频率范围，其部分为目标提升电压的函数，该目标提升电压通常独立于目标降低电压。尽管如此，期望将升压时钟与降压时钟同步，以避免在单一系统中生成多个独立时钟的需要。
由此需要提供用于生成与降压时钟信号同步的升压时钟信号的技术，这还确保了升压时钟频率在针对特定目标提升电压优化的预定频率范围内。
附图简述
图1解说了包括根据本公开的降压转换器和升压转换器的系统的实现。
图2解说了本公开的示例性实施例，其中升压转换器包括用于从降压时钟CLK1直接生成所需输出信号而无需访问独立生成的升压时钟的元件。
图3解说了可通过最小频率限制块实现的方法的示例性实施例，其中采用脉冲插入作为用于最小频率限制的技术。
图4解说了用于根据图3中描述的时钟插入方法的CLK1和CLK1’的示例性信令波形。
图5解说了可由图2的控制逻辑块实现的方法的示例性实施例，其包括最大频率限制块。
图6解说了根据图5的方法生成的CLK1’和Non的示例性信令波形。
图7解说根据本公开的控制逻辑块的示例性实施例。
图8解说用于限制升压时钟的最小频率和最大频率的方案的替换示例性实施例，其中频率限制块串联耦合。
图9解说用于限制升压时钟的最小频率和最大频率的方案的替换示例性实施例，其中频率限制块并联耦合。
图10解说根据本公开的一方法的示例性实施例。
图11解说在包络跟踪(ET)系统中的本公开的技术的示例性实施例。
详细描述
以下参照附图更全面地描述本公开的各个方面。然而，本公开可用许多不同形式来实施并且不应解释为被限定于本公开通篇给出的任何具体结构或功能。相反，提供这些方面是为了使得本公开将是透彻和完整的，并且其将向本领域技术人员完全传达本公开的范围。基于本文中的教导，本领域技术人员应领会，本公开的范围旨在覆盖本文中所披露的本公开的任何方面，不论其是与本公开的任何其他方面相独立地实现还是组合地实现的。例如，可以使用本文所阐述的任何数目的方面来实现装置或实践方法。另外，本公开的范围旨在覆盖使用作为本文中所阐述的本公开的各种方面的补充或者另外的其他结构、功能性、或者结构及功能性来实践的此类装置或方法。应当理解，本文中所披露的本公开的任何方面可由权利要求的一个或多个元素来实施。
下面结合附图阐述的详细描述旨在作为对本发明的示例性方面的描述，而非旨在代表可在其中实践本发明的仅有示例性方面。贯穿本描述使用的术语“示例性”意指“用作示例、实例或解说”，并且不应当一定要解释成优于或胜过其他示例性方面。本详细描述包括具体细节以用于提供对本发明的示例性方面的透彻理解。对于本领域技术人员将显而易见的是，没有这些具体细节也可实践本发明的示例性方面。在一些实例中，公知的结构和器件以框图形式示出以免湮没本文中给出的示例性方面的新颖性。在本说明书以及权利要求书中，术语“模块”和“块”可以可互换地使用以表示被配置成执行所描述操作的实体。
注意，在本说明书和权利要求书中，信号或电压的“高”或“低”指示可以指这样的信号或电压处于逻辑“高”或“低”状态，这可以(但不一定)与信号或电压的“真”(例如，＝1)或“假”(例如，＝0)状态相对应。将领会，本领域普通技术人员可容易地修改本文描述的逻辑惯例，例如用“高”替换“低”和/或用“低”替换“高”，以导出具有与本文所描述的功能基本上等效的功能的电路系统。此类替换示例性实施例被构想为落在本公开的范围之内。
图1解说了包括根据本公开的降压转换器和升压转换器的系统100的实现。注意，图1仅出于解说目的来示出，而并不意图将本公开的范围仅限于所示系统。例如，降压转换器和升压转换器可替换地从图1中所示者实现，例如，可用本领域已知的其他类型的开关或等效元件来代替一个或多个晶体管开关。此类替换示例性实施例被构想为落在本公开的范围之内。
图1示出生成降低输出电压Vbuck_out的降压转换器110。降压转换器110被配置成使电压Vbatt阶梯下降到低于Vbatt的电平Vbuck_out。在一实现中，Vbatt可从系统100的电池105得到。降压转换器110被示出为包括耦合到晶体管开关N1、P1的降压电感器L1。N1、P1分别通过由降压控制块112生成的开关或控制电压NCTRL1、PCTRL1来控制。降压控制块112接收降压时钟信号CLK1，从该降压时钟信号得到控制电压NCTRL1、PCTRL1。
图1中进一步示出了升压转换器120，其生成处于“经升压”电平处的电压Vboost_out，即，高于升压转换器的电源电压Vbatt。在图1中，升压转换器120被示出为包括耦合至晶体管开关N2、P2的升压电感器L2，所述晶体管开关N2、P2分别通过由升压控制块122生成的开关或控制电压NCTRL2、PCTRL2来控制。升压控制块122接收升压时钟信号CLK2，从该升压时钟信号得到控制电压NCTRL2、PCTRL2。将领会，由升压控制器120生成的Vboost_out的电平通常可取决于NCTRL2、PCTRL2的频率和脉冲历时。
在一实现中，升压控制块122可生成具有与CLK2相同频率的NCTRL2、PCTRL2，该频率改变NCTRL2和PCTRL2的工作周期和/或脉冲宽度。具体而言，升压控制块122可根据反馈机制(图1中未示出)控制NCTRL2和PCTRL2的工作周期和/或脉冲宽度，例如，其中Vboost_out和期望的目标输出电压之间的差异被用来调整NCTRL2和PCTRL2。在一实现中，NCTRL2和PCTRL2可以是彼此的逻辑逆，即，当P2断开时，N2可连通，而当P2连通时N2断开。然而，注意，本公开的技术可以容易地应用于其他类型的控制方案，其中，例如，在某些状态中，NCTRL2和PCTRL2可被配置成将N2和P2两者同时关闭。本文公开的技术的此类替换应用被构想成在本公开的范围内。
将领会，一般而言，降压时钟信号CLK1和升压时钟信号CLK2的要求将不同。例如，升压转换器120的输出电压Vboost_out取决于CLK2的开关频率，而降压转换器110的输出电压Vbuck_out取决于CLK1的开关频率，而Vbuck_out和Vboost_out一般而言将彼此不同。尽管如此，将期望共享降压转换器110和升压转换器120的时钟信号，或者以其他方式使CLK2与CLK1同步，以避免在系统100中生成多个独立时钟信号的需要。
此外，为了升压转换器120的正确操作，将期望将NCTRL2、PCTRL2的开关频率设置为在最优频率范围内，例如，在最小频率Fmin和最大频率Fmax之间。具体而言，假定升压转换器120的开关的最小(非零)连通时间，则将开关频率配置成低于Fmin将不期望地导致升压不足。另一方面，将开关频率配置成高于Fmax将不期望地导致升压过量或者启动时的电流失控问题，其中，例如电感器被如此频繁地充电而使得电感器电流增加并最终超出预定电流限制。
进一步注意，升压转换器120的Fmax可取决于多个因素，包括例如由“升压电压”所定义的期望电压提升Vbst＝(Vboost_out-Vbatt)，其表示升压转换器120的输出电压Vboost_out和电池电压Vbatt之间的电压差(如果存在)。例如，当Vbst相对较大时，Fmax通常将被设置到较高的值，因为可能需要更快的时钟来获得更好的电流递送能力。另一方面，当Vbst相对较小时，可能需要更小的工作周期，并且因此Fmax应当相应地被设置在更低的值以支持更小的工作周期。
本公开的技术提供了生成升压转换器的升压时钟，该升压时钟与降压时钟信号同步，其中该升压时钟被进一步提供有在适于升压转换器的操作的范围内的频率。
图2解说了本公开的示例性实施例200，其中升压转换器220包括用于从降压时钟CLK1直接生成升压转换器的所需控制信号而无需访问独立生成的升压时钟的元件。注意，为便于解说，从图2中省略了图1中示出的降压转换器110的内部操作细节。还注意到，除非另外注明，否则图1和2中的类似标记的元件可与具有类似功能性的元件相对应。
在图2中，升压转换器220包括接收降压时钟信号CLK1的升压控制块222。升压控制块222包括最小频率限制块224，该最小频率限制块处理CLK1以生成具有受限的最小频率Fmin的经修改的时钟信号CLK1’。CLK1’耦合至升压控制块222的控制逻辑块226。块226包括用于得出分别用于控制N2和P2的输出电压Non和Pon的控制逻辑。在一示例性实施例中，Non可发信号通知N2何时应当被打开(例如，当Non为高时N2应当导电)，并可被直接耦合至NCTRL2。类似地，Pon可发信号通知P2何时应当被打开(例如，当Pon为高时P2应当导电)，并可被直接耦合至PCTRL2。在一示例性实施例中，Non和Pon可以是彼此的逻辑逆，然而将领会，本文描述的技术不需要限于其中Pon以此方式直接由Non确定的示例性实施例。
图3解说了可通过最小频率限制块224实现的方法300的示例性实施例，其中采用脉冲插入作为用于最小频率限制的技术。注意，方法300仅出于解说目的来示出，而并不意图将本公开的范围限制于用于最小频率限制的任何特定技术。替换示例性实施例可采用本领域中已知的用于最小频率限制的其他技术，例如，如果确定其初始频率小于最小阈值Fmin，则本领域已知的频率倍增技术可被应用以增加CLK1的频率。此类替换示例性实施例被构想为落在本公开的范围之内。
在图3中，在框310，接收时钟信号CLK1。
在框320，评估CLK1的频率是否小于最小预定频率Fmin。如果为是，则该方法前进至框330。否则，该方法前进至框335。例如，在一示例性实施例中，通过检测在时间区间1/Fmin上是否在CLK1中存在至少一个脉冲，或者等效地，在时间区间N/Fmin上是否在CLK1中存在至少N个脉冲，来执行框320处的操作。如果为否，则确定CLK1小于Fmin。
在框330，将脉冲插入CLK1以生成CLK1’。在一示例性实施例中，在与Fmin对应的目标频率处周期性地插入该脉冲，以使得CLK1’的频率不小于Fmin。在一示例性实施例中，所插入脉冲的脉冲宽度可以预先确定，例如，对于1MHz的Fmin，脉冲宽度可以是400纳秒(ns)。将领会，在框330处在CLK1中插入高脉冲(例如，“1”脉冲)还是低脉冲(例如，“0”脉冲)可由CLK1的特性决定，例如，CLK1的周期的大部分是低(在这种情况下可插入高脉冲)还是高(在这种情况下可插入低脉冲)。
替换地，在框335，如果CLK1的频率已经大于Fmin，则不需要向CLK1应用处理，且CLK1’可被直接设置为CLK1。
在完成框330或335之后，该方法返回到框310以接收下一CLK1脉冲。
图4解说了用于根据图3中描述的时钟插入方法300的CLK1和CLK’的示例性信令波形。注意，图4仅是为解说目的而示出的，而不旨在将本公开的范围限定于所示的任何特定信令波形。
在图4中，CLK1被视为包括时间段T1，在该时间段期间不发生转换。在T1期间，CLK1的所确定的频率小于Fmin。在检测到CLK1的频率小于Fmin之际，被标记为“插入脉冲”的“低”或即“0”脉冲被插入到CLK1中以生成CLK1’。将领会，“插入脉冲”在CLK1’中的存在将CLK1’的频率增加到至少Fmin，由此确保CLK1’落入由Fmin和Fmax定义的最优范围内。在一示例性实施例中，最小频率限制块224可包括用于例如当在CLK1中有静态高电平时插入“0”脉冲或者当在CLK中有静态低电平时插入“1”脉冲的逻辑(未示出)。
在一示例性实施例中，CLK1的频率可小于最小频率Fmin，例如，Fmin＝1MHz。在此情况下，插入框310可将1MHz时钟脉冲插入CLK1以生成具有不小于1MHz的最小频率的CLK1’。在一示例性实施例中，插入脉冲可具有不大于最小历时，例如400ns的长度。
返回到图2，控制逻辑块226进一步包括用于限制输出电压Non和Pon的最大频率的最大频率限制块228。具体而言，块228可将CLK1’的频率限制成不大于被认为对于支持升压转换器输出电压Vboost_out而言为最优的最大频率Fmax。将领会，最大频率限制块228一般可实现本领域中已知的用于频率减小的任何技术，即，如下文参考图5进一步描述的，或本领域已知的替换技术，诸如通过计数器来分频等等。
在某些示例性实施例中，最大频率限制块228可基于升压转换器120的目标输出电压来动态地调整最大频率Fmax的值。具体而言，Fmax可如下所述地与升压电压Vbst＝(Vboost_out–Vbatt)相关(式1)：
Fmax＝1/Δt＝Vbst/T；
其中Δt被定义为Fmax的倒数，且T是被选择以容适升压设计的特定参数的比例常数。在一示例性实施例中，T可被选择成例如与电感器值成比例。具体而言，在一示例性实施例中，来自L2的电感器放电电流ΔI的预定值可在每个周期上可由设计者选择。相应地，根据通用关系ΔI＝Vbst·Δt/L2，T随后可被设置为T＝ΔI·L2。注意，在替换示例性实施例中，其他术语可被包括在式1中，例如附加乘法或加法常数等，且此类替换示例性实施例被构想为在本公开的范围内。
图5解说了可由图2的控制逻辑块226实现的方法500的示例性实施例，其包括最大频率限制块228。注意，方法500仅是为解说目的而示出的，而不意图将本公开的范围限定于所示的最大频率限制的任何特定实现。例如，将时钟信号的频率设置为不超过频率Fmax(无论Fmax是否是根据式1来设置的)可以由本领域技术人员使用本文未明确描述的其他技术来实现。此类替换示例性实施例被构想为落在本公开的范围之内。
在图5中，在框510，例如从最小频率限制框510接收CLK1’。
在框520，在CLK1’中检测到脉冲。
在框530，响应于在CLK1’中检测到脉冲，在Non中生成脉冲。在一示例性实施例中，Non脉冲的宽度可根据本领域已知的逻辑操作来控制(在各图中未示出)。例如，如同上文描述的，可应用反馈机制来通过调整Non(以及Pon)的脉冲宽度来控制Vboost_out和期望的目标输出电压之间的差异。
在框535，在Non中生成脉冲之后，确定CLK1’的频率是否大于Fmax。如果为否，则该方法返回至框520以等待下一CLK1’脉冲。如果为是，则该方法可行进至框540。
在框540，可对于时间段Δt迫使Non为低(即，可迫使N2为断开)。在一示例性实施例中，Δt可以按照需要被设置以将Non的最大频率限制为不超过Fmax，Fmax与Δt可有如下关系：Δt＝1/Fmax。在其中根据式1选择Fmax的示例性实施例中，Δt可被设置成等于T/Vbst。注意，在此情况下，在每个循环上来自L2的电感器放电电流ΔI可相应地被计算为ΔI＝Vbst·Δt/L2＝T/L2。
在框540之后，在Δt已经流逝之后，方法500返回至框520以等待CLK1’中的下一脉冲的检测。
注意，在替换示例性实施例(图5中未示出)中，在框535确定CLK1’频率是否大于Fmax可以在该方法处理期间的其他时间执行。例如，频率确定可替换地在框520和530之间执行。此类替换示例性实施例被构想为落在本公开的范围之内。
图6解说了根据方法500生成的CLK’和Non的示例性信令波形。注意，图6仅是为解说目的而示出的，而不旨在将本公开的范围限定于所示的任何特定信令波形。
在图6中，提供CLK1’信号。信号Non与CLK1’的上升沿同步。在检测到CLK1’中的第一脉冲(在图8中被标记为脉冲#1)之际，例如，根据方法500的框530生成Non中的相应脉冲。如上文早先指出的，Non的脉冲历时可取决于被实现以将升压转换器输出电压驱动至期望目标值的升压转换器控制逻辑。在Non的下降沿，Force_Noff被断言为高。触发用于测量历时Δt的定时器，在该历时期间Force_Noff信号保持为高。在一示例性实施例中，Force_Noff是当Force_Noff为高时使输出Non“空白”或者将其设为0的信号。
在示例性实施例中，当迫使N2断开时可将P2开启。根据方法500的框540的操作，仅在Δt期满之后可再次启用升压转换器开关。将领会，根据这些操作，Non的最大开关频率有效地被限制于Fmax<1/Δt。
图7解说根据本公开的控制逻辑块226的示例性实施例226.1。注意到，示例性实施例226.1仅是为解说目的而示出的，而不意图将本公开的范围限制于控制逻辑块226的任何特定示例性实施例。将领会，尽管逻辑块710在图7中被示出为用于生成Non，相应的逻辑块(未示出)可容易地被设计成根据本公开来生成Pon，并在控制逻辑块226中提供。构想了这样的示例性实施例是落在本公开的范围之内的。
在图7中，提供Non逻辑块710。在一示例性实施例中，根据本领域中已知的原理，Non逻辑块710可调制例如Non的脉冲宽度以将Vboost_out驱动至期望目标电压。块710接受输入时钟信号CLK1’和由最大频率限制块701生成的Force_Noff信号701a。注意，块701仅出于解说目的来示出，而并不旨在将本公开的范围限制于所示最大频率限制块的任何特定示例性实施例。
块701包括反相器730，该反相器的输出Non’被耦合至D-Q触发器720的CLK输入。当触发器720的D输入被设置为1时，Q输出相应地在Non’的上升沿从0转换为1。触发器720的Q输出被耦合至动态延迟块740，并且还耦合至“与”门760的输入。动态延迟块740在其输入和输出之间引入延迟Δt，其中Δt可以如参考图5的框540所描述的那样来选择。具体而言，在一示例性实施例中，Δt可被选择为T/Vbst以根据式1来设置Fmax，如上文早先描述的。块740的输出被反相器750反相，并进一步被耦合至与门760的另一输入。而且，反相器750的输出也被耦合至D-Q触发器720的反向重置(RN)输入，以在RN转换为低时将触发器的Q输出重置为0。与门760的输出对应于Force_Noff信号，并且被提供回Non逻辑块710。
控制块226.1的操作可被描述如下。当Non为1时，触发器720的Q输出为0，且反相器750的输出750a相应地为1。Force_Noff也为0。当Non从1转换到0时，Q从0转换到1，而Force_Noff也转换到1。当Force_Noff为1(或高)时，Non相应地被Non逻辑块710迫使为0。
在动态延迟块740所引入的延迟Δt之后，反相器750的输出750a转换为0，这导致Force_Noff从1转换为0。注意，Q通过750a转换到0而被重置为0。当Force_Noff为0时，根据方法500的框520和530，Non逻辑块710可将CLK1’中的下一脉冲传递通过以生成Non中的新脉冲。
根据上文描述的操作的原理，Non逻辑块710可被理解为在Force_Noff为高的时间期间使其输出Non空白，由此限制Non的频率以减小晶体管开关N2、P2的开关频率。以此方式，可限制Fmax。在其中根据等式1选择Δt的一示例性实施例中，可进一步取决于升压电压Vbst来限制Fmax。
注意，尽管描述了本公开的某些示例性实施例，其中根据式1选择Fmax，但是将领会，本文描述的技术一般可应用于实现对于Fmax的任何值的最大频率限制。例如，在替换示例性实施例中，上文参考图5描述的方法500可容易地被修改以适应Fmax的任何值，例如，除了等式1指定之外的值。此类替换示例性实施例被构想为落在本公开的范围之内。
图8解说用于限制升压时钟的最小频率和最大频率的方案的替换示例性实施例，其中频率限制块串联耦合。在图8中，降压时钟信号CLK1被提供至最小频率限制块224。在一示例性实施例中，块224可如上文参考例如图3和4描述地那样实现。块224的输出，或即CLK1’，被提供至最大频率限制块228.1。块228.1可用于将其输入的最大频率限制为不超过某个预定值Fmax。例如，在一示例性实施例中，块228.1可在历时Δt上“吞除”CLK1’中的时钟脉冲，例如，在Δt的历时上不将CLK1’中的脉冲传递至块228.1的输出，以生成具有小于Fmax的频率的输出信号CLK2*。CLK2*随后被提供至控制逻辑块226中的其余部分，该控制逻辑块226可以在以CLK2*的频率切换电压时例如调制Non和Pon的脉冲宽度。
注意，脉冲吞除在本文中仅是出于解说目的而描述的，而不旨在将本公开的范围限制于专门采用脉冲吞除的最大频率限制技术。在替换示例性实施例中，可利用其他用于限制最大频率的技术，例如，分频或本领域已知的其他技术。此类替换示例性实施例被构想为落在本公开的范围之内。
注意，尽管块224和228.1在图8中被示出为彼此串联耦合，但是在替换示例性实施例中，各个块可取而代之并联耦合。图9解说用于限制降压时钟的最小频率和最大频率的方案的替换示例性实施例，其中频率限制块并联耦合。
在图9中，CLK1被耦合至频率确定块1101。块1101可基于CLK1的频率来确定要应用于CLK1的频率处理。具体而言，如果CLK1的频率小于Fmin，则块1101可使用信号1101b来启用最小频率限制块1110来处理CLK1以限制其最小频率。如果CLK1的频率大于Fmax，则块1101可使用信号1101c来启用最大频率限制块1120来限制其最大频率。否则，块1110和1120两者可被禁用，而CLK1可按照旁路模式被直接提供至输出CLK2*。将领会，替换示例性实施例(例如，纳入了本领域中已知的并联或串联耦合的频率限制/调制元件)被构想为在本公开的范围内。
将领会，图2的示例性实施例200有利地组合控制逻辑和最大频率限制，其中该频率限制由Non下降沿触发，该Non下降沿进而由脉冲宽度控制逻辑来确定。另一方面，图8和9的示例性实施例单纯地执行频率限制功能，并且由此将仅提供与第一开关转换器时钟(例如，降压转换器时钟)的上升沿同步的第二开关转换器时钟沿(例如，升压转换器时钟沿)的生成。以此方式，通过图8和图9生成的时钟对于所生成的时钟信号的必要脉冲宽度(例如，Non的脉冲宽度)而言将不是确定性的。尽管如此，本领域的普通技术人员将理解，图8和9的技术还可被用来生成系统的多个开关转换器的同步时钟，且此类替换示例性实施例被构想为在本公开的范围内。
图10解说根据本公开的一方法1000的示例性实施例。注意，方法1000仅出于解说目的来示出，而并不旨在将本公开的范围限定于所示出的方法1000的任何特定示例性实施例。
在图10中，在框1010，使用包括耦合至电感器的第一开关的开关模式电源来生成目标输出电压。
在框1020，从降压时钟信号生成控制信号以选择性地闭合或断开第一开关。
在框1030，控制信号的开关频率限制于由最小频率和最大频率定义的范围。
图11解说在包络跟踪(ET)系统1100中的本公开的技术的示例性实施例。注意，图11仅是为解说目的而示出的，并且并不旨在将本公开的范围限制于仅ET系统。例如，本文描述的技术可容易地被应用于非ET系统，例如，其中采用降压转换器连同升压转换器来提供一个或多个任意负载。此类替换示例性实施例被构想为落在本公开的范围之内。
在图11中，功率放大器(PA)1130接收输入电压IN并生成经放大的输出电压OUT。电压Vamp被提供给PA 1130作为PA电源电压。Vamp至少部分地由放大器1140生成，放大器1140可以是线性放大器。放大器1140可放大跟踪PA输出电压OUT的包络的电压Env，从而将系统1100表示为“包络跟踪”系统。Vamp可被维持在足以确保PA 1130的线性操作的电平，即，以提供具有足够“净空”的PA输出级，同时尽管如此仍最小化DC功耗。
放大器1140由升压转换器220所生成的电压VDD_Amp来供电。注意，升压转换器220可纳入升压控制块222，为便于解说，从图11中省略了升压控制块的细节。升压转换器220可生成处在“经升压”电平的VDD_Amp，该经升压电平在必要时可高于升压转换器220的供电电压Vbatt。在一实现中，Vbatt可从ET系统1100的电池105得出。将领会，由升压控制器120生成的VDD_Amp的电平通常将取决于NCTRL2、PCTRL2的频率和脉冲历时，并且由此CLK2的频率应当被恰适选择以确保升压控制器120的期望操作。
图11中进一步示出了降压转换器110，其生成耦合至PA 1130的供电电压Vamp的降压输出。在某些实现中，降压转换器110可使Vbatt阶梯下降至低于Vbatt的电平Vamp。将领会，当Vamp低于Vbatt时降压转换器110可以向PA 130提供例如电源的低频内容，而放大器1140可以向PA 1130提供从例如PA 1130输出电压的包络的波动中产生的、电源的较高频率内容。
注意，尽管上文已经描述了某些示例性实施例，其中从降压时钟生成升压时钟，然而将领会，本公开的技术可一般性地应用于生成与同一系统中的另一开关转换器的时钟信号同步的开关转换器的时钟信号。例如，在替换示例性实施例(未示出)中，使用类似于上文描述的那些技术，升压时钟可类似地被用来生成降压转换器的降压时钟。此类替换示例性实施例被构想为落在本公开的范围之内。
在本说明书中并且在权利要求书中，将理解，当一元件被称为“连接至”或“耦合至”另一元件时，该元件可以直接连接或耦合至该另一元件或者可存在居间元件。相反，当一元件被称为“直接连接至”或“直接耦合至”另一元件时，不存在居间元件。此外，当一元件被称为“电耦合”到另一元件时，其指示在此类元件之间存在低电阻路径，而当一元件被称为仅是“耦合”至另一元件时，在此类元件之间可能有也可能没有低电阻路径。
本领域技术人员应理解，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
本领域技术人员将可进一步领会，结合本文中公开的示例性方面描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的示例性方面的范围。
结合本文中公开的示例性方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其他此类配置。
结合本文中所公开的示例性方面所描述的方法或算法的步骤可以直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中实施。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦式可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的存储介质中。示例性存储介质被耦合到处理器以使得该处理器能从/向该存储介质读和写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性方面，所描述的功能可在硬件、软件、固件或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储、磁盘存储或其它磁存储设备、或能被用来携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其它介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其它远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
提供了以上对所公开的示例性方面的描述是为了使得本领域任何技术人员皆能够制作或使用本发明。对这些示例性方面的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的普适原理可被应用于其他示例性方面而不会脱离本发明的精神或范围。由此，本公开并非旨在被限定于本文中示出的示例性方面，而是应被授予与本文中公开的原理和新颖性特征一致的最广义的范围。

Claims (20)

1.一种用于生成升压转换器的时钟信号的装置，包括：
降压转换器，其被配置成在第一输出节点处生成第一输出电压；
升压转换器，其包括被配置成在第二输出节点处生成第二输出电压的开关模式电源，所述电源包括：
耦合至电感器的第一开关，所述第一开关能被配置成选择性地关闭或打开；以及
控制块，其被配置成从在所述降压转换器中使用的降压时钟信号生成控制信号，以将所述第一开关配置成被选择性地关闭或打开，
所述控制块包括：被配置成响应于所述降压时钟信号的频率小于最小频率而将所述降压时钟信号的所述频率设置成所述最小频率的第一限制电路，以及被配置成响应于所述降压时钟信号的所述频率大于最大频率而将所述降压时钟信号的所述频率设置成所述最大频率的第二限制电路，所述控制信号的频率在所述最小频率与所述最大频率之间。
2.如权利要求1所述的装置，其特征在于，所述第一开关包括NMOS晶体管，其中选择性地关闭或打开所述开关对应于经由所述NMOS晶体管将所述电感器耦合到接地或从接地解耦。
3.如权利要求1所述的装置，其特征在于，所述最大频率被配置成当所述第二输出电压增大时增大。
4.如权利要求3所述的装置，其特征在于，所述电源耦合至电池电压，其中升压电压被定义为所述升压转换器的所述第二输出电压和所述电池电压之差，且其中所述最大频率与所述升压电压直接成正比。
5.如权利要求1所述的装置，其特征在于，所述控制块包括脉冲插入块，所述脉冲插入块被配置成在所述降压时钟信号中插入脉冲以生成所述控制信号。
6.如权利要求2所述的装置，其特征在于，所述电源进一步包括耦合至所述电感器的第二开关，所述第二开关包括PMOS晶体管，所述PMOS晶体管被配置成将所述电感器选择性地耦合至所述第二输出节点或从所述第二输出节点解耦。
7.如权利要求6所述的装置，其特征在于，所述控制信号被耦合至所述NMOS晶体管以使所述NMOS晶体管导通或截止，所述控制块被进一步配置成生成从耦合至所述PMOS晶体管的所述控制信号得出的第二控制信号，以用于使所述PMOS晶体管导通或截止。
8.如权利要求7所述的装置，其特征在于，所述控制块被配置成当所述NMOS晶体管截止时使所述PMOS晶体管导通，以及当所述NMOS晶体管导通时使所述PMOS晶体管截止。
9.如权利要求2所述的装置，其特征在于，所述控制块包括Force_Noff生成电路，所述Force_Noff生成电路被配置成在预定时间段期间迫使所述NMOS晶体管截止。
10.如权利要求9所述的装置，其特征在于，所述Force_Noff生成电路包括：
被配置成接受所述降压时钟信号的逻辑块，所述逻辑块生成与所述控制信号相对应的输出；
耦合至所述逻辑块的所述输出的取反缓冲器；
包括耦合至所述取反缓冲器的所述输出的时钟输入的D-Q触发器，所述触发器的D输入耦合至1输入；
耦合至所述触发器的Q输出的动态延迟块；以及
与门，所述与门包括耦合至所述触发器的所述Q输出的第一输入以及耦合至所述动态延迟块的输出的逆的第二输入，所述与门的输出耦合至所述逻辑块。
11.一种用于生成升压转换器的时钟信号的方法，包括：
使用降压转换器来生成第一输出电压；
使用升压转换器来生成第二输出电压，所述升压转换器具有包括耦合至电感器的第一开关的开关模式电源；
从被生成至所述降压转换器的降压时钟信号生成控制信号，以选择性地关闭或打开所述第一开关；
在所述降压时钟信号的开关频率小于最小频率时，使用第一限制电路将所述降压时钟信号的所述开关频率设置成所述最小频率；以及
在所述降压时钟信号的所述开关频率大于最大频率时，使用第二限制电路将所述降压时钟信号的所述开关频率设置成所述最大频率，所述控制信号的频率在所述最小频率与所述最大频率之间。
12.如权利要求11所述的方法，其特征在于，进一步包括：
响应于所述第二输出电压被增大而增大所述最大频率。
13.如权利要求12所述的方法，其特征在于，升压电压被定义为所述升压转换器的所述第二输出电压和耦合至所述开关模式电源的电池电压之差，且其中所述最大频率与所述升压电压直接成正比。
14.如权利要求11所述的方法，其特征在于，进一步包括将脉冲插入到所述降压时钟信号中以生成所述控制信号。
15.如权利要求11所述的方法，其特征在于，进一步包括吞除所述降压时钟信号中的脉冲以生成所述控制信号。
16.一种用于生成升压转换器的时钟信号的设备，包括：
用于使用降压转换器来生成第一输出电压的装置；
用于使用升压转换器来生成第二输出电压的装置，所述升压转换器具有包括耦合至电感器的第一开关的开关模式电源；
用于从被提供给所述降压转换器的降压时钟信号生成控制信号，以选择性地关闭或打开所述第一开关的装置；
用于在所述降压时钟信号的开关频率小于最小频率时，将所述降压时钟信号的所述开关频率设置成所述最小频率的装置；以及
用于在所述降压时钟信号的所述开关频率大于最大频率时，将所述降压时钟信号的所述开关频率设置成所述最大频率的装置，所述控制信号的频率在所述最小频率与所述最大频率之间。
17.如权利要求16所述的设备，其特征在于，进一步包括：
用于响应于所述第二输出电压被增大而增大所述最大频率的装置。
18.如权利要求17所述的设备，其特征在于，升压电压被定义为所述升压转换器的所述第二输出电压和耦合至所述开关模式电源的电池电压之差，且其中所述最大频率与所述升压电压直接成正比。
19.如权利要求16所述的设备，其特征在于，进一步包括将脉冲插入到所述降压时钟信号中以生成所述控制信号。
20.如权利要求16所述的设备，其特征在于，进一步包括吞除所述降压时钟信号中的脉冲以生成所述控制信号。
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