KR20150104598A

KR20150104598A - 부스트 컨버터 클록들에 대한 프로그래머블 주파수 범위

Info

Publication number: KR20150104598A
Application number: KR1020157021132A
Authority: KR
Inventors: 송 에스. 시; 펭페이 리; 레나르트 칼-악셀 마테; 윤페이 시
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-01-11
Filing date: 2014-01-10
Publication date: 2015-09-15
Also published as: US20140197814A1; CN104904116B; JP6046270B2; US9372492B2; EP2944023B1; EP3985854A1; EP3985854B1; JP2016506231A; EP2944023A1; CN104904116A; WO2014110457A1; KR101651499B1

Abstract

벅 컨버터 클록 신호로부터 부스트 컨버터에 대한 부스트 클록 신호를 생성하기 위한 기법들이 개시되며, 여기서 부스트 클록 신호는 제한된 주파수 범위를 갖는다. 일 양상에서, 부스트 클록 신호는 Vbst/T에 의해 결정된 최대 주파수를 갖고, 여기서 Vbst는 타겟 출력 전압과 배터리 전압 사이의 차이를 나타내며, T는 미리결정된 사이클 지속기간을 나타낸다. 부스트 컨버터는, 부스트 클록 신호의 최소 주파수를 제한하기 위한 펄스 삽입 블록, 및 부스트 클록 신호의 최대 주파수를 제한하기 위한 동적 블랭킹/딜레이 블록을 포함할 수 있다. 블록들을 제한하는 최소 주파수 및 블록들을 제한하는 최대 주파수를 일반적으로 구현하기 위한 추가적인 기법들이 개시된다.

Description

부스트 컨버터 클록들에 대한 프로그래머블 주파수 범위{PROGRAMMABLE FREQUENCY RANGE FOR BOOST CONVERTER CLOCKS}

[0001] 본 개시는 부스트 컨버터에 대해 클록 신호의 주파수를 프로그래밍하기 위한 기법들에 관한 것이다.

[0002] 부스트 컨버터들은 일 레벨로부터(예를 들어, 배터리 소스로부터) 상위 레벨로 전압을 부스트하기 위해 전기 디바이스들 내에서 통상적으로 이용된다. 반대로, 벅(buck) 컨버터들은 전압을 일 레벨로부터 하위 레벨로 스텝 다운하는데 이용된다. 특정 유형들의 애플리케이션들에서, 예를 들어, 라디오-주파수(RF) 전력 증폭기(PA)를 효율적으로 공급하기 위한 인벨롭 추적(ET; envelop tracking) 시스템에서는, 부스트 및 벅 컨버터들이 함께 제공되어 전원을 PA에 공급할 수 있다. 특히, 부스트 컨버터는 PA의 포지티브 레일이 배터리 전력을 초과하여 상승하게 하기 위해 필요시에 부스팅된 전압을 제공할 수 있는 한편, 벅 컨버터는 배터리 전압 미만의 PA 공급 전압의 저주파수 컴포넌트를 제공할 수 있다.

[0003] 부스트 및 벅 컨버터들 모두, 부스트 및 벅 클록 신호들 각각에 의해 구동되는 복수의 스위치들을 통상적으로 포함한다. 예를 들어, 부스트 클록 신호는 출력 전압을 타겟 부스트 전압으로 설정하기 위해 부스트 컨버터의 스위치들을 제어할 수 있다. 유사하게, 벅 클록 신호는 출력 전압을 타겟 벅(스텝-다운) 전압으로 설정하기 위해 벅 컨버터의 스위치들을 제어할 수 있다. 일반적으로, 벅 클록 신호 및 부스트 클록 신호는 서로 독립적인 요구사항들을 갖는다. 예를 들어, 부스트 클록 신호의 주파수는, 일반적으로 타겟 벅 전압에 대해 독립적인 부분적으로 타겟 부스트 전압의 함수인 미리결정된 주파수 범위로 제한되어야 한다. 그럼에도 불구하고, 단일 시스템 내에 다수의 독립적인 클록들을 생성해야 할 필요성을 회피하기 위해 부스트 클록을 벅 클록으로 동기화하는 것이 바람직할 수 있다.

[0004] 따라서, 벅 클록 신호와 동기인 부스트 클록 신호를 생성하기 위한 기법들을 제공하는 것이 바람직하며, 이는 또한 부스트 클록 주파수가 특정 타겟 부스트 전압에 최적화된 미리결정된 주파수 범위 내에 있는 것을 보장한다.

[0005] 도 1은 본 개시에 따라 벅 컨버터 및 부스트 컨버터를 포함하는 시스템의 일 구현을 예시한다.
[0006] 도 2는, 본 개시의 예시적인 실시예를 예시하며, 이 실시예에서 부스트 컨버터는, 독립적으로 생성된 부스트 클록에 액세스할 필요 없이, 요구된 출력 신호들을 벅 클록 CLK1으로부터 직접 생성하기 위한 엘리먼트들을 포함한다.
[0007] 도 3은, 최소 주파수 제한 블록에 의해 구현될 수 있는 방법의 예시적인 실시예를 예시하며, 여기서 최소 주파수 제한을 위한 기법으로서 펄스 삽입이 채용된다.
[0008] 도 4는 도 3에 설명된 클록 삽입 방법에 따라 CLK1 및 CLK1'에 대한 예시적인 시그널링 파형들을 예시한다.
[0009] 도 5는 최대 주파수 제한 블록을 포함하는 도 2의 제어 로직 블록에 의해 구현될 수 있는 방법의 예시적인 실시예를 예시한다.
[0010] 도 6은 도 5의 방법에 따라 생성된 CLK1' 및 Non에 대한 예시적인 시그널링 파형들을 예시한다.
[0011] 도 7은 본 개시에 따른 제어 로직 블록의 예시적인 실시예를 예시한다.
[0012] 도 8은 부스트 클록의 최소 주파수 및 최대 주파수를 제한하기 위한 방식의 대안적인 예시적 실시예를 예시하며, 여기서 주파수 제한 블록들은 직렬로 커플링된다.
[0013] 도 9는 부스트 클록의 최소 주파수 및 최대 주파수를 제한하기 위한 방식의 대안적인 예시적 실시예를 예시하며, 여기서 주파수 제한 블록들은 병렬로 커플링된다.
[0014] 도 10은 본 개시에 따른 방법의 예시적인 실시예를 예시한다.
[0015] 도 11은 인벨롭 추적(ET) 시스템 내에서의 본 개시의 기법들의 예시적인 실시예를 예시한다.

[0016] 본 개시물의 다양한 양상들이 첨부된 도면들을 참조하여 이하 더욱 완전하게 설명된다. 그러나, 본 개시물은, 수많은 상이한 형태들로 구현될 수 있고, 본 개시물 전반에 걸쳐 제시된 임의의 특정 구조 또는 기능으로 제한되는 것으로 해석되지 않아야 한다. 오히려, 이러한 양상들은, 본 개시물이 철저하고 완벽하게 되고 그리고 당업자들에게 본 개시물의 범위를 완전하게 전달하게 되도록 제공된다. 본 교시들에 기초하여, 본 개시물의 임의의 다른 양상과는 독립적으로 구현되든지 또는 임의의 다른 양상과 조합하여 구현되든지 간에, 본 개시물의 범위가 본원에 개시된 본 개시물의 임의의 양상을 커버하도록 의도된다는 점이 당업자는 인식되어야 한다. 예를 들어, 본원에 설명된 임의의 수의 양상들을 이용하여 장치가 구현될 수 있거나 또는 방법이 실행될 수 있다. 이에 더해, 본 개시물의 범위는, 본원에 설명된 본 개시물의 다양한 양상들에 더해 또는 그 이외에 다른 구조, 기능, 또는 구조 및 기능을 이용하여 실행되는 이러한 장치 또는 방법을 커버하도록 의도된다. 본원에 개시된 본 개시물의 임의의 양상들이 청구항의 하나 또는 그 초과의 엘리먼트들에 의해 구현될 수 있다는 점이 이해되어야 한다.

[0017] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은, 본 발명의 예시적인 양상들의 설명으로서 의도되고, 본 발명이 실행될 수 있는 유일한 예시적인 양상들을 표현하는 것으로 의도되지 않는다. 본 상세한 설명 전반에 걸쳐 이용되는 용어 "예시적인"은, "예, 예시, 또는 예증으로서 기능하는"을 의미하고, 반드시 다른 예시적인 양상들에 비해 바람직하거나 또는 유리한 것으로 해석되는 것은 아니다. 상세화된 설명은, 본 발명의 예시적인 양상들의 전반적인 이해를 제공하는 목적을 위해 구체적인 세부사항들을 포함한다. 본 발명의 예시적인 양상들이 이러한 특정 세부사항들 없이 실행될 수 있다는 점이 당업자들에게는 명백할 것이다. 일부 경우들에서, 본원에 제시된 예시적인 양상들의 신규성을 모호하게 하는 것을 회피하기 위해 잘-알려진 구조들 및 디바이스들은 블록도 형태로 도시된다. 본 상세한 설명 및 청구항들에서, 용어들 "모듈" 및 "블록"은 설명된 동작들을 수행하도록 구성된 엔티티를 나타내기 위해 상호교환가능하게 이용될 수 있다.

[0018] 본 상세한 설명 및 청구항들에서, "하이(high)" 또는 "로우(low)"인 것으로의 신호 또는 전압의 명시적인 의미(denotation)는 논리 "하이" 또는 "로우" 상태에 있는 이러한 신호 또는 전압을 지칭할 수 있고, 이는 신호 또는 전압에 대한 "TRUE"(예를 들어, =1) 또는 "FALSE"(예를 들어, =0)에 대응할 수 있는 상태일 수 있다(그러나, 필수적이지는 않다)는 것에 주목한다. 본원에 설명된 것과 실질적으로 동일한 기능을 갖는 회로를 도출하기 위해 본원에 설명된 논리적 규정들을 쉽게 변형할 수 있고, 예를 들어, "로우"를 "하이"로 그리고/또는 "하이"를 "로우"로 대체할 수 있다는 점이 당업자에게 인식될 것이다. 이러한 대안의 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.

[0019] 도 1은 본 개시에 따른 벅 컨버터 및 부스트 컨버터를 포함하는 시스템(100)의 일 구현을 예시한다. 도 1이 오직 예시적인 목적들을 위해서 도시되고 그리고 본 개시의 범위를 오직 나타낸 시스템으로 제한하는 것을 의미하는 것이 아니라는 것에 주목한다. 예를 들어, 벅 컨버터 및 부스트 컨버터는 도 1에 나타난 것으로부터 대안적으로 구현될 수 있는데, 예를 들어, 트랜지스터 스위치들 중 하나 또는 그 초과는 당업계에 알려진 다양한 유형들의 스위치들 또는 균등한 엘리먼트들로 대체될 수 있다. 이러한 대안의 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.

[0020] 도 1은 벅 출력 전압 Vbuck_out을 생성하는 벅 컨버터(110)를 나타낸다. 벅 컨버터(110)는 전압 Vbatt을 Vbatt보다 더 낮은 레벨 Vbuck_out로 스텝 다운하도록 구성된다. 일 구현에서, Vbatt는 시스템(100)의 배터리(105)로부터 도출될 수 있다. 벅 컨버터(110)는 트랜지스터 스위치들(N1, P1)에 커플링된 벅 인덕터 L1를 포함하는 것으로 도시된다. N1, P1은, 벅 제어 블록(112)에 의해 각각 생성된 스위칭 또는 제어 전압들 NCTRL1, PCTRL1에 의해 제어된다. 벅 제어 블록(112)은 벅 클록 신호 CLK1을 수신하고, 이 벅 클록 신호 CLK1으로부터 제어 전압 NCTRL1, PCTRL1이 도출된다.

[0021] 즉, 부스트 컨버터(120)의 공급 전압 Vbatt보다 더 높은 "부스트된(boosted)" 레벨에서 전압 Vboost_out을 생성하는 부스트 컨버터(120)가 도 1에 더 도시된다. 도 1에서, 부스트 컨버터(120)는, 부스트 제어 블록(122)에 의해 각각 생성된 스위칭 또는 제어 전압들(NCTRL2, PCTRL2)에 의해 제어되는 트랜지스터 스위치들 N2, P2에 커플링된 부스트 인덕터 L2를 포함하는 것으로 도시된다. 부스트 제어 블록(122)은 부스트 클록 신호 CLK2를 수신하고, 이 부스트 클록 신호 CLK2로부터 제어 전압들(NCTRL2, PCTRL2)이 도출된다. 부스트 컨트롤러(120)에 의해 생성된 Vboost_out의 레벨이 일반적으로 NCTRL2, PCTRL2의 주파수들 및 펄스 지속기간들에 의존할 수 있다는 점이 인식될 것이다.

[0022] 일 구현에서, 부스트 제어 블록(122)은 CLK2와 동일한 주파수를 갖도록 NCTRL2, PCTRL2을 생성할 수 있는 동시에 NCTRL2 및 PCTRL2의 듀티 사이클들 및/또는 펄스 폭들을 변화시킬 수 있다. 특히, 부스트 제어 블록(122)은 (도 1에 도시되지 않은) 피드백 메커니즘에 따라 NCTRL2 및 PCTRL2의 듀티 사이클들 및/또는 펄스 폭들을 제어할 수 있고, 예를 들어, 여기서 Vboost_out와 원하는 타겟 출력 전압 사이의 차이는 NCTRL2 및 PCTRL2를 조절하는데 이용된다. 일 구현에서, NCTRL2 및 PCTRL2는 서로 논리적으로 역일 수 있고, 즉, N2가 온인 동안 P2는 오프이고, N2가 오프인 동안 P2는 온이다. 그러나, 본 개시의 기법들이 다른 유형들의 제어 방식들에 쉽게 적용될 수 있으며, 여기서, 예를 들어, 특정 상태들에서, NCTRL2 및 PCTRL2가 동시에 N2 및 P2 둘 다를 턴 오프하도록 구성될 수 있다는 점에 주목한다. 본원에 개시된 기법들의 이러한 대안적인 애플리케이션들은 본 개시의 범위 내에 있는 것으로 고려된다.

[0023] 일반적으로, 벅 클록 신호 CLK1 및 부스트 클록 신호 CLK2의 요건들이 상이할 것이라는 점이 인식될 것이다. 예를 들어, 부스트 컨버터(120)의 출력 전압 Vboost_out은 CLK2의 스위칭 주파수에 의존하는 반면, 벅 컨버터(110)의 출력 전압 Vbuck_out은 CLK1의 스위칭 주파수에 의존하며, 또한 Vbuck_out 및 Vboost_out은 일반적으로 서로 상이할 것이다. 그럼에도 불구하고, 시스템(100) 내에서 다수의 독립적인 클록 신호들을 생성할 필요성을 회피하기 위해, 벅 컨버터(110) 및 부스트 컨버터(120)에 대한 클록 신호들을 공유하거나, 또는 그렇지 않으면 CLK2를 CLK1과 동기화하는 것이 바람직할 수 있다.

[0024] 게다가, 부스트 컨버터(120)의 적절한 동작을 위해, NCTRL2, PCTRL2의 스위칭 주파수들을 적절한 주파수 범위 내에, 예를 들어, 최소 주파수 Fmin와 최대 주파수 Fmax 사이에 있도록 설정하는 것이 바람직할 수 있다. 특히, 부스트 컨버터(120)의 스위치들에 대해 최소의 (0이 아닌) 온-타임을 가정하면, 스위칭 주파수를 Fmin보다 더 낮게 되도록 구성하는 것은 바람직하지 않게 언더-부스트를 초래할 것이다. 다른 한편으로, 스위칭 주파수를 Fmax보다 더 높게 되도록 구성하는 것은 시작 시에 오버-부스트 또는 전류 이탈(current runaway) 문제들을 바람직하지 않게 초래할 것이며, 예를 들어, 인덕터는 너무 빈번하게 충전되고 인덕터 전류는 증가하여 결국 미리결정된 전류 제한을 초래한다.

[0025] 부스트 컨버터(120)에 대한 Fmax가, (만약 존재한다면) 부스트 컨버터(120)의 출력 전압 Vboost_out와 배터리 전압 Vbatt 사이의 전압차를 나타내는, "부스트 전압" Vbst = (Vboost_out - Vbatt)로 정의되는, 예를 들어, 바람직한 전압 부스트를 포함하는 복수의 인자들에 의존할 수 있다는 점이 더 주목된다. 예를 들어, Vbst가 비교적 클 때, 더 나은 전류 수송 능력을 위해 더 빠른 클록이 요구될 수 있기 때문에, Fmax는 일반적으로 더 높은 값에서 설정될 수 있다. 반면에, Vbst가 비교적 작을 때, 더 작은 듀티 사이클이 요구되며, 이에 따라 Fmax는 이에 대응하여 더 작은 듀티 사이클을 지원하기 위해 더 낮은 값으로 설정되어야 한다.

[0026] 벅 클록 신호와 동기화되는 부스트 컨버터에 대한 부스트 클록을 생성하기 위한 본 개시물의 기법들이 제공되며, 부스트 클록에는 추가로 부스트 컨버터의 동작에 적합한 범위 내에 있는 주파수가 제공된다.

[0027] 도 2는 본 개시물의 예시적인 실시예(200)를 예시하며, 여기서 부스트 컨버터(220)는, 독립적으로 생성된 부스트 클록에 액세스할 필요 없이, 벅 클록 CLK1으로부터 직접 부스트 컨버터에 대해 요구된 제어 신호들을 생성하기 위한 엘리먼트들을 포함한다. 도 1에 나타낸 벅 컨버터(110)의 내부 동작 세부사항들이 예시의 용이함을 위해 도 2에서 생략되었음에 주목한다. 도 1 및 도 2에서 유사하게 라벨링된 엘리먼트들은, 그렇지 않은 것으로 언급되지 않는 한, 유사한 기능들을 갖는 엘리먼트들에 대응한다는 점에 더 주목한다.

[0028] 도 2에서, 부스트 컨버터(220)는 벅 클록 신호 CLK1를 수신하는 부스트 제어 블록(222)을 포함한다. 부스트 제어 블록(222)은 제한된 최소 주파수 Fmin을 갖는 변형된 클록 신호 CLK1'를 생성하기 위해 CLK1을 프로세싱하는 최소 주파수 제한 블록(224)을 포함한다. CLK1'는 부스트 제어 블록(222)의 제어 로직 블록(226)에 커플링된다. 블록(226)은 N2 및 P2 각각을 제어하기 위한 출력 전압들(Non 및 Pon)을 도출하기 위한 제어 로직을 포함한다. 예시적인 실시예에서, N2가 턴 온되어야 할 때(예를 들어, Non이 하이일 때, N2가 전도하고 있어야 함) Non은 시그널링할 수 있고, 그리고 NCTRL2에 직접 커플링될 수 있다. 유사하게, P2가 턴 온되어야 할 때(예를 들어, Pon이 하이일 때, P2가 전도하고 있어야 함) Pon은 시그널링할 수 있고, 그리고 PCTRL2에 직접 커플링될 수 있다. 예시적인 실시예에서, Non 및 Pon은 서로 논리 역들일 수 있지만, 본원에 개시된 기법들이 예시적인 실시예들에 제한될 필요는 없으며, 여기서 Pon은 이러한 방식으로 Non에 의해 직접 결정된다는 점이 인식될 것이다.

[0029] 도 3은 최소 주파수 제한 블록(224)에 의해 구현될 수 있는 방법(300)의 예시적인 실시예를 예시하고, 여기서 펄스 삽입이 최소 주파수 제한을 위한 기법으로서 사용된다. 방법(300)은, 오직 예시의 목적들을 위해 도시되고, 최소 주파수 제한을 위한 임의의 특정 기법들로 본 개시물의 범위를 제한하는 것을 의미하지 않음을 주목한다. 대안적인 예시적 실시예들은 당업계에 공지된 최소 주파수 제어를 위한 다른 기법들을 사용할 수 있는데, 예를 들어, 당업자에서 공지된 주파수 승산 기법들은, 자신의 초기 주파수가 최소 임계치 Fmin 미만인 것으로 결정된다면, CLK1의 주파수를 증가시키도록 적용될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0030] 도 3에서, 블록(310)에서, 클록 신호 CLK1가 수신된다.

[0031] 블록(320)에서, CLK1의 주파수가 최소의 미리결정된 주파수 Fmin 미만인지 평가된다. 만약 그 미만이면, 방법은 블록(330)으로 진행한다. 그렇지 않으면, 방법은 블록(335)으로 진행한다. 예를 들어, 예시적인 실시예에서, 블록(320)에서의 동작은, 적어도 하나의 펄스가 시간 인터벌 1/Fmin에 걸쳐 CLK1에 존재하는지 여부, 또는 동등하게, 적어도 N개의 펄스들이 시간 인터벌 N/Fmin에 걸쳐 CLK1에 존재하는지 여부를 검출함으로써 수행된다. 만약 존재하지 않는다면, CLK1는 Fmin 미만인 것으로 결정된다.

[0032] 블록(330)에서, 펄스는 CLK1에 삽입되어 CLK1'를 생성된다. 예시적인 실시예에서, 펄스는 Fmin에 대응하는 타겟 주파수에 주기적으로 삽입되며, 이에 따라 CLK1'의 주파수는 Fmin 미만이 아니다(no less than). 예시적인 실시예에서, 삽입된 펄스의 펄스 폭은 미리결정될 수 있는데, 예를 들어, 펄스 폭은 1MHz의 Fmin에 대해 400 나노초(ns)일 수 있다. 블록(330)에서 CLK1에 하이 펄스(예를 들어, "1" 펄스)를 삽입할지 또는 로우 펄스(예를 들어, "0" 펄스)를 삽입할지가 예를 들어, CLK1의 사이클의 대부분은 로우(이 경우, 하이 펄스가 삽입될 수 있음)일지 또는 하이(이 경우, 로우 펄스가 삽입될 수 있음)일지가 CLK1의 특징들에 의해 결정될 수 있음이 인식될 것이다.

[0033] 대안적으로, 블록(335)에서, CLK1의 주파수가 이미 Fmin보다 더 크다면, 어떠한 프로세싱도 CLK1에 적용될 필요가 없으며 그리고 CLK'가 CLK1로서 직접 설정될 수 있다.

[0034] 블록(330 또는 335)의 완료 이후에, 이 방법은 다음 CLK1 펄스를 수신하기 위해 블록(310)으로 리턴한다.

[0035] 도 4는, 도 3에 설명된 클록 삽입 방법(300)에 따른 CLK1 및 CLK1'에 대한 예시적인 시그널링 파형들을 예시한다. 도 4는, 오직 예시적인 목적들로 도시되고, 본 개시물의 범위를 도시된 임의의 특정 시그널링 파형들로 제한시키는 것을 의미하지 않는다는 점에 주목한다.

[0036] 도 4에서, CLK1은, 어떠한 천이(transition)도 발생하지 않는 동안, 시간 기간 T1을 포함하는 것으로 관찰된다. T1 동안, CLK1의 결정된 주파수는 Fmin 미만이다. CLK1의 주파수의 검출이 Fmin 미만일 때, "삽입된 펄스들"로 라벨링된 "로우" 또는 "0" 펄스들은 CLK1로 삽입되어 CLK1'를 생성한다. CLK1' 내의 "삽입된 펄스들"의 존재가 CLK'1의 주파수를 적어도 Fmin까지 증가시켜, 이에 의해 CLK1'가 Fmin 및 Fmax에 의해 정의된 최적의 범위 내에 포함되는 것으로 보장한다는 점이 인식될 것이다. 예시적인 실시예에서, 최소 주파수 제한 블록(224)은, 예를 들어, CLK1 내에 정적 하이 레벨이 존재할 때 "0" 펄스들을 삽입하거나, 또는 CLK1 내에 정적 로우 레벨이 존재할 때 "1" 펄스들을 삽입하기 위한 로직(미도시)을 포함할 수 있다.

[0037] 예시적인 실시예에서, CLK1의 주파수는 최소 주파수 Fmin 미만, 예를 들어, Fmin=1MHz일 수 있다. 이 경우, 삽입 블록(310)은 1MHz 클록 펄스들을 CLK1에 삽입하여 1MHz 미만이 아닌 최소 주파수를 갖는 CLK1'을 생성할 수 있다. 예시적인 실시예에서, 삽입된 펄스들은 최소 지속기간, 예를 들어, 400ns를 초과하지 않는 길이를 가질 수 있다.

[0038] 도 2로 돌아가면, 제어 로직 블록(226)은 출력 전압들(Non 및 Pon)의 최대 주파수를 제한하기 위한 최대 주파수 제한 블록(228)을 더 포함한다. 특히, 블록(228)은 부스트 컨버터 출력 전압 Vboost_out을 지원하기 위해 최적으로 여겨지는 최대 주파수 Fmax를 초과하지 않도록 CLK1'를 제한할 수 있다. 최대 주파수 제한 블록(228)이, 주파수 저감을 위해 당업계에 알려진, 즉, 도 5를 참조하여 이하 본원에서 추가로 설명된 임의의 기법들, 또는 카운터들 등에 의한 주파수 분할과 같이 당업계에 알려진 대안적인 기법들을 일반적으로 이용할 수 있다는 점이 인식될 것이다.

[0039] 특정 예시적인 실시예들에서, 최대 주파수 제한 블록(228)은 부스트 컨버터(120)의 타겟 출력 전압에 기초하여 최대 주파수 Fmax의 값을 동적으로 조절할 수 있다. 특히, Fmax는, 후술하는 바와 같이(방정식 1), 부스트 전압 Vbst=(Vboost_out - Vbatt)과 관련될 수 있다.

Fmax = 1/△t = Vbst/T;

여기서, △t는 Fmax의 역으로서 정의되고, T는 부스트 설계의 특정 파라미터들을 수용하도록 선택된 비례 상수이다. 예시적인 실시예에서, T는, 예를 들어, 인덕터 값에 비례하도록 선택될 수 있다. 특히, 예시적인 실시예에서, L2로부터의 미리결정된 값의 인덕터 방전 전류 △I는 설계자에 의해 선택될 수 있는 각각의 사이클을 초과할 수 있다. 이에 따라, T는 그후, 일반식 △I=Vbst·△t/L2에 따라, T=△I·L2로 설정될 수 있다. 대안적인 예시적인 실시예들에서, 예를 들어, 추가의 승산적 또는 가산적 상수들 등과 같은 다른 항들이 방정식 1에 포함될 수 있으며, 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다는 점에 주목한다.

[0040] 도 5는, 최대 주파수 제한 블록(228)을 포함하는 도 2의 제어 로직 블록(226)에 의해 구현될 수 있는 방법(500)의 예시적인 실시예를 예시한다. 방법(500)은, 오직 예시적인 목적들을 위해 도시되며, 본 개시물의 범위를 도시된 최대 주파수 제한의 임의의 특정 구현으로 제한하는 것을 의미하지는 않는다는 점에 주목한다. 예를 들어, 클록 신호의 주파수를 주파수 Fmax를 초과하지 않도록 설정하는 것(방정식 1에 따라 Fmax가 설정되는지 또는 설정되지 않는지)은, 본원에 명시적으로 설명되지 않은 다른 기법들을 이용하여 당업자에 의해 달성될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0041] 도 5에서, 블록(510)에서, CLK1'는, 예를 들어, 최소 주파수 제한 블록(510)으로부터 수신된다.

[0042] 블록(520)에서, 펄스가 CLK1'에서 검출된다.

[0043] 블록(530)에서, CLK1' 내의 펄스를 검출하는 것에 응답하여, 펄스가 Non에 생성된다. 예시적인 실시예에서, Non 펄스의 폭은 (도면들에 도시되지 않은) 당업계에 공지된 논리 연산들에 따라 제어될 수 있다. 예를 들어, 앞서 본 명세서에 이전에 설명된 바와 같이, 피드백 메커니즘들은, Non(및 Pon)의 펄스 폭을 조절함으로써 Vboost_out과 원하는 타겟 출력 전압 사이의 차이를 제어하도록 적용될 수 있다.

[0044] 블록(535)에서, 펄스가 Non에 생성된 후, CLK1'의 주파수가 Fmax보다 큰지 여부가 결정된다. 만약 크지 않다면, 방법은 다음 CLK1' 펄스를 대기하기 위한 블록(520)으로 리턴할 수 있다. 만약 크다면, 방법은 블록(540)으로 진행할 수 있다.

[0045] 블록(540)에서, Non은 시간 기간 △t 동안 로우가 되도록 강제될 수 있다(즉, N2는 off가 되도록 강제될 수 있다). 예시적인 실시예에서, △t는, △t=1/Fmax로서 △t와 관련될 수 있는 Fmax를 초과하지 않도록 Non의 최대 주파수를 제한하기 위해 필요에 따라 설정될 수 있다. Fmax가 방정식 1에 따라 선택되는 예시적인 실시예에서, △t는 T/Vbst로 동일하게 설정될 수 있다. 이 경우, 각각의 사이클에 걸친 L2로부터의 인덕터 방전 전류 △I는 이에 따라 △I=Vbst·△t/L2=T/L2로서 컴퓨팅될 수 있다는 점을 주목한다.

[0046] 블록(540)에 후속하여, △t가 경과된 후, 방법(500)은 CLK1' 내의 다음 펄스의 검출을 대기하기 위해 블록(520)으로 리턴한다.

[0047] 대안적인 예시적 실시예들(도 5에 도시되지 않음)에서, 블록(535)에서 CLK1' 주파수가 Fmax보다 큰지 여부의 결정은 방법 프로세싱 동안 다른 때에 수행될 수 있다는 점에 주목한다. 예를 들어, 주파수 결정은 대안적으로 블록들(520 및 530) 사이에 수행될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내인 것으로 고려된다.

[0048] 도 6은 방법(500)에 따라 생성된 CLK1' 및 Non에 대한 예시적인 시그널링 파형들을 예시한다. 도 6이, 오직 예시적인 목적들을 위해 도시되고, 본 개시물의 범위를 도시된 임의의 특정 시그널링 파형들로 제한하는 것을 의미하는 것은 아니라는 점에 주목한다.

[0049] 도 6에서, CLK1' 신호가 제공된다. 신호 Non은 CLK1'의 상승 엣지와 동기화된다. CLK1' 내의 제 1 펄스(도 8에는 펄스 #1로 라벨링됨)가 검출될 때, Non 내의 대응 펄스가, 예를 들어, 방법(500)의 블록(530)에 따라 생성된다. 앞서 이전에 언급된 바와 같이, Non의 펄스 지속기간은 부스트 컨버터 출력 전압을 원하는 타겟 값으로 구동시키도록 구현되는 부스트 컨버터 제어 로직에 의존할 수 있다. Non의 하강 엣지 상에서, Force_Noff는 하이로 어서트(assert)된다. 타이머는, Force_Noff 신호가 하이에서 유지되는 동안, 지속기간 △t를 측정하기 위해 트리거된다. 예시적인 실시예에서, Force_Noff는, Force_Noff가 하이인 동안 출력 Non이 "블랭크"인 또는 이를 0으로 설정하는 신호이다.

[0050] 예시적인 실시예에서, N2가 off로 강제되는 동안 P2는 턴 온될 수 있다. 방법(500)의 블록(540)의 동작 마다, 오직 △t가 만료한 후에만 부스트 컨버터 스위칭이 다시 인에이블될 수 있다. 이러한 동작들에 따라, Non의 최대 스위칭 주파수는 Fmax<1/△t로 효율적으로 제한된다는 점이 인식될 것이다.

[0051] 도 7은 본 개시물에 따른 제어 로직 블록(226)의 예시적인 실시예 226.1를 도시한다. 예시적인 실시예 226.1는, 오직 예시적인 목적들을 위해 도시되고, 본 개시물의 범위를 제어 로직 블록(226)의 임의의 특정 예시적인 실시예로 제한하는 것을 의미하지 않는다는 점에 주목한다. Non을 생성하기 위한 로직 블록(710)이 도 7에 도시되지만, 대응 로직 블록(미도시)이 본 개시물의 관점에서 Pon을 생성하도록 용이하게 설계될 수 있고 그리고 제어 로직 블록(226)에 제공될 수 있다는 점이 인식될 것이다. 이러한 예시적인 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0052] 도 7에서, Non 로직 블록(710)이 제공된다. 예시적인 실시예에서, Non 로직 블록(710)은, 당업계에 알려진 원리들에 따라, 예를 들어, Vboost_out을 구동시키기 위한 Non의 펄스 폭을 원하는 타겟 전압으로 변조할 수 있다. 블록(710)은 최대 주파수 제한 블록(701)에 의해 생성된 입력 클록 신호 CLK1' 및 Force_Noff 신호(701a)를 수락한다. 블록(701)이, 오직 예시적인 목적들을 위해 도시되고, 본 개시물의 범위를 도시된 최대 주파수 제한 블록의 임의의 특정 예시적인 실시예로 제한하는 것을 의미하는 것은 아니라는 점에 주목한다.

[0053] 블록(701)은 인버터(730)를 포함하고, 그 인버터(730)의 출력 Non'은 D-Q 플립-플롭(720)의 CLK 입력에 커플링된다. 플립-플롭(720)의 D 입력이 1로 설정되기 때문에, Q 출력은 이에 대응하여 Non'의 상승 엣지 상에서 0에서 1로 천이한다. 플립-플롭(720)의 Q 출력은, 동적 딜레이 블록(740)에 그리고 또한 AND 게이트(760)의 입력에 커플링된다. 동적 딜레이 블록(740)은 자신의 입력과 출력 사이에 △t의 딜레이를 도입하며, 여기서 △t는 도 5의 블록(540)을 참조하여 설명된 바와 같이 선택될 수 있다. 특히, 예시적인 실시예에서, 앞서 이전에 설명된 바와 같이, △t는 방정식 1에 따라 Fmax를 설정하기 위해 T/Vbst로서 선택될 수 있다. 블록(740)의 출력은, 인버터(750)에 의해 인버팅되고, AND 게이트(760)의 다른 입력에 더 커플링된다. 게다가, 인버터(750)의 출력은 또한, D-Q 플립-플롭(720)의 인버스 리셋(RN) 입력에 커플링되어, RN이 로우로 천이할 때, 플립-플롭의 Q 출력을 0으로 리셋한다. AND 게이트(760)의 출력은, Force_Noff 신호에 대응하고, Non 로직 블록(710)으로 다시 제공된다.

[0054] 제어 블록(226.1)의 동작은 후술하는 바와 같이 설명될 수 있다. Non이 1일 때, 플립-플롭(720)의 Q 출력은 0이고, 이에 대응하여 인버터(750)의 출력(750a)은 1이다. Force_Noff는 또한 0이다. Non이 1에서 0으로 천이할 때, Q는 0에서 1로 천이하고, Force_Noff는 또한 1로 천이한다. Force_Noff가 1(또는 하이)이면, 이에 따라 Non은 Non 로직 블록(710)에 의해 0으로 강제된다.

[0055] 딜레이 △t가 동적 딜레이 블록(740)에 의해 도입되었던 이후에, 인버터(750)의 출력(750a)은 0으로 천이하며, 이는 Force_Noff로 하여금 1에서 0으로 천이하게 한다. Q가 0으로 천이하는 750a에 의해 0으로 더 리셋된다는 점에 주목한다. Force_Noff가 0이기 때문에, Non 로직 블록(710)은 방법(500)의 블록들(520 및 530) 마다 Non 내에 새로운 펄스를 생성하기 위해 CLK1' 내의 다음 펄스를 통과할 수 있다.

[0056] 앞서 설명된 동작의 원리들에 따라, Non 로직 블록(710)은, Force_Noff가 하이인 시간들 동안 자신의 출력 Non을 블랭크하는 것으로 이해될 수 있으며, 이에 의해 Non의 주파수를 제한하여 트랜지스터 스위치들 N2, P2의 스위칭 주파수를 감소시킨다. 이 방식에서, Fmax가 제한될 수 있다. △t가 방정식 1에 따라 선택되는 예시적인 실시예에서, Fmax는 부스트 전압 Vbst에 의존하여 추가로 제한될 수 있다.

[0057] Fmax가 방정식 1에 따라 선택되는 본 개시물의 특정 예시적인 실시예들이 설명되지만, Fmax의 임의의 값에 대한 최대 주파수 제한을 구현하기 위해 본원에 설명된 기법들이 일반적으로 적용될 수 있다는 점이 인식될 것이라는 점에 주목한다. 예를 들어, 대안적인 예시적 실시예들에서, 도 5를 참조하여 앞서 설명된 방법(500)은, 예를 들어, 방정식 1에 의해 특정된 것 이외에, Fmax의 임의의 값을 수용하기 위해 쉽게 변형될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0058] 도 8은 부스트 클록의 최소 주파수 및 최대 주파수를 제한하기 위한 방식의 대안적인 예시적 실시예를 도시하고, 여기서 주파수 제한 블록들은 직렬로 커플링된다. 도 8에서, 벅 클록 신호 CLK1는 최소 주파수 제한 블록(224)에 제공된다. 예시적인 실시예에서, 블록(224)은, 예를 들어, 도 3 및 도 4를 참조하여 앞서 설명된 바와 같이 구현될 수 있다. 블록(224)의 출력 또는 CLK1'는 최대 주파수 제한 블록(228.1)에 제공된다. 블록(228.1)은 자신의 입력의 최대 주파수를 특정 미리결정된 값 Fmax를 초과하지 않도록 제한하는 기능을 할 수 있다. 예를 들어, 예시적인 실시예에서, 블록(228.1)은 지속기간 △t에 걸쳐 CLK1' 내의 클록 펄스들을 "스왈로(swallow)"할 수 있고, 예를 들어, △t의 지속기간에 걸쳐 CLK1' 내의 펄스들을 블록(228.1)의 출력으로 전달하지 않으며, Fmax 미만의 주파수를 갖는 출력 신호 CLK2*를 생성할 수 있다. CLK2*는 후속하여, 예를 들어, CLK2*의 주파수에서 전압들을 스위칭하면서 Non 및 Pon의 펄스 폭을 변조할 수 있는 제어 로직 블록(226)의 나머지에 제공된다.

[0059] 펄스 스왈로잉(pulse swallowing)은, 오직 예시적인 목적들을 위해 본원에 설명되고, 구체적으로 본 개시물의 범위를, 펄스 스왈로잉을 사용하는 최대 주파수 제한 기법들로 제한하는 것을 의미하는 것은 아니라는 점에 주목한다. 대안적인 예시적 실시예들에서, 최대 주파수를 제한하기 위한 다른 기법들, 예를 들어, 당업계에 알려진 주파수 분할 또는 다른 기법들이 활용될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0060] 블록들(224 및 228.1)은 서로 직렬로 커플링된 것으로 도 8에 도시되지만, 대안적인 예시적 실시예들에서, 이 블록들은 대신에 병렬로 커플링될 수 있다는 점에 주목한다. 도 9는 벅 클록의 최소 주파수 및 최대 주파수를 제한하기 위한 방식의 대안적인 예시적 실시예를 도시하고, 여기서 주파수 제한 블록들은 병렬로 커플링된다.

[0061] 도 9에서, CLK1는 주파수 결정 블록(1101)에 커플링된다. 블록(1101)은 CLK1의 주파수에 기초하여 CLK1에 적용될 주파수 프로세싱을 결정할 수 있다. 특히, CLK1의 주파수가 Fmin 미만이면, 블록(1101)은 신호(1101b)를 이용하는 최소 주파수 제한 블록(1110)이 CLK1을 프로세싱하여 자신의 최소 주파수를 제한하게 하는 것을 가능하게 할 수 있다. CLK1의 주파수가 Fmax보다 크면, 블록(1101)은 신호(1101c)를 이용하는 최대 주파수 제한 블록(1120)이 자신의 최대 주파수를 제한하는 것을 가능하게 할 수 있다. 그렇지 않으면, 블록들(1110 및 1120) 둘 다가 디스에이블될 수 있고, CLK1는 바이패스 모드에서 출력 CLK2*에 직접 제공될 수 있다. 예를 들어, 당업계에 알려진 병렬- 또는 직렬-커플링된 주파수 제한/변조 엘리먼트들을 포함하는 대안적인 예시적 실시예들이 본 개시물의 범위 내에 있는 것으로 고려된다는 점이 인식될 것이다.

[0062] 도 2의 예시적인 실시예(200)는, 제어 로직 및 최대 주파수 제한을, 결국 펄스 폭 제어 로직에 의해 결정된 Non 하강 엣지에 의해 트리거된 주파수 제한과 유리하게 조합한다는 점이 인식될 것이다. 한편, 도 8 및 도 9의 예시적인 실시예들은, 주파수 제한 함수를 순수하게 수행하고, 이에 따라 오직 제 1 스위칭형 컨버터 클록(예를 들어, 벅 컨버터 클록)의 상승 엣지들에 동기화된 제 2 스위칭형 컨버터 클록 엣지들(예를 들어, 부스트 컨버터 클록 엣지들)의 생성만을 제공할 것이다. 이러한 방식으로, 도 8 및 도 9에 의해 생성된 클록들은 생성된 클록 신호들의 필수적인 펄스 폭, 예를 들어, Non의 펄스 폭에 대해 결정력이 없을 것이다. 그럼에도 불구하고, 당업자는, 도 8 및 도 9의 기법들이 또한 시스템의 다수의 스위칭형 컨버터들에 대한 동기화된 클록들을 생성하도록 활용될 수 있고, 그리고 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다는 점을 인식할 것이다.

[0063] 도 10은 본 개시물에 따른 방법(1000)의 예시적인 실시예를 도시한다. 방법(1000)은, 오직 예시적인 목적들을 위해 도시되며, 본 개시물의 범위를 방법(1000)의 임의의 특정 예시적인 실시예로 제한하는 것을 의미하지 않는다는 점에 주목한다.

[0064] 도 10에서, 블록(1010)에서, 인덕터에 커플링된 제 1 스위치를 포함하는 스위칭형-모드 전원을 이용하여 타겟 출력 전압이 생성된다.

[0065] 블록(1020)에서, 제어 신호는 제 1 스위치를 선택적으로 폐쇄 또는 개방하기 위해 벅 클록 신호로부터 생성된다.

[0066] 블록(1030)에서, 제어 신호의 스위칭 주파수는 최소 주파수 및 최대 주파수에 의해 정의된 범위로 제한된다.

[0067] 도 11은 인벨롭 추적(ET; envelope tracking) 시스템(1100)에서 본 개시물의 기법들의 예시적인 실시예를 도시한다. 도 11은, 오직 예시적인 목적들을 위해 도시되고, 본 개시물의 범위를 오직 ET 시스템들로 제한하는 것을 의미하는 것은 아니라는 점에 주목한다. 예를 들어, 본원에 설명된 기법들은 비-ET 시스템들에 쉽게 적용될 수 있으며, 예를 들어, 여기서 벅 컨버터는 하나 또는 그 초과의 임의의 부하들을 공급하기 위해 부스트 컨버터와 함께 채용된다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0068] 도 11에서, 전력 증폭기(PA)(1130)는 입력 전압 IN을 수신하고 그리고 증폭된 출력 전압 OUT을 생성한다. 전압 Vamp는 PA 공급 전압으로서 PA(1130)에 제공된다. Vamp는, 선형 증폭기일 수 있는 증폭기(1140)에 의해 적어도 부분적으로 생성된다. 증폭기(1140)는, PA 출력 전압 OUT의 인벨롭을 추적하는 전압 Env을 증폭시킬 수 있는데, 그러한 이유로 시스템(1100)의 명시적 의미는 "인벨롭 추적" 시스템이다. Vamp는, PA(1130)의 선형 동작을 보장하기에 충분한 레벨, 즉, PA 전력 스테이지에 충분한 "헤드룸(headroom)"을 제공하면서 그럼에도 불구하고 DC 전력 소모를 최소화하기에 충분한 레벨에서 유지될 수 있다.

[0069] 증폭기(1140)는 부스트 컨버터(220)에 의해 생성된 전력 VDD_Amp이 공급된다. 부스트 컨버터(220)는 부스트 제어 블록(222)을 포함할 수 있으며, 그 부스트 제어 블록(222)의 동작의 세부사항들은 도시의 용이함을 위해 도 11로부터 생략된다는 점에 주목한다. 부스트 컨버터(220)는, 필요한 경우, 부스트 컨버터(220)의 공급 전압 Vbatt보다 더 높을 수 있는 "부스팅된" 레벨에서 VDD_Amp를 생성할 수 있다. 일 구현에서, Vbatt는 ET 시스템(1100)의 배터리(105)로부터 도출될 수 있다. 부스트 컨트롤러(120)에 의해 생성된 VDD_Amp의 레벨은 일반적으로 NCTRL2, PCTRL2의 주파수 및 펄스 지속기간들에 의존할 것이며, 이에 따라 CLK2의 주파수는 부스트 컨트롤러(120)의 원하는 동작을 보장하도록 적절하게 선택되어야 한다는 점이 인식될 것이다.

[0070] PA(1130)의 공급 전압 Vamp에 커플링된 벅 출력을 생성하는 벅 컨버터(110)가 도 11에 추가로 도시된다. 특정 구현들에서, 벅 컨버터(110)는 Vbatt를 Vbatt보다 낮은 레벨 Vamp까지 스텝 다운할 수 있다. 벅 컨버터(110)는, Vamp가 Vbatt보다 낮을 때, 예를 들어, 전원의 저주파수 성분을 PA(130)에 공급할 수 있는 한편, 증폭기(1140)는 PA 출력 전압의 인벨롭 내에서의, 예를 들어, 변동들로부터 발생하는 전원의 더 높은-주파수 성분을 PA(1130)에 공급할 수 있다는 점이 인식될 것이다.

[0071] 부스트 클록이 벅 클록으로부터 생성되는 특정 예시적인 실시예들이 앞서 설명되었지만, 본 개시물의 기법들이 동일한 시스템 내의 다른 스위칭 컨버터에 대한 클록 신호와 동기화된 스위칭 컨버터에 대한 클록 신호를 생성하기 위해 일반적으로 적용될 수 있다는 점이 인식될 것임에 주목한다. 예를 들어, 대안적인 예시적 실시예들(미도시)에서, 부스트 클록은 앞서 설명된 기법들과 유사한 기법들을 이용하여 벅 컨버터에 대한 벅 클록을 생성하기 위해 유사하게 이용될 수 있다. 이러한 대안적인 예시적 실시예들은 본 개시물의 범위 내에 있는 것으로 고려된다.

[0072] 상세한 설명 및 청구항들에서, 엘리먼트들이 다른 엘리먼트에 "접속된(connected to)" 또는 "커플링된(coupled to)"으로 지칭되는 경우, 다른 엘리먼트에 직접 접속 또는 커플링될 수 있거나, 또는 중간 엘리먼트들이 존재할 수 있다는 점이 이해될 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트에 "직접 접속된" 또는 "직접 커플링된"으로 지칭되는 경우, 어떠한 중간 엘리먼트들도 존재하지 않는다. 게다가, 엘리먼트가 다른 엘리먼트에 "전기적으로 커플링된"으로 지칭되는 경우, 이러한 엘리먼트들 사이에 낮은 저항의 경로가 존재한다는 것을 나타내는 한편, 엘리먼트가 다른 엘리먼트에 단순히 "커플링된" 것으로 지칭되는 경우, 이러한 엘리먼트들 사이에 낮은 저항의 경로가 존재할 수 있거나 또는 존재하지 않을 수 있다.

[0073] 당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 전술한 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 결합에 의해 표현될 수 있다.

[0074] 본원에 개시된 예시적인 양상들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 둘의 조합들로서 구현될 수 있다는 것이 당업자들에게 추가로 인식될 것이다. 하드웨어와 소프트웨어의 상호교환 가능성을 명료하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 그들의 기능과 관련하여 앞서 일반적으로 설명되어 있다. 이러한 기능이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대하여 다양한 방식들로 구현할 수 있으나, 이러한 구현 결정들은 본 발명의 예시적인 양상들의 범위를 벗어나게 하는 것으로 해석되어서는 안된다.

[0075] 본원에 개시된 예시적인 양상들에 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은, 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안에서는, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합, 예를 들면, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 협력하는 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.

[0076] 본원에 개시된 예시적인 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래머블 ROM(EPROM), 전기적으로 삭제가능한 프로그래머블 ROM(EEPROM), 레지스터들, 하드 디스크, 탈착식 디스크, CD-ROM, 또는 당업계에 알려진 저장 매체의 임의의 다른 형태로 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 그 저장 매체로부터 정보를 판독하고 그 저장 매체에 정보를 기록할 수 있도록, 프로세서에 커플링될 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 사용자 단말 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내에 이산 컴포넌트들로서 상주할 수 있다.

[0077] 하나 또는 그 초과의 예시적인 양상들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터-판독가능 매체상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 또는 이들을 통해 송신될 수 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 제한하지 않는 예시로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단(connection)이 컴퓨터-판독가능 매체로 적절하게 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 트위스트 페어, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의 내에 포함된다. 본원에 이용되는 것과 같은, 디스크(disk) 및 디스크(disc)는 콤팩트 디스크(CD; compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 자기적으로 데이터를 재생하는 반면에 디스크(disc)들은 레이저들을 통해 데이터를 광학적으로 재생한다. 전술한 것들의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 할 것이다.

[0078] 개시된 예시적인 양상들의 이전의 설명은, 당업자가 본 발명을 실시하거나 이용하도록 가능하게 하기 위해 제공된다. 이러한 예시적인 양상들에 대한 다양한 변형들은 당업자들에게 쉽게 명백할 것이며, 여기서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위로부터 벗어나지 않고 다른 예시적인 양상들에도 적용될 수 있다. 따라서, 본 개시물은 본원에 나타낸 예시적인 양상들로 제한되는 것으로 의도되지 않지만, 본원에 개시된 원리들 및 신규의 특징들에 광범위하게 일치하는 최광의의 범위에 부합해야 할 것이다.

Claims

장치로서,
타겟 출력 전압을 생성하도록 구성된 스위칭형-모드 전원(switched-mode power supply)을 포함하고,
상기 전원은:
인덕터에 커플링된 제 1 스위치 ― 상기 제 1 스위치는 선택적으로 폐쇄되거나 또는 개방되도록 구성가능함 ―; 및
상기 제 1 스위치를 선택적으로 폐쇄되거나 또는 개방되도록 구성하기 위해 벅 클록 신호(buck clock signal)로부터 제어 신호를 생성하도로 구성된 제어 블록을 포함하며,
상기 제어 블록은, 상기 제어 신호의 스위칭 주파수를 최소 주파수 및 최대 주파수에 의해 정의되는 범위로 제한하도록 구성되는,
장치.
제 1 항에 있어서,
상기 제 1 스위치는 NMOS 트랜지스터를 포함하고,
상기 스위치를 선택적으로 폐쇄하거나 개방하는 것은, 상기 인덕터를 상기 NMOS 트랜지스터를 통해 접지에 커플링하는 것 또는 디커플링하는 것에 대응하는,
장치.
제 1 항에 있어서,
상기 최대 주파수는 상기 타겟 출력 전압이 증가되는 경우 증가하도록 구성되는,
장치.
제 3 항에 있어서,
상기 전원은 배터리 전압에 커플링되고,
상기 타겟 출력 전압과 상기 배터리 전압 사이의 차이로서 부스트 전압이 정의되고,
상기 최대 주파수는 상기 부스트 전압에 정비례하는,
장치.
제 1 항에 있어서,
상기 제어 블록은, 상기 제어 신호를 생성하기 위해 상기 벅 클록 신호 내에 펄스들을 삽입하도록 구성된 펄스 삽입 블록을 포함하는,
장치.
제 2 항에 있어서,
상기 전원은 상기 인덕터에 커플링된 제 2 스위치를 더 포함하고,
상기 제 2 스위치는 상기 타겟 출력 전압을 지원하도록 구성된 출력 노드에 상기 인덕터를 선택적으로 커플링 또는 디커플링하도록 구성된 PMOS 트랜지스터를 포함하는,
장치.
제 6 항에 있어서,
상기 제어 신호는 상기 NMOS 트랜지스터를 턴 온 또는 턴 오프하기 위해 상기 NMOS 트랜지스터에 커플링되고,
상기 제어 블록은 추가로, 상기 PMOS 트랜지스터를 턴 온 또는 턴 오프하기 위해 상기 PMOS 트랜지스터에 커플링되는 상기 제어 신호로부터 도출되는 제 2 제어 신호를 생성하도록 구성되는,
장치.
제 7 항에 있어서,
상기 제어 블록은, 상기 NMOS 트랜지스터가 오프일 때 상기 PMOS 트랜지스터를 턴 온하고 그리고 상기 NMOS 트랜지스터가 온일 때 상기 PMOS 트랜지스터를 턴 오프하도록 구성되는,
장치.
제 2 항에 있어서,
상기 제어 블록은 미리결정된 시간 기간 동안 상기 NMOS 트랜지스터를 오프로 하도록 강제시키도록 구성된 Force_Noff 생성 회로를 포함하는,
장치.
제 9 항에 있어서,
상기 Force_Noff 생성 회로는:
상기 벅 제어 신호를 수락하도록 구성된 로직 블록 ― 상기 로직 블록은 상기 제어 신호에 대응하는 출력을 생성함 ―;
상기 로직 블록의 출력에 커플링된 인버팅 버퍼;
상기 인버팅 버퍼의 출력에 커플링된 클록 입력을 포함하는 D-Q 플립-플롭 ― 상기 플립-플롭의 D 입력은 1 입력에 커플링됨 ―;
상기 플립-플롭의 Q 출력에 커플링된 동적 딜레이 블록;
상기 플립-플롭의 상기 Q 출력에 커플링된 제 1 입력 및 상기 동적 딜레이 블록의 출력의 역(inverse)에 커플링된 제 2 입력을 포함하는 AND 게이트를 포함하며,
상기 AND 게이트의 출력은 상기 로직 블록에 커플링되는,
장치.
방법으로서,
인덕터에 커플링된 제 1 스위치를 포함하는 스위칭형-모드 전원을 이용하여 타겟 출력 전압을 생성하는 단계;
상기 제 1 스위치를 선택적으로 폐쇄 또는 개방하기 위해 벅 클록 신호로부터 제어 신호를 생성하는 단계; 및
상기 제어 신호의 스위칭 주파수를 최소 주파수 및 최대 주파수에 의해 정의되는 범위로 제한하는 단계를 포함하는,
방법.
제 11 항에 있어서,
상기 타겟 출력 전압이 증가되는 것에 응답하여 상기 최대 주파수를 증가시키는 단계를 더 포함하는,
방법.
제 12 항에 있어서,
상기 스위칭형-모드 전원에 커플링된 배터리 전압과 상기 타겟 출력 전압의 사이의 차이로서 부스트 전압이 정의되고,
상기 최대 주파수는 상기 부스트 전압에 정비례하는,
방법.
제 11 항에 있어서,
상기 제어 신호를 생성하기 위해 상기 벅 클록 신호 내에 펄스들을 삽입하는 단계를 더 포함하는,
방법.
제 11 항에 있어서,
상기 제어 신호를 생성하기 위해 상기 벅 클록 신호 내의 펄스들을 스왈ㄹ로(swallowing)하는 단계를 더 포함하는,
방법.
장치로서,
인덕터에 커플링된 제 1 스위치를 포함하는 스위칭형-모드 전원을 이용하여 타겟 출력 전압을 생성하기 위한 수단;
상기 제 1 스위치를 선택적으로 폐쇄 또는 개방하기 위해 벅 클록 신호로부터 제어 신호를 생성하기 위한 수단; 및
상기 제어 신호의 스위칭 주파수를 최소 주파수 및 최대 주파수에 의해 정의된 범위로 제한하기 위한 수단을 포함하는,
장치.
제 16 항에 있어서,
상기 타겟 출력 전압이 증가되는 것에 응답하여 상기 최대 주파수를 증가기키기 위한 수단을 더 포함하는,
장치.
제 17 항에 있어서,
상기 스위칭형-모드 전원에 커플링된 배터리 전압과 상기 타겟 출력 전압의 사이의 차이로서 부스트 전압이 정의되고,
상기 최대 주파수는 상기 부스트 전압에 정비례하는,
장치.
제 16 항에 있어서,
상기 제어 신호를 생성하기 위해 상기 벅 클록 신호 내에 펄스들을 삽입하는 것을 더 포함하는,
장치.
제 16 항에 있어서,
상기 제어 신호를 생성하기 위해 상기 벅 클록 신호 내의 펄스들을 스왈로잉하는 것을 더 포함하는,
장치.