JP2016119415A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2016119415A
JP2016119415A JP2014259115A JP2014259115A JP2016119415A JP 2016119415 A JP2016119415 A JP 2016119415A JP 2014259115 A JP2014259115 A JP 2014259115A JP 2014259115 A JP2014259115 A JP 2014259115A JP 2016119415 A JP2016119415 A JP 2016119415A
Authority
JP
Japan
Prior art keywords
bonding
wafer
intermediate layer
semiconductor device
substrates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014259115A
Other languages
English (en)
Other versions
JP6165127B2 (ja
JP2016119415A5 (ja
Inventor
淳 内海
Atsushi Uchiumi
淳 内海
後藤　崇之
Takayuki Goto
崇之 後藤
毅典 鈴木
Takenori Suzuki
毅典 鈴木
健介 井手
Kensuke Ide
健介 井手
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Heavy Industries Machine Tool Co Ltd
Original Assignee
Mitsubishi Heavy Industries Machine Tool Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2014259115A priority Critical patent/JP6165127B2/ja
Application filed by Mitsubishi Heavy Industries Machine Tool Co Ltd filed Critical Mitsubishi Heavy Industries Machine Tool Co Ltd
Priority to US15/537,646 priority patent/US10486263B2/en
Priority to PCT/JP2015/078518 priority patent/WO2016103846A1/ja
Priority to EP15872415.3A priority patent/EP3240015B1/en
Priority to KR1020177017033A priority patent/KR101994011B1/ko
Priority to CN201580069954.0A priority patent/CN107112199B/zh
Priority to TW104143236A priority patent/TWI596651B/zh
Publication of JP2016119415A publication Critical patent/JP2016119415A/ja
Publication of JP2016119415A5 publication Critical patent/JP2016119415A5/ja
Application granted granted Critical
Publication of JP6165127B2 publication Critical patent/JP6165127B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/02—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating by means of a press ; Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/22—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating taking account of the properties of the materials to be welded
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/14—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the properties of the layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/001—Bonding of two components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

【課題】導電材間のリーク電流の発生を防止しつつ、導電材と絶縁材とを同時に接合可能とする半導体装置、及び、半導体装置の製造方法を提供すること。【解決手段】表面１７Ａ，１８Ａに接合電極２３，２６及び絶縁層２２，２５がそれぞれ露出したウェハ１７，１８を常温接合してなる半導体装置２０であって、表面１７Ａ，１８Ａの間に、単独では非導電性を示すと共に接合電極２３，２６と結合して導電性を示す接合中間層３０を備えることを特徴とする。【選択図】図４

Description

本発明は、複数の基板を接合して形成される半導体装置、及び、半導体装置の製造方法に関する。
近年、半導体デバイスの高集積化に関し、同種もしくは異種の半導体デバイスを積層化する３次元集積化技術が注目されている。この３次元集積化技術においては、電極や配線となる導電材と絶縁材とが露出した基板の接合面同士を接合する技術が重要となる。一般に、２枚の基板の接合技術として、常温接合が知られている。常温接合とは、接合する２枚の基板の接合面を真空雰囲気で活性化し、活性化された接合面同士を圧接することで接合する技術である。常温接合では、熱処理を必要とせず、接合材（基板）同士を直接接合することができる。このため、熱処理に伴う基板の膨張等の変形を抑えることができ、接合時に、２枚の基板のアライメントを正確に行うことができるという利点がある。
ところで、上記した常温接合では、導電材としての金属類同士を直接接合することはできるものの、絶縁材として一般的に用いられている酸化膜や窒化膜などを直接接合することはできない。このため、従来、接合面に付着された極微量金属を利用して、導電材と絶縁材とを同時に接合（ハイブリッド接合）できる常温接合方法が提案されている（例えば、特許文献１参照）。
特許第４１６２０９４号公報
しかしながら、基板の接合面には、微細な導電材（電極）が多数形成されているため、従来の接合方法では、接合面に付着された金属により、近接した導電材（電極）間でリーク電流が発生し、デバイスの動作上の問題が懸念された。
本発明は、上記に鑑みてなされたものであって、導電材間のリーク電流の発生を防止しつつ、導電材と絶縁材とを同時に接合可能とする半導体装置、及び、半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、半導体基材の接合面に導電材及び絶縁材がそれぞれ露出した一対の基板を備え、基板同士を常温接合した半導体装置であって、一対の接合面の間に、単独では非導電性を示すと共に導電材と結合して導電性を示す接合中間層を備えることを特徴とする。
この構成によれば、一対の接合面の間に接合中間層を備えるため、導電材及び絶縁材をそれぞれ同時に接合することができる。さらに、接合中間層は、単独では非導電性を示すと共に導電材と結合して導電性を示すため、導電材間の導電性を確保しつつ、絶縁材間の非導電性を確保できる。このため、導電材間のリーク電流の発生を防止でき、半導体装置の安定した動作を実現できる。
また、基板の絶縁材同士は、接合中間層を介して接合されても良い。この構成によれば、絶縁材同士を強固に接合することができる。
また、接合中間層は、非晶質半導体材料で形成されても良い。この構成によれば、半導体材料を蒸着、スパッタリングまたは化学気相成長により、単独では非導電性を示すと共に導電材と結合して導電性を示す性質を有する接合中間層を基板の接合面に簡単に形成することができる。
また、少なくとも一方の基板は、接合面における絶縁材の高さ位置が導電材よりも低く形成されても良い。この構成によれば、基板同士を圧接した際に、この圧接荷重が導電材にかかるため、この導電材により接合中間層が破断される。このため、導電材同士が直接的に接合されることにより、導電材間の接合において良好な電気特性及び接合強度を得ることが可能となる。
また、本発明は、半導体基材の接合面に導電材及び絶縁材がそれぞれ露出した一対の基板同士を常温接合して製造した半導体装置の製造方法であって、基板の接合面をそれぞれ活性化させる工程と、活性化された接合面の少なくとも一方に、単独では非導電性を示すと共に導電材と結合して導電性を示す接合中間層を形成する工程と、接合中間層を介して、一対の基板同士を圧接する工程と、を備えたことを特徴とする。この構成によれば、導電材及び絶縁材をそれぞれ同時に接合するハイブリッド接合を容易に実現することができる。
また、接合中間層は、半導体材料の蒸着やスパッタリングまたは化学気相成長により形成されても良い。この構成によれば、基板の接合面に接合中間層を簡単に形成することができる。
また、半導体材料に高速原子ビームを照射して、半導体材料をスパッタリングすることにより、一方の基板の接合面に接合中間層を形成した後、該接合面に形成された接合中間層に高速原子ビームを照射して、該接合中間層を形成する半導体材料の一部をスパッタリングすることにより、他方の基板の接合面に接合中間層を形成しても良い。この構成によれば、作業手順を簡素化し、各基板の接合面に接合中間層を簡単に形成することができる。
また、少なくとも一方の基板は、接合面における絶縁材の高さ位置が導電材よりも低く形成され、接合中間層は、基板同士を圧接する際に導電材により破断され、該導電材同士が直接的に接合されても良い。この構成によれば、導電材同士が直接的に接合されることにより、導電材間の接合において良好な電気特性及び接合強度を得ることが可能となる。
また、一対の基板を圧接した後に、該基板を所定の温度で加熱する工程を備えてもよい。この構成によれば、導電材間の接合強度及び電気特性の向上を図ることができる。
本発明によれば、導電材間のリーク電流の発生を防止しつつ、導電材と絶縁材とを同時に接合することができる。
図１は、本実施形態に係る半導体装置が接合される常温接合装置の構成を模式的に示す断面図である。 図２は、接合前の第１ウェハと第２ウェハの構成を模式的に示す断面図である。 図３は、第１ウェハと第２ウェハとを接合して形成された半導体装置の構成を模式的に示す断面図である。 図４は、第１ウェハと第２ウェハが接合した状態を模式的に示す断面図である。 図５は、絶縁層としてのＳｉＯ２／ＳｉＯ２の接合界面を示す透過型電子顕微鏡写真である。 図６は、接合電極としてのＣｕ／Ｃｕの接合界面を示す透過型電子顕微鏡写真である。 図７は、測定点におけるＳｉ−Ｌ吸収端のＥＥＬＳスペクトルを示すグラフである。 図８は、測定点におけるＯ−Ｋ吸収端のＥＥＬＳスペクトルを示すグラフである。 図９は、ＳｉＯ２／ＳｉＯ２間における電流と電圧との関係を示すグラフである。 図１０は、測定点におけるＳｉ−Ｌ吸収端のＥＥＬＳスペクトルを示すグラフである。 図１１は、測定点におけるＣｕ−Ｌ吸収端のＥＥＬＳスペクトルを示すグラフである。 図１２は、Ｃｕ／Ｃｕ間における電流と電圧との関係を示すグラフである。 図１３−１は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。 図１３−２は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。 図１３−３は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。 図１３−４は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。 図１３−５は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。 図１３−６は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。 図１４−１は、第１ウェハと第２ウェハとを接合する別の工程を示す工程説明図である。 図１４−２は、第１ウェハと第２ウェハとを接合する別の工程を示す工程説明図である。 図１４−３は、第１ウェハと第２ウェハとを接合する別の工程を示す工程説明図である。 図１４−４は、第１ウェハと第２ウェハとを接合する別の工程を示す工程説明図である。 図１５−１は、別の実施形態に係る第１ウェハと第２ウェハの接合前の構成を模式的に示す断面図である。 図１５−２は、別の実施形態に係る第１ウェハと第２ウェハとを接合した状態の構成を模式的に示す断面図である。
以下に、本発明に係る実施形態について、図面を参照して説明する。なお、以下の実施形態によりこの発明が限定されるものではない。また、以下の実施形態における構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。
図１は、本実施形態に係る半導体装置が接合される常温接合装置の構成を模式的に示す断面図である。常温接合装置１０は、図１に示すように、真空チャンバ１１と、この真空チャンバ１１内に設置される上側ステージ１２、下側ステージ１３と、高速原子ビーム源（FAB: Fast Atom Beam）１４，１５と、真空排気装置１６とを備えている。
真空チャンバ１１は内部を環境から密閉する容器であり、真空排気装置１６は、真空チャンバ１１の内部から気体を排出する。これにより、真空チャンバ１１の内部は、真空雰囲気となる。さらに、真空チャンバ１１は、この真空チャンバ１１の内部空間と外部とを連通させ、または、分離するゲート（不図示）を備える。
上側ステージ１２は、円板状に形成された静電チャック１２Ａと、この静電チャック１２Ａを鉛直方向に上下させる圧接機構１２Ｂとを備えている。静電チャック１２Ａは、円板の下端に誘電層を備え、その誘電層に電圧を印加し、静電力によってその誘電層に第１ウェハ（基板）１７を吸着して支持する。圧接機構１２Ｂは、ユーザの操作により、静電チャック１２Ａを真空チャンバ１１に対して鉛直方向に平行移動させる。
下側ステージ１３は、その上面に第２ウェハ（基板）１８を支持するステージであり、図示されていない移送機構を備えている。その移送機構は、ユーザの操作により下側ステージ１３を水平方向に平行移動させ、下側ステージ１３を鉛直方向に平行な回転軸を中心に回転移動させる。また、下側ステージ１３は、その上端に誘電層を備え、その誘電層に電圧を印加し、静電力によってその誘電層に第２ウェハ１８を吸着して支持する機構を備えても良い。
高速原子ビーム源１４，１５は、ウェハの表面の活性化に用いられる中性原子ビーム（例えば、アルゴンＡｒ原子）を出射する。一方の高速原子ビーム源１４は、上側ステージ１２に支持される第１ウェハ１７に向けて配置され、他方の高速原子ビーム源１５は、下側ステージ１３に支持される第２ウェハ１８に向けて配置される。中性原子ビームが照射されることにより、第１ウェハ１７及び第２ウェハ１８の活性化が行われる。また、高速原子ビーム源１４，１５の代わりに、他の活性化手段（例えば、イオンガンまたはプラズマ）が各ウェハの活性化に用いられても良い。
次に、常温接合装置１０を用いて常温接合される半導体装置２０について説明する。図２は、接合前の第１ウェハと第２ウェハの構成を模式的に示す断面図であり、図３は、第１ウェハと第２ウェハとを接合して形成された半導体装置の構成を模式的に示す断面図である。第１ウェハ１７は、図２に示すように、第１半導体基材２１上に積層して形成された第１絶縁層（絶縁材）２２と、この第１絶縁層２２に形成された第１接合電極（導電材）２３とを備える。第１絶縁層２２及び第１接合電極２３は、それぞれ第１ウェハ１７の表面１７Ａに露出して形成され、この表面１７Ａが接合面として機能する。また、第２ウェハ１８は、第２半導体基材２４上に積層して形成された第２絶縁層（絶縁材）２５と、この第２絶縁層２５に形成された第２接合電極（導電材）２６とを備える。第２絶縁層２５及び第２接合電極２６は、それぞれ第２ウェハ１８の表面１８Ａに露出して形成され、この表面１８Ａが接合面として機能する。これらの表面１７Ａ，１８Ａは平坦面に形成され、表面１７Ａ，１８Ａ同士は密接される。
第１半導体基材２１及び第２半導体基材２４は、例えば、単結晶シリコン（Ｓｉ）が用いられるが、他にも単結晶ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）やシリコンカーバイド（ＳｉＣ）などの材料を用いることもできる。また、第１半導体基材２１及び第２半導体基材２４は、同種の材料だけでなく、異種の材料を用いても良い。
第１絶縁層２２及び第２絶縁層２５は、表面１７Ａ，１８Ａ側に、半導体基材の酸化物や窒化物で形成される。具体的には、半導体基材として単結晶シリコン（Ｓｉ）が用いられている場合には、第１絶縁層２２及び第２絶縁層２５としてシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）が、酸化炉、窒化炉、または、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）装置などでの成膜にて形成される。本実施形態では、シリコン酸化膜（ＳｉＯ２）が形成されているものとする。また、第１接合電極２３及び第２接合電極２６は、導電性の優れた材料、例えば銅（Ｃｕ）により形成されている。この第１接合電極２３及び第２接合電極２６には、配線材が接続されて電子回路や各種素子が形成される。
第１ウェハ１７と第２ウェハ１８とを接合する場合には、図２、図３に示すように、接合面としての表面１７Ａ，１８Ａをお互いに対向させ、上記した常温接合装置１０を用いて常温接合がなされる。この場合、第１ウェハ１７の第１接合電極２３と、第２ウェハ１８の第２接合電極２６とが接合され、第１ウェハ１７の第１絶縁層２２と、第２ウェハ１８の第２絶縁層２５とが接合される。常温接合では、第１接合電極２３及び第２接合電極２６の金属類同士は接合できるものの、第１絶縁層２２及び第２絶縁層２５はシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）であるため、これらを直接接合することはできない。このため、本構成では、図４に示すように、第１ウェハ１７の表面１７Ａと第２ウェハ１８の表面１８Ａとの間に、接合電極と絶縁層とを同時に接合するための接合中間層３０が設けられている。
接合中間層３０は、第１ウェハ１７の表面１７Ａと第２ウェハ１８の表面１８Ａとを接合するための薄膜であり、非晶質半導体材料（例えば、アモルファスシリコン）によって形成されている。発明者の研究によれば、非晶質半導体材料（例えば、アモルファスシリコン）は、単独（単体）では非導電性を示すが、金属類等と結合することにより導電性を示すことが判明した。このため、非晶質半導体材料を接合中間層３０として用いることにより、第１絶縁層２２と第２絶縁層２５との間の非導電性（絶縁性）を保持しつつ第１絶縁層２２と第２絶縁層２５とを強固に接合することができる。さらに、第１接合電極２３と第２接合電極２６との間の電気特性の劣化がなく、第１接合電極２３と第２接合電極２６との間の導電性を確保することができる。すなわち、接合中間層３０は、非導電性（絶縁性）を保持しつつ第１絶縁層２２と第２絶縁層２５とを接合する領域（絶縁接合部３０ａ）と、導電性を有し、第１接合電極２３と第２接合電極２６とを接合する領域（導電接合部３０ｂ）とを備えて形成される。
次に、接合中間層３０を具体的に説明する。図５は、絶縁層としてのＳｉＯ２／ＳｉＯ２の接合界面を示す透過型電子顕微鏡写真であり、図６は、接合電極としてのＣｕ／Ｃｕの接合界面を示す透過型電子顕微鏡写真である。透過型電子顕微鏡（TEM：Transmission Electron Microscope）は、観察対象に電子線をあて、それを透過してきた電子が作り出す干渉像を拡大して観察する形式の電子顕微鏡である。
図５に示すように、第１絶縁層２２及び第２絶縁層２５としてのＳｉＯ２／ＳｉＯ２の接合界面には、接合中間層３０（絶縁接合部３０ａ）としてアモルファスシリコン層が形成されている。また、図６に示すように、第１接合電極２３と第２接合電極２６としてのＣｕ／Ｃｕの接合界面には、同様に、接合中間層３０（導電接合部３０ｂ）としてアモルファスシリコン層が形成されている。これら接合中間層３０は、いずれも厚さが７〜９ｎｍ程度に形成されており、接合中間層３０とＳｉＯ２もしくはＣｕとの間にボイド（空隙）の存在は見られず十分な密着状態が得られている。
接合中間層３０は、単結晶シリコンのスパッタリングにより、絶縁層（ＳｉＯ２）及び接合電極（Ｃｕ）の接合面に形成されたものであり、単結晶シリコンから非晶質（アモルファス）シリコンに状態を変えて形成されている。発明者は、接合中間層３０内の測定点１及び絶縁層（ＳｉＯ２）内の測定点２の２か所について、電子エネルギー損失分光法（EELS：Electron Energy-Loss Spectroscopy）による界面近傍の状態分析を行った。電子エネルギー損失分光法とは、電子が薄片試料を透過する際に原子との相互作用により失うエネルギーを測定することによって、物質の構成元素や電子構造を分析する手法である。
図７は、測定点におけるＳｉ−Ｌ吸収端のＥＥＬＳスペクトルを示すグラフであり、図８は、測定点におけるＯ−Ｋ吸収端のＥＥＬＳスペクトルを示すグラフである。この図７においては、比較のために、単結晶シリコン（ｃ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、及びシリコン酸化膜（ＳｉＯ２）における同エネルギー域のスペクトルを示している。図７に示すように、接合中間層３０内の測定点１におけるＳｉ−Ｌ吸収端のＥＥＬＳスペクトルは、単結晶シリコンもしくはアモルファスシリコンに近く、ＳｉＯ２の特徴的なピークは見られなかった。また、Ｏ−Ｋ吸収端におけるＥＥＬＳスペクトルでは、接合中間層３０には、酸素原子Ｏの存在はほとんど確認されなかった。このため、接合中間層３０はＳｉ酸化物を含むものではなく、さらに、図５に示す高分解能像から、第１絶縁層２２と第２絶縁層２５との間に形成される接合中間層３０（絶縁接合部３０ａ）は、アモルファスシリコンであると考えられる。
続いて、ＳｉＯ２／ＳｉＯ２間に形成された接合中間層３０（絶縁接合部３０ａ）の電気特性を測定した。図９は、ＳｉＯ２／ＳｉＯ２間における電流と電圧との関係を示すグラフである。この図９に示すように、アモルファスシリコンは、単結晶シリコンと比べて電気特性が大きく異なり、単独では電気を通さない非導電性を有することが確認できた。ここで、非導電性とは、抵抗率が１０５Ω・ｃｍ以上の状態をいう。
また、接合中間層３０を介して接合されたＳｉＯ２／ＳｉＯ２の接合強度を測定した。接合強度の測定は、接合したＳｉＯ２／ＳｉＯ２の試料を１２ｍｍ×１２ｍｍのサイズのチップにカットし、このチップを引張試験することにより行った。試験に際しては、チップを治具に固定し、この治具への引張荷重を変更しつつ、チップが破断する際の荷重を測定した。引張試験では、破断は生じたものの、この破断はチップと治具とが接着界面で剥離したことにより生じ、ＳｉＯ２／ＳｉＯ２の接合は保持されていた。破断したときの引張強度は２５ＭＰａ以上であったため、接合中間層３０による接合界面の強度はこれ以上と考えられる。
このように、アモルファスシリコン（非晶質半導体材料）を接合中間層３０として用いた構成では、第１絶縁層２２と第２絶縁層２５との間の非導電性（絶縁性）を保持しつつ第１絶縁層２２と第２絶縁層２５とを強固に接合することができるという結果を得た。
次に、Ｃｕ／Ｃｕ間に形成された接合中間層３０（導電接合部３０ｂ）について、電子エネルギー損失分光法による界面近傍の状態分析を行った。測定点としては、接合中間層３０とＣｕとの境界近傍に位置する測定点Ａ、接合中間層３０内の厚み方向中央に位置する測定点Ｂ、及び、測定点Ａと測定点Ｂとの厚み方向の間に位置する測定点Ｃの３つである。図１０は、測定点におけるＳｉ−Ｌ吸収端のＥＥＬＳスペクトルを示すグラフであり、図１１は、測定点におけるＣｕ−Ｌ吸収端のＥＥＬＳスペクトルを示すグラフである。この図１１においては、比較のために、銅（Ｃｕ）の同エネルギー域のスペクトルを示している。
図１０に示すように、接合中間層３０内の測定点Ａ〜ＣにおけるＳｉ−Ｌ吸収端におけるＥＥＬＳスペクトルは、いずれも同じような形状であり、シリコンが単独で存在していることを示している。また、図１１に示すように、Ｃｕ−Ｌ吸収端のＥＥＬＳスペクトルでは、接合中間層３０内のいずれの測定点Ａ〜Ｃでも銅の存在が認められる。
さらに、Ｃｕ／Ｃｕ間に形成された接合中間層３０の電気特性を測定した。図１２は、Ｃｕ／Ｃｕ間における電流と電圧との関係を示すグラフである。この図１２に示すように、接合中間層３０を介して接合された場合であっても、電圧と電流との間には直線的な関係が得られ、Ｃｕ／Ｃｕ間においてオーミックな（オームの法則に従った）接続が得られていると考えられる。また、Ｃｕ／Ｃｕ間を直接接合した際の抵抗値が２０（ｍΩ）以下であったのに対し、接合中間層３０を介した接合では、２５（ｍΩ）以下となり、ほぼ同程度の結果であった。この点は、ＳｉＯ２／ＳｉＯ２間の接合中間層では非導電性を示していたことと比較すると大きく異なる。これは、上述したように、部分的には微量であるが、接合中間層３０（導電接合部３０ｂ）の全域に銅が存在しているためと考えられ、第１接合電極２３と第２接合電極２６との圧接時に、接合中間層３０のアモルファスシリコンと各電極の銅とが結合をしたためと考えられる。
このように、アモルファスシリコン（非晶質半導体材料）を接合中間層３０として用いた構成では、第１接合電極２３と第２接合電極２６との間の導電性を確保できるという結果を得た。従って、本実施形態の半導体装置２０は、接合電極２３，２６及び絶縁層２２，２５がそれぞれ露出した表面１７Ａ，１８Ａの間に接合中間層３０を備えるため、接合電極２３，２６及び絶縁層２２，２５をそれぞれ同時に接合するハイブリッド接合を実現できる。さらに、接合中間層３０は、単独では非導電性を示すと共に接合電極２３，２６と結合して導電性を示すため、第１接合電極２３と第２接合電極２６との間の導電性を確保しつつ、第１絶縁層２２と第２絶縁層２５との間の非導電性を確保できる。このため、第１接合電極２３と第２接合電極２６との間を流れる電流が第１絶縁層２２と第２絶縁層２５との間を流れることを防止できるため、リーク電流の発生を防止することができ、半導体装置２０の安定した動作を実現できる。
次に、半導体装置２０の製造手順について説明する。図１３−１〜図１３−６は、第１ウェハと第２ウェハとを接合する工程を示す工程説明図である。前提として、第１ウェハ１７と第２ウェハ１８は、それぞれ表面１７Ａ，１８Ａに接合電極２３，２６及び絶縁層２２，２５がそれぞれ露出した状態に、別の作業工程によって事前に製造されている。
図１３−１に示すように、第１ウェハ１７が常温接合装置１０の真空チャンバ１１内に搬送され、この第１ウェハ１７は、表面１７Ａが鉛直下方を向くように、上側ステージ１２の静電チャック１２Ａに支持される。真空チャンバ１１内は真空雰囲気に維持されている。この状態で、高速原子ビーム源１４から第１ウェハ１７の表面１７Ａに向けて、アルゴンビーム１４ａを出射する。このアルゴンビーム１４ａは、第１ウェハ１７の表面１７Ａに照射され、該表面１７Ａが活性化される。
続いて、図１３−２に示すように、真空チャンバ１１内にベアウェハ３１が搬送され、このベアウェハ３１は下側ステージ１３の上面に載置される。ベアウェハ３１は、単結晶シリコンで形成されており、接合中間層３０を生成する際のスパッタ源として用いられる。この状態で、高速原子ビーム源１５からベアウェハ３１に向けて、アルゴンビーム１５ａを出射する。これにより、ベアウェハ３１はスパッタリングされ、ベアウェハ３１から弾き出されたシリコン原子が上昇し、第１ウェハ１７の表面１７Ａ上に接合中間層３０が成膜される。本実施形態では、アルゴンビーム１５ａの照射を所定時間（例えば１０ｍｉｎ）行い、第１ウェハ１７の表面１７Ａ上に厚さ１ｎｍ〜５０ｎｍ程度の接合中間層３０を形成する。この接合中間層３０は、上述したように、アモルファス（非晶質）シリコンである。
続いて、図１３−３に示すように、真空チャンバ１１からベアウェハ３１を搬出し、その代わりに第２ウェハ１８が真空チャンバ１１内に搬送される。この第２ウェハ１８は、表面１８Ａが鉛直上方を向くように、下側ステージ１３の上面に載置される。続いて、図１３−４に示すように、高速原子ビーム源１５から第２ウェハ１８の表面１８Ａに向けて、アルゴンビーム１５ａを出射する。このアルゴンビーム１５ａは、第２ウェハ１８の表面１８Ａに照射され、該表面１８Ａが活性化される。
続いて、図１３−５に示すように、高速原子ビーム源１４から第１ウェハ１７の表面に形成された接合中間層３０に向けて、アルゴンビーム１４ａを出射する。この場合、接合中間層３０を形成するアモルファスシリコンの一部がスパッタ源として機能する。アルゴンビーム１４ａの照射により、接合中間層３０がスパッタリングされ、接合中間層３０から弾き出されたシリコン原子が上昇し、第２ウェハ１８の表面１８Ａ上にも接合中間層３０が成膜される。本実施形態では、アルゴンビーム１４ａの照射を所定時間（例えば１０ｍｉｎ）行い、第２ウェハ１８の表面１８Ａ上に厚さ１ｎｍ〜５０ｎｍ程度の接合中間層３０を形成する。この接合中間層３０も、上述したように、アモルファス（非晶質）シリコンである。本実施形態では、第１ウェハ１７の表面に形成された接合中間層３０をスパッタ源として使用するため、第２ウェハ１８の表面１８Ａ用に別途スパッタ源を用意する必要が無いと共に、真空チャンバ１１内へのスパッタ源の出し入れが低減するため、作業手順を簡素化し、第１ウェハ１７及び第２ウェハ１８の各表面１７Ａ，１８Ａに接合中間層３０を簡単に形成することができる。
続いて、第１ウェハ１７と第２ウェハ１８とのアライメントを行った後、図１３−６に示すように、上側ステージ１２の圧接機構１２Ｂを動作させることで、第１ウェハ１７を支持した静電チャック１２Ａを鉛直下方に下降させ、第１ウェハ１７と第２ウェハ１８とを圧接する。これにより、第１ウェハ１７の表面１７Ａと第２ウェハ１８の表面１８Ａとが接合中間層３０を介して接合され、半導体装置２０が形成される。続いて、真空チャンバ１１内で半導体装置２０（第１ウェハ１７及び第２ウェハ１８）を所定温度（例えば５０℃〜４００℃程度）で加熱する。これにより、第１接合電極２３及び第２接合電極２６の銅Ｃｕと、接合中間層３０のアモルファスシリコンとの合金化が促進され、第１接合電極２３と第２接合電極２６との接合がより強固となり、電気特性が向上する。
以上説明したように、本実施形態の半導体装置２０の製造方法は、第１ウェハ１７の表面１７Ａと第２ウェハ１８の表面１８Ａをそれぞれ活性化させる工程と、活性化された表面１７Ａ，１８Ａに接合中間層３０を形成する工程と、接合中間層３０を介して、第１ウェハ１７と第２ウェハ１８とを圧接する工程とを備えたため、接合電極２３，２６及び絶縁層２２，２５をそれぞれ同時に接合するハイブリッド接合を容易に実現することができる。
さらに、本実施形態では、ベアウェハ３１にアルゴンビーム１５ａを照射して、ベアウェハ３１をスパッタリングすることにより、第１ウェハ１７の表面１７Ａに接合中間層３０を形成した後、この表面１７Ａに形成された接合中間層３０にアルゴンビーム１４ａを照射して、接合中間層３０を形成するアモルファスシリコンの一部をスパッタリングすることにより、第２ウェハ１８の表面１８Ａに接合中間層３０を形成するため、作業手順を簡素化し、第１ウェハ１７及び第２ウェハ１８の各表面１７Ａ，１８Ａに接合中間層３０を簡単に形成することができる。
次に、半導体装置２０の別の製造手順について説明する。図１４−１〜図１４−４は、第１ウェハと第２ウェハとを接合する別の工程を示す工程説明図である。この場合においても、前提として、第１ウェハ１７と第２ウェハ１８は、それぞれ表面１７Ａ，１８Ａに接合電極２３，２６及び絶縁層２２，２５がそれぞれ露出した状態に、別の作業工程によって事前に製造されている。
図１４−１に示すように、第１ウェハ１７が常温接合装置１０の真空チャンバ１１内に搬送され、この第１ウェハ１７は、表面１７Ａが鉛直下方を向くように、上側ステージ１２の静電チャック１２Ａに支持される。同様に、第２ウェハ１８が真空チャンバ１１内に搬送され、この第２ウェハ１８は、表面１８Ａが鉛直上方を向くように、下側ステージ１３の上面に載置される。真空チャンバ１１内は真空雰囲気に維持されている。この状態で、高速原子ビーム源１４，１５からそれぞれ第１ウェハ１７の表面１７Ａ，第２ウェハ１８の表面１８Ａに向けて、アルゴンビーム１４ａ，１５ａを出射する。このアルゴンビーム１４ａ，１５ａは、第１ウェハ１７の表面１７Ａ，第２ウェハ１８の表面１８Ａにそれぞれ照射され、該表面１７Ａ，１８Ａが活性化される。
続いて、図１４−２に示すように、表面１７Ａ，１８Ａが活性化された第１ウェハ１７及び第２ウェハ１８は、真空チャンバ１１から成膜チャンバ４０に移送される。この場合、第１ウェハ１７及び第２ウェハ１８は、外気（酸素）に触れないように、真空の搬送路によって搬送されることが好ましい。成膜チャンバ４０は、第１ウェハ１７の表面１７Ａ及び第２ウェハ１８の表面１８Ａに上記した接合中間層３０を成膜するためのチャンバであり、成膜チャンバ４０内には、化学気相成長装置（不図示）が配置されている。化学気相成長法は、第１ウェハ１７及び第２ウェハ１８を所定条件で加熱した状態で、第１ウェハ１７の表面１７Ａ及び第２ウェハ１８の表面１８Ａに、シリコンを含む原料ガスを供給し、これら表面１７Ａ，１８Ａでの化学反応により接合中間層３０を形成するものである。この化学気相成長法においても、接合中間層３０はアモルファス（非晶質）シリコンにより形成される。この構成では、接合中間層３０を別途形成することができるため、接合工程の処理時間の短縮化を図ることができる。
続いて、図１４−３に示すように、接合中間層３０が形成された第１ウェハ１７及び第２ウェハ１８を真空チャンバ１１内に搬送する。そして、第１ウェハ１７は、接合中間層３０が鉛直下方を向くように、上側ステージ１２の静電チャック１２Ａに支持され、第２ウェハ１８は、接合中間層３０が鉛直上方を向くように、下側ステージ１３の上面に載置される。真空チャンバ１１内は真空雰囲気に維持されている。この状態で、高速原子ビーム源１４，１５からそれぞれ第１ウェハ１７，第２ウェハ１８に形成された接合中間層３０，３０に向けて、アルゴンビーム１４ａ，１５ａを出射する。このアルゴンビーム１４ａ，１５ａは、第１ウェハ１７，第２ウェハ１８の接合中間層３０，３０の表面にそれぞれ照射され、該接合中間層３０，３０の表面が活性化される。
続いて、第１ウェハ１７と第２ウェハ１８とのアライメントを行った後、図１４−４に示すように、上側ステージ１２の圧接機構１２Ｂを動作させることで、第１ウェハ１７を支持した静電チャック１２Ａを鉛直下方に下降させ、第１ウェハ１７と第２ウェハ１８とを圧接する。これにより、第１ウェハ１７の表面１７Ａと第２ウェハ１８の表面１８Ａとが接合中間層３０を介して接合され、半導体装置２０が形成される。続いて、真空チャンバ１１内で半導体装置２０（第１ウェハ１７及び第２ウェハ１８）を所定温度（例えば５０℃〜４００℃）で加熱する。これにより、第１接合電極２３及び第２接合電極２６の銅Ｃｕと、接合中間層３０のアモルファスシリコンとの合金化が促進され、第１接合電極２３と第２接合電極２６との接合がより強固となり、電気特性が向上する。
次に、別の実施形態について説明する。図１５−１は、別の実施形態に係る第１ウェハと第２ウェハの接合前の構成を模式的に示す断面図であり、図１５−２は、別の実施形態に係る第１ウェハと第２ウェハとを接合した状態の構成を模式的に示す断面図である。上記した構成では、第１ウェハ１７の表面１７Ａ、及び、第２ウェハ１８の表面１８Ａは、それぞれ平坦面に形成され、これら表面１７Ａ，１８Ａ同士は密接するように形成されていた。これに対し、この別の実施形態では、図１５−１に示すように、表面１７Ａには、第１半導体基材１２１上に積層された第１絶縁層１２２と第１接合電極１２３とが露出しており、第１絶縁層１２２の表面１２２Ａの高さ位置が第１接合電極１２３の表面１２３Ａの高さ位置よりも低く形成されている。この高さ位置の差ｔは、接合中間層３０と同程度の１ｎｍ〜１００ｎｍ程度に設定されている。同様に、表面１８Ａには、第２半導体基材１２４上に積層された第２絶縁層１２５と第２接合電極１２６とが露出しており、第２絶縁層１２５の表面１２５Ａの高さ位置が第２接合電極１２６の表面１２６Ａの高さ位置よりも低く形成されている。この高さ位置の差ｔは、接合中間層３０と同程度の１ｎｍ〜１００ｎｍ程度に設定されている。この他の構成については、上記した実施形態の構成と同様であるため説明を省略する。
この構成によれば、第１ウェハ１７と第２ウェハ１８とを圧接した際に、この圧接荷重が第１接合電極１２３及び第２接合電極１２６にかかるため、図１５−２に示すように、接合中間層３０は、第１接合電極１２３と第２接合電極１２６とにより破断され、第１接合電極１２３と第２接合電極１２６同士が直接的に接合される。これにより、第１接合電極１２３と第２接合電極１２６との間の接合において良好な電気特性及び接合強度を得ることが可能となる。
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、接合中間層３０を第１ウェハ１７及び第２ウェハ１８の表面１７Ａ，１８Ａの両方に形成したが、一方に形成してもよい。また、上記実施形態では、第１接合電極１２３及び第２接合電極１２６をそれぞれ第１絶縁層１２２及び第２絶縁層１２５よりも突となる形状としたが、第１接合電極１２３または第２接合電極１２６の一方であっても良い。また、上記実施形態では、接合中間層３０をスパッタリングまたは化学気相成長法によって形成する構成を説明したが、蒸着によって接合中間層３０を形成しても良い。蒸着は、真空容器の中で、蒸着材料（例えばシリコン）を加熱し、気化または昇華して、離れた位置に置かれた基板の表面に付着させて薄膜を形成するものである。この方法によっても、接合中間層３０はアモルファス（非晶質）シリコンにより形成される。この構成では、接合中間層３０を別途形成することができるため、接合工程の処理時間の短縮化を図ることができる。
１０ 常温接合装置
１１ 真空チャンバ
１２ 上側ステージ
１２Ａ 静電チャック
１２Ｂ 圧接機構
１３ 下側ステージ
１４，１５ 高速原子ビーム源
１４ａ，１５ａ アルゴンビーム
１７ 第１ウェハ（基板）
１７Ａ 表面（接合面）
１８ 第２ウェハ（基板）
１８Ａ 表面（接合面）
２０ 半導体装置
２１，１２１ 第１半導体基材
２２，１２２ 第１絶縁層（絶縁材）
２３，１２３ 第１接合電極（導電材）
２４，１２４ 第２半導体基材
２５，１２５ 第２絶縁層（絶縁材）
２６，１２６ 第２接合電極（導電材）
３０ 接合中間層
３１ ベアウェハ
４０ 成膜チャンバ
１２２Ａ 表面
１２３Ａ 表面
１２５Ａ 表面
１２６Ａ 表面

Claims (9)

  1. 半導体基材の接合面に導電材及び絶縁材がそれぞれ露出した一対の基板を備え、前記基板同士を常温接合した半導体装置であって、
    一対の前記接合面の間に、単独では非導電性を示すと共に前記導電材と結合して導電性を示す接合中間層を備えることを特徴とする半導体装置。
  2. 前記基板の前記絶縁材同士は、前記接合中間層を介して接合されることを特徴とする請求項１に記載の半導体装置。
  3. 前記接合中間層は、非晶質半導体材料で形成されることを特徴とする請求項１または２に記載の半導体装置。
  4. 少なくとも一方の基板は、前記接合面における前記絶縁材の高さ位置が前記導電材よりも低く形成されることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
  5. 半導体基材の接合面に導電材及び絶縁材がそれぞれ露出した一対の基板同士を常温接合して製造した半導体装置の製造方法であって、
    前記基板の接合面をそれぞれ活性化させる工程と、
    活性化された前記接合面の少なくとも一方に、単独では非導電性を示すと共に前記導電材と結合して導電性を示す接合中間層を形成する工程と、
    前記接合中間層を介して、一対の前記基板同士を圧接する工程と、を備えたことを特徴とする半導体装置の製造方法。
  6. 前記接合中間層は、半導体材料の蒸着やスパッタリング、または、化学気相成長により形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 半導体材料に高速原子ビームを照射して、前記半導体材料をスパッタリングすることにより、一方の前記基板の接合面に前記接合中間層を形成した後、該接合面に形成された接合中間層に高速原子ビームを照射して、該接合中間層を形成する前記半導体材料の一部をスパッタリングすることにより、他方の前記基板の接合面に前記接合中間層を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 少なくとも一方の前記基板は、前記接合面における前記絶縁材の高さ位置が前記導電材よりも低く形成され、前記接合中間層は、前記基板同士を圧接する際に前記導電材により破断され、該導電材同士が直接的に接合されることを特徴とする請求項５から７のいずれか一項に記載の半導体装置の製造方法。
  9. 一対の前記基板を圧接した後に、該基板を所定の温度で加熱する工程を備えたことを特徴とする請求項５から８のいずれか一項に記載の半導体装置の製造方法。
JP2014259115A 2014-12-22 2014-12-22 半導体装置及び半導体装置の製造方法 Active JP6165127B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2014259115A JP6165127B2 (ja) 2014-12-22 2014-12-22 半導体装置及び半導体装置の製造方法
PCT/JP2015/078518 WO2016103846A1 (ja) 2014-12-22 2015-10-07 半導体装置及び半導体装置の製造方法
EP15872415.3A EP3240015B1 (en) 2014-12-22 2015-10-07 Semiconductor device and semiconductor device manufacturing method
KR1020177017033A KR101994011B1 (ko) 2014-12-22 2015-10-07 반도체 장치 및 반도체 장치의 제조 방법
US15/537,646 US10486263B2 (en) 2014-12-22 2015-10-07 Room-temperature-bonded semiconductor device and manufacturing method of room-temperature-bonded semiconductor device
CN201580069954.0A CN107112199B (zh) 2014-12-22 2015-10-07 半导体装置及半导体装置的制造方法
TW104143236A TWI596651B (zh) 2014-12-22 2015-12-22 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014259115A JP6165127B2 (ja) 2014-12-22 2014-12-22 半導体装置及び半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2016119415A true JP2016119415A (ja) 2016-06-30
JP2016119415A5 JP2016119415A5 (ja) 2016-09-08
JP6165127B2 JP6165127B2 (ja) 2017-07-19

Family

ID=56149883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014259115A Active JP6165127B2 (ja) 2014-12-22 2014-12-22 半導体装置及び半導体装置の製造方法

Country Status (7)

Country Link
US (1) US10486263B2 (ja)
EP (1) EP3240015B1 (ja)
JP (1) JP6165127B2 (ja)
KR (1) KR101994011B1 (ja)
CN (1) CN107112199B (ja)
TW (1) TWI596651B (ja)
WO (1) WO2016103846A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7222493B2 (ja) 2021-04-28 2023-02-15 日本電産マシンツール株式会社 半導体装置の製造方法、及び常温接合装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
CN111370339B (zh) * 2020-03-20 2022-02-22 中国科学院半导体研究所 晶圆的室温等静压金属键合方法
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
WO2022187402A1 (en) * 2021-03-03 2022-09-09 Invensas Bonding Technologies, Inc. Contact structures for direct bonding
FR3134227A1 (fr) * 2022-04-04 2023-10-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de collage d’un premier substrat au niveau d’une surface présentant une nanotopologie élastique
CN116092953B (zh) * 2023-03-07 2023-07-18 天津中科晶禾电子科技有限责任公司 一种晶圆键合装置、方法及复合衬底组件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133341A (ja) * 1987-11-19 1989-05-25 Hitachi Ltd 半導体基板の製造方法及び半導体装置の製造方法
JPH0684733A (ja) * 1992-09-03 1994-03-25 Hitachi Ltd 半導体集積回路装置とその製造方法及び半導体集積回路製造装置
JPH1092702A (ja) * 1996-09-18 1998-04-10 Agency Of Ind Science & Technol シリコンウェハーの常温接合法
JPH10256263A (ja) * 1997-03-11 1998-09-25 Nec Corp Ｓｏｉ基板およびその製造方法
JP2012238729A (ja) * 2011-05-12 2012-12-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19648759A1 (de) * 1996-11-25 1998-05-28 Max Planck Gesellschaft Verfahren zur Herstellung von Mikrostrukturen sowie Mikrostruktur
FR2783969B1 (fr) * 1998-09-28 2002-01-18 Commissariat Energie Atomique Dispositif hybride et procede de realisation de composants electriquement actifs par assemblage
US6387736B1 (en) * 1999-04-26 2002-05-14 Agilent Technologies, Inc. Method and structure for bonding layers in a semiconductor device
JP4275806B2 (ja) * 1999-06-01 2009-06-10 株式会社ルネサステクノロジ 半導体素子の実装方法
FR2798224B1 (fr) * 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
EP1512996A4 (en) * 2002-05-28 2005-11-16 Matsushita Electric Works Ltd MATERIAL FOR JOINT MOUNTING OF OPTICAL CIRCUIT SUBSTRATE / ELECTRICAL CIRCUIT AND MIXED MOUNTING OF OPTICAL CIRCUIT SUBSTRATE / ELECTRICAL CIRCUIT
US7114361B2 (en) * 2003-09-12 2006-10-03 Board Of Supervisors Of Louisiana State University And Agricultural And Mechanical College Microscale compression molding of metals with surface engineered LIGA inserts
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
EP1557449A1 (en) * 2004-01-22 2005-07-27 3M Innovative Properties Company Adhesive tape for structural bonding
JP3790995B2 (ja) * 2004-01-22 2006-06-28 有限会社ボンドテック 接合方法及びこの方法により作成されるデバイス並びに接合装置
FR2872625B1 (fr) * 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
US7550366B2 (en) * 2005-12-02 2009-06-23 Ayumi Industry Method for bonding substrates and device for bonding substrates
US7345344B2 (en) * 2006-02-16 2008-03-18 Freescale Semiconductor, Inc. Embedded substrate interconnect for underside contact to source and drain regions
JP4162094B2 (ja) 2006-05-30 2008-10-08 三菱重工業株式会社 常温接合によるデバイス、デバイス製造方法ならびに常温接合装置
JP4172806B2 (ja) * 2006-09-06 2008-10-29 三菱重工業株式会社 常温接合方法及び常温接合装置
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
JP4967842B2 (ja) * 2007-06-18 2012-07-04 セイコーエプソン株式会社 シリコン基材の接合方法、液滴吐出ヘッド、液滴吐出装置および電子デバイス
EP2197782B1 (en) * 2007-09-12 2020-03-04 Smoltek AB Connecting and bonding adjacent layers with nanostructures
JP4786693B2 (ja) * 2008-09-30 2011-10-05 三菱重工業株式会社 ウェハ接合装置およびウェハ接合方法
JP5342210B2 (ja) * 2008-10-30 2013-11-13 三菱重工業株式会社 アライメント装置制御装置およびアライメント方法
JP4796120B2 (ja) * 2008-12-11 2011-10-19 三菱重工業株式会社 常温接合装置
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
US9608119B2 (en) * 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) * 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8647962B2 (en) * 2010-03-23 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging bond
JP4831844B1 (ja) * 2010-09-28 2011-12-07 三菱重工業株式会社 常温接合装置および常温接合方法
US8563396B2 (en) * 2011-01-29 2013-10-22 International Business Machines Corporation 3D integration method using SOI substrates and structures produced thereby
WO2012105473A1 (ja) * 2011-01-31 2012-08-09 ボンドテック株式会社 接合基板作製方法、接合基板、基板接合方法、接合基板作製装置、及び基板接合体
WO2012105474A1 (ja) 2011-01-31 2012-08-09 ボンドテック株式会社 接合面作製方法、接合基板、基板接合方法、接合面作製装置、及び基板接合体
KR20130016682A (ko) * 2011-08-08 2013-02-18 에스케이하이닉스 주식회사 듀얼 레이어 구조의 반도체칩과 듀얼 레이어 구조의 반도체칩을 갖는 패키지들 및 그 제조방법
JP2013098186A (ja) * 2011-10-27 2013-05-20 Mitsubishi Heavy Ind Ltd 常温接合装置
US20150125659A1 (en) * 2012-06-15 2015-05-07 Mitsubishi Rayon Co., Ltd. Laminate
KR20150032845A (ko) * 2012-06-15 2015-03-30 스미또모 가가꾸 가부시키가이샤 복합 기판의 제조 방법 및 복합 기판
EP2879176B1 (en) * 2012-07-25 2019-12-04 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrates, and hybrid substrate
US8724060B2 (en) * 2012-08-02 2014-05-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method for manufacturing liquid crystal display module with photovoltaic cell and liquid crystal display module manufactured with same
JP6037734B2 (ja) * 2012-09-07 2016-12-07 三菱重工工作機械株式会社 常温接合装置および常温接合方法
JP6065176B2 (ja) * 2012-09-27 2017-01-25 三菱重工工作機械株式会社 常温接合装置および常温接合方法
KR102115631B1 (ko) * 2012-10-15 2020-05-26 신에쓰 가가꾸 고교 가부시끼가이샤 나노카본막의 제작 방법 및 나노카본막
JP2014107393A (ja) * 2012-11-27 2014-06-09 Mitsubishi Heavy Ind Ltd 常温接合デバイス、常温接合デバイスを有するウェハおよび常温接合方法
US9446467B2 (en) * 2013-03-14 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate rinse module in hybrid bonding platform
US20150048509A1 (en) * 2013-08-16 2015-02-19 Globalfoundries Singapore Pte. Ltd. Cmos compatible wafer bonding layer and process
US9293303B2 (en) * 2013-08-30 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Low contamination chamber for surface activation
WO2015040784A1 (ja) * 2013-09-17 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
WO2015040798A1 (ja) * 2013-09-20 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
KR20150135452A (ko) * 2013-09-27 2015-12-02 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 스테인리스강 부재의 접합 방법 및 스테인리스강
JP2015115446A (ja) * 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US9437572B2 (en) * 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
JP6125443B2 (ja) * 2014-01-17 2017-05-10 三菱重工工作機械株式会社 常温接合装置
US9478471B2 (en) * 2014-02-19 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for verification of bonding alignment
US9190345B1 (en) * 2014-03-28 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9257414B2 (en) * 2014-04-10 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor structure and method
US9455158B2 (en) * 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9508685B2 (en) * 2014-07-29 2016-11-29 Empire Technology Development Llc Vertically integrated wafers with thermal dissipation
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
US9852988B2 (en) * 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10020336B2 (en) * 2015-12-28 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device using three dimentional (3D) integration
JP2017139266A (ja) * 2016-02-01 2017-08-10 株式会社東芝 複合基板、半導体装置、およびこれらの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133341A (ja) * 1987-11-19 1989-05-25 Hitachi Ltd 半導体基板の製造方法及び半導体装置の製造方法
JPH0684733A (ja) * 1992-09-03 1994-03-25 Hitachi Ltd 半導体集積回路装置とその製造方法及び半導体集積回路製造装置
JPH1092702A (ja) * 1996-09-18 1998-04-10 Agency Of Ind Science & Technol シリコンウェハーの常温接合法
JPH10256263A (ja) * 1997-03-11 1998-09-25 Nec Corp Ｓｏｉ基板およびその製造方法
JP2012238729A (ja) * 2011-05-12 2012-12-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7222493B2 (ja) 2021-04-28 2023-02-15 日本電産マシンツール株式会社 半導体装置の製造方法、及び常温接合装置

Also Published As

Publication number Publication date
CN107112199A (zh) 2017-08-29
JP6165127B2 (ja) 2017-07-19
TW201635338A (zh) 2016-10-01
EP3240015A4 (en) 2018-08-01
US20170355040A1 (en) 2017-12-14
EP3240015A1 (en) 2017-11-01
WO2016103846A1 (ja) 2016-06-30
KR101994011B1 (ko) 2019-06-27
US10486263B2 (en) 2019-11-26
TWI596651B (zh) 2017-08-21
CN107112199B (zh) 2021-08-17
EP3240015B1 (en) 2022-11-23
KR20170086619A (ko) 2017-07-26

Similar Documents

Publication Publication Date Title
JP6165127B2 (ja) 半導体装置及び半導体装置の製造方法
KR102413942B1 (ko) 그래핀 시트 상의 패시베이션 층의 침착
JP5560595B2 (ja) 半導体装置の製造方法
JP6521401B1 (ja) 熱電素子、発電装置、及び熱電素子の製造方法
US11145531B2 (en) Substrate fixing device
JP2008153194A (ja) 加熱装置
US10710192B2 (en) Method for adhering a first structure and a second structure
JPWO2013154107A1 (ja) 高分子フィルムと高分子フィルムとを接合する方法、高分子フィルムと無機材料基板とを接合する方法、高分子フィルム積層体及び高分子フィルムと無機材料基板との積層体
JP2010098195A (ja) 配線構造及び配線構造の製造方法
JP6952629B2 (ja) 半導体装置
US20150243399A1 (en) Conductive film, method for producing the same and array substrate comprising the same
CN105789108B (zh) 功率晶体管芯片的制作方法及功率晶体管芯片
JP2008205415A (ja) 静電チャック
Jung et al. Electrical properties of Si-Si interfaces obtained by room temperature covalent wafer bonding
JP6399776B2 (ja) 封止方法及びそれに関連するデバイス
JP6708087B2 (ja) 半導体装置の製造方法
KR20150111147A (ko) 하이브리드 정전척 및 그 제조방법
KR101397132B1 (ko) 정전척의 제조방법
US20150187725A1 (en) Method of joining silver paste
JP2017016957A (ja) 基板接合体及びその製造方法
KR20240004346A (ko) 반도체 장치의 제조 방법 및 상온 접합 장치
JP2009246325A (ja) 静電チャック
JP2023005533A (ja) 半導体デバイスおよび半導体デバイスの製造方法
JP2020053579A (ja) 静電チャック
KR20180014437A (ko) 정전기 척을 위한 열 실드

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160719

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170620

R150 Certificate of patent or registration of utility model

Ref document number: 6165127

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250