JP2023005533A - 半導体デバイスおよび半導体デバイスの製造方法 - Google Patents

半導体デバイスおよび半導体デバイスの製造方法 Download PDF

Info

Publication number
JP2023005533A
JP2023005533A JP2021107522A JP2021107522A JP2023005533A JP 2023005533 A JP2023005533 A JP 2023005533A JP 2021107522 A JP2021107522 A JP 2021107522A JP 2021107522 A JP2021107522 A JP 2021107522A JP 2023005533 A JP2023005533 A JP 2023005533A
Authority
JP
Japan
Prior art keywords
sputtering
semiconductor device
electrode
heating temperature
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021107522A
Other languages
English (en)
Inventor
徳久 永田
Norihisa Nagata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2021107522A priority Critical patent/JP2023005533A/ja
Priority to US17/727,824 priority patent/US20220415712A1/en
Publication of JP2023005533A publication Critical patent/JP2023005533A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Figure 2023005533000001
【課題】半導体デバイスの製造において、金属電極の埋め込み性と平坦性を向上することが好ましい。
【解決手段】半導体基板を備える半導体デバイスの製造方法であって、半導体基板の上方に、層間絶縁膜を形成する層間絶縁膜形成段階と、層間絶縁膜において、半導体基板の上面の一部を露出させるコンタクトホールを形成するコンタクトホール形成段階と、層間絶縁膜の上方およびコンタクトホール内に、ＤＣスパッタリングによりアルミニウム元素を含む金属電極を形成する電極形成段階とを備え、電極形成段階における金属電極を形成する工程の少なくとも一部において、半導体基板を加熱する温度である加熱温度は、４００℃以上であり、ＤＣスパッタリングパワーは、５ｋＷ以下である半導体デバイスの製造方法を提供する。
【選択図】図２

Description

本発明は、半導体デバイスおよび半導体デバイスの製造方法に関する。
従来から、半導体デバイスの製造方法において、「半導体基板の加熱温度を制御し、金属電極のグレインサイズ（粒径）を制御する」技術が知られている。（例えば、特許文献１参照）。
特許文献１ 特開２０１９－１４５６６７号公報
半導体デバイスの製造において、金属電極の埋め込み性と平坦性を向上することが好ましい。
上記課題を解決するために、本発明の一つの態様においては、半導体基板を備える半導体デバイスの製造方法を提供する。半導体デバイスの製造方法は、層間絶縁膜形成段階を備えてよい。層間絶縁膜形成段階において、半導体基板の上方に、層間絶縁膜を形成してよい。半導体デバイスの製造方法は、コンタクトホール形成段階を備えてよい。コンタクトホール形成段階では、層間絶縁膜において、半導体基板の上面の一部を露出させるコンタクトホールを形成してよい。半導体デバイスの製造方法は、電極形成段階を備えてよい。電極形成段階において、層間絶縁膜の上方およびコンタクトホール内に、ＤＣスパッタリングによりアルミニウム元素を含む金属電極を形成してよい。電極形成段階における金属電極を形成する工程の少なくとも一部において、半導体基板を加熱する温度である加熱温度は、４００℃以上であってよい。電極形成段階における金属電極を形成する工程の少なくとも一部において、ＤＣスパッタリングパワーは、５ｋＷ以下であってよい。
加熱温度は、５００℃以下であってよい。ＤＣスパッタリングパワーは、０．５ｋＷ以上であってよい。
電極形成段階は、第１スパッタリング段階を備えてよい。第１スパッタリング段階は、ＤＣスパッタリングによりアルミニウム元素を含み、金属電極の一部である第１電極層を形成してよい。電極形成段階は、第１スパッタリング段階の後に、第２スパッタリング段階を備えてよい。第２スパッタリング段階において、ＤＣスパッタリングによりアルミニウム元素を含み、金属電極の一部である第２電極層を形成してよい。第１スパッタリング段階および第２スパッタリング段階の少なくとも一方において、加熱温度は、４００℃以上であってよい。第１スパッタリング段階および第２スパッタリング段階の少なくとも一方において、ＤＣスパッタリングパワーは、５ｋＷ以下であってよい。
第２スパッタリング段階において、加熱温度は、４００℃以上であってよい。第２スパッタリング段階において、ＤＣスパッタリングパワーは、５ｋＷ以下であってよい。
第１スパッタリング段階において、ＤＣスパッタリングパワーは、５ｋＷ以上であってよい。第１スパッタリング段階において、層間絶縁膜の上端まで第１電極層を形成してよい。第１電極層の厚さは、金属電極の厚さの半分以上であってよい。第１スパッタリング段階において、加熱温度は、４００℃以上であってよい。
加熱温度に基づいて、第１電極層および第２電極層の厚みの比率を変化させてよい。加熱温度が高いほど、第１電極層に対する第２電極層の厚みの比率を小さくしてよい。
第１スパッタリング段階において、加熱温度は、４００℃以上であってよい。第１スパッタリング段階において、ＤＣスパッタリングパワーは、５ｋＷ以下であってよい。第２スパッタリング段階において、加熱温度は、４００℃以上であってよい。第２スパッタリング段階において、ＤＣスパッタリングパワーは、５ｋＷ以上であってよい。加熱温度が高いほど、第１電極層に対する第２電極層の厚みの比率を大きくしてよい。
本発明の第２の態様においては、半導体デバイスを提供する。半導体デバイスは、半導体基板を備えてよい。半導体デバイスは、層間絶縁膜を備えてよい。層間絶縁膜は、半導体基板の上面の一部を露出させるコンタクトホールを有してよい。層間絶縁膜は、半導体基板の上方に設けられてよい。半導体デバイスは、金属電極を備えてよい。金属電極は、層間絶縁膜の上方およびコンタクトホール内に設けられてよい。金属電極の上面の凹凸は、層間絶縁膜の厚みの半分以下であってよい。金属電極の厚みは、７．０μｍ以下であってよい。コンタクトホールの幅は、１．５μｍ以下であってよい。
金属電極の上面の凹凸は、０．５μｍ以下であってよい。層間絶縁膜の厚みは、０．５μｍ以上であってよい。金属電極は、第１電極層と、第２電極層とが積層されていてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図１は、半導体デバイス１００の製造方法のフローチャートの一例を説明する図である。 半導体デバイス１００の製造方法の実施例を説明する図である。 電極形成段階Ｓ１０４を説明する図である。 実施例における半導体デバイス１００の一例を説明する図である。 比較例における半導体デバイス１００の一例を説明する図である。 比較例における半導体デバイス１００の他の例を説明する図である。 比較例における半導体デバイス１００の他の例を説明する図である。 比較例における半導体デバイス１００の他の例を説明する図である。 比較例における半導体デバイス１００の他の例を説明する図である。 半導体デバイス１００の製造方法のフローチャートの他の例を説明する図である。 第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の一例を説明する図である。 第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の他の例を説明する図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
図１は、半導体デバイス１００（図２参照）の製造方法のフローチャートの一例を説明する図である。半導体デバイス１００の製造方法は、準備段階Ｓ１０１、層間絶縁膜形成段階Ｓ１０２、コンタクトホール形成段階Ｓ１０３および電極形成段階Ｓ１０４を備える。
図２は、半導体デバイス１００の製造方法の実施例を説明する図である。半導体デバイス１００は、一例として、インバータ等の電力変換装置として機能する。半導体デバイス１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオード、これらを組み合わせたＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴ、または、ＭＯＳトランジスタ等を備えてもよい。半導体デバイス１００は、これらの例に限定されない。
まず、準備段階Ｓ１０１において、半導体基板１０を準備する。半導体デバイス１００は、半導体基板１０を備える。半導体基板１０は、複数の半導体デバイス１００を含むウエハであってよく、ウエハから切り出された基板であってもよい。半導体基板１０の材質は、シリコン（Ｓｉ）あるいは炭化珪素（ＳｉＣ）であってよい。半導体デバイス１００は、ウエハ状の半導体基板１０をダイシングすることにより、複数製造されてよい。半導体基板１０は、上面２１を有する。
半導体基板１０の上面２１は、ＩＧＢＴやＭＯＳトランジスタ等のゲート構造が形成される面であってよい。ゲート構造は、例えばゲート電極、ゲート絶縁膜、ソース領域、エミッタ領域、および、チャネル領域の少なくとも一つを含む構造である。半導体基板１０の上面２１は、いわゆるデバイス面であってよい。
準備段階Ｓ１０１の前において、半導体基板１０の上面２１には所定のパターンが形成された状態であってよい。例えば、準備段階Ｓ１０１の前において、半導体基板１０の上面２１にはゲート構造が形成された状態であってよい。準備段階Ｓ１０１の前において、半導体基板１０の所定の領域に不純物を注入する段階、半導体基板１０をアニールする段階が実施されてよい。なお図２において、半導体基板１０の上面２１に設けられるゲート構造等の構成を省略している。
次に、層間絶縁膜形成段階Ｓ１０２において、層間絶縁膜３８を形成する。層間絶縁膜形成段階Ｓ１０２において、半導体基板１０の上方に、層間絶縁膜３８を形成する。本例において、半導体基板１０の上面２１に、層間絶縁膜３８を形成する。層間絶縁膜形成段階Ｓ１０２において、半導体基板１０の上面２１の全体に、層間絶縁膜３８を形成してよい。
層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８は、一例として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。層間絶縁膜３８は、一例として、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜される。層間絶縁膜３８は、その他公知の方法により成膜されてよい。
次に、コンタクトホール形成段階Ｓ１０３において、層間絶縁膜３８にコンタクトホール５４を形成する。本例において、コンタクトホール５４は、半導体基板１０の上面２１の一部を露出させる。コンタクトホール５４は、半導体基板１０の上面２１の全体を露出させなくてよい。コンタクトホール５４を形成することにより、層間絶縁膜３８は、半導体基板１０の上面２１の一部に設けられる。一例として、層間絶縁膜３８は、ゲート電極の上方を覆うように設けられる。
コンタクトホール５４は、エッチング処理によって形成されてよい。エッチング処理は、ドライエッチング、ウェットエッチング等である。エッチング処理は、公知の方法により実施されてよい。コンタクトホール形成段階Ｓ１０３において、レジストパターンが設けられた状態で、エッチング処理が実施されてよい。コンタクトホール形成段階Ｓ１０３において、エッチング処理後に層間絶縁膜３８のリフロー処理が行われてよい。一例として、層間絶縁膜３８リフロー処理は、窒素雰囲気の中で、温度は１０００℃程度で、時間は２５分程度の処理条件で行う。
コンタクトホール形成段階Ｓ１０３の後、電極形成段階Ｓ１０４の前において、層間絶縁膜３８の上方に、バリアメタルを成膜してよい。図２において、バリアメタルを省略している。バリアメタルは、Ｔｉを含んでよい。バリアメタルは、ＴｉＮを含んでよい。バリアメタルは、ＴｉとＴｉＮの積層であってよい。バリアメタルがＴｉとＴｉＮの積層の場合、Ｔｉの厚みは、５０ｎｍ程度、ＴｉＮの厚みは、１００ｎｍ程度であってよい。本明細書において、厚みとは、Ｚ軸方向における上面と下面の高さの差のことである。バリアメタルは、ＤＣマグネトロンスパッタリング装置で成膜してよい。
電極形成段階Ｓ１０４において、金属電極５２を形成する。金属電極５２は、半導体デバイス１００のいわゆる主電極であってよい。主電極とは、半導体基板１０の上面２１の上方に配置された電極のうち、上面視における面積が最大の電極であってよい。主電極とは、例えばトランジスタ部のエミッタ領域またはソース領域と電気的に接続されてよく、ダイオード部のアノード領域と電気的に接続されてよい。
金属電極５２は、層間絶縁膜３８の上方に設けられてよい。本例では、層間絶縁膜３８を覆うように金属電極５２が設けられる。また、金属電極５２は、コンタクトホール５４内に設けられてよい。本例では、コンタクトホール５４内に金属電極５２が充填される。
図３は、電極形成段階Ｓ１０４を説明する図である。電極形成段階Ｓ１０４は、装置２００により実施される。図３において、装置２００を模式的に表している。装置２００は、スパッタリング装置であってよい。本例の装置２００は、ＤＣマグネトロンスパッタリング装置等のＤＣスパッタリング装置である。電極形成段階Ｓ１０４において、ＤＣスパッタリングにより金属電極５２を形成してよい。
装置２００は、支持台３０、ターゲット４０および電源５０を備える。電極形成段階Ｓ１０４において、支持台３０の上方に半導体デバイス１００を載置してよい。本例では、支持台３０の上面に接して、半導体デバイス１００が載置される。また、装置２００は、ＤＣマグネトロンスパッタリング装置であるため、装置２００は、磁力を発生させるマグネット（不図示）を有していてよい。
ターゲット４０とは、金属電極５２の材料である。本例では、ターゲット４０は、アルミニウム元素を含む。つまり、金属電極５２は、アルミニウム元素を含む。ターゲット４０は、ＡｌＳｉであってよい。ターゲット４０のアルミニウム元素は、９０ｗｔ％以上であってよい。
電源５０は、電力を印加する。本例では、陽極を接地接続とし、陰極をターゲット４０に接続して、電力を印加する。支持台３０は、フロート電位となっていてよい。電源５０の印加する電力を、ＤＣスパッタリングパワーＷ１とする。
電極形成段階Ｓ１０４において、金属電極５２を形成するにあたり、まず装置２００内を真空にする。装置２００内は、真空ポンプ等で真空にする。装置２００内を真空にした後、微量のガスを装置２００内に導入する。本例において、ガスはアルゴンガスである。ガスを導入後、装置２００内のガス圧は、一例として、０．３Ｐａである。装置２００内のガス圧は、０．３Ｐａ程度であってよい。
電源５０が電力を印加することにより、アルゴン元素が放電してプラスイオン（アルゴンイオン６０）になり、プラズマを発生させる。そして、アルゴンイオン６０は、陰極であるターゲット４０に引き寄せられ、ターゲット４０と衝突する。そのため、ターゲット４０からＡｌＳｉ分子（分子６２）が放出される。放出された分子６２は、向かい合う半導体デバイス１００に付着し、半導体デバイス１００に金属電極５２を形成することができる。
電極形成段階Ｓ１０４において、半導体基板１０を加熱する。半導体基板１０を加熱する温度を加熱温度Ｔ１とする。本例では、支持台３０を介して半導体基板１０を加熱する。つまり、支持台３０の上面の温度を加熱温度Ｔ１とすることで、半導体基板１０を加熱してよい。
本例では、加熱温度Ｔ１を４００℃以上とする。加熱温度Ｔ１を４００℃以上とすることにより、成膜の際の粒成長が促進されて埋め込み性を向上することができる。本例における加熱温度Ｔ１は、４３０℃である。また、加熱温度を高くしすぎると、装置２００の負担が大きくなり、装置２００の特性が劣化する場合がある。加熱温度Ｔ１は、５００℃以下にすることが好ましい。
また本例において、電極形成段階Ｓ１０４では、ＤＣスパッタリングパワーＷ１は５ｋＷ以下にする。ＤＣスパッタリングパワーＷ１を下げることにより、成膜レートを下げることができる。したがって成膜時間が長くなり、リフロー効果により金属電極５２の平坦性を上げることができる。ＤＣスパッタリングパワーＷ１が５ｋＷ以下の際、ＤＣスパッタリングの成膜レートは８ｎｍ／ｓｅｃ以下であってよい。本例のＤＣスパッタリングパワーＷ１は、３ｋＷである。この際の成長レートは５ｎｍ／ｓｅｃであった。また、最低限の成膜レートを確保するため、ＤＣスパッタリングパワーは、０．５ｋＷ以上にすることが好ましい。
電極形成段階Ｓ１０４における金属電極５２を形成する工程の少なくとも一部において、加熱温度Ｔ１は、４００℃以上であり、ＤＣスパッタリングパワーＷ１は、５ｋＷ以下であってよい。本例では、電極形成段階Ｓ１０４における金属電極５２を形成する全工程において、加熱温度Ｔ１は、４００℃以上であり、ＤＣスパッタリングパワーＷ１は、５ｋＷ以下である。
図４は、実施例における半導体デバイス１００の一例を説明する図である。図４は、電極形成段階Ｓ１０４後の半導体デバイス１００を示している。実施例における条件は、ＤＣスパッタリングパワーＷ１が３ｋＷ、温度Ｔ１が４３０℃である。また、ガス圧は、０．３Ｐａである。また、金属電極５２の厚み（図４の厚みＨ３）は、５．０μｍとなるように成膜する。
金属電極５２の上面５３の凹凸Ｈ１は、層間絶縁膜３８の厚みＨ２の半分以下であってよい。金属電極５２の上面５３の凹凸Ｈ１は、金属電極５２の上面５３の内最大高さを有する部分と金属電極５２の上面５３の内最小高さを有する部分との高さの差であってよい。層間絶縁膜３８の厚みＨ２は、層間絶縁膜３８の上面が最大高さを有する部分と層間絶縁膜３８の下面が最小高さを有する部分との高さの差であってよい。ＤＣスパッタリングパワーＷ１を５ｋＷ以下にすることにより、金属電極５２の上面５３の凹凸Ｈ１は、層間絶縁膜３８の厚みＨ２の半分以下にすることができ、結果金属電極５２の平坦性を向上することができる。
また、他の条件として、金属電極５２の厚みＨ３は、７．０μｍ以下であってよい。金属電極５２の厚みＨ３とは、金属電極５２の平均厚み（一点鎖線で示す）であってよい。金属電極５２の厚みＨ３は、一例として、５．０μｍになるように成膜する。コンタクトホールの幅Ｄ１は、１．５μｍ以下であってよい。また、隣り合う層間絶縁膜３８の中心間距離Ｄ２（セルピッチ）は、３．５μｍ以下であってよい。このような条件において、金属電極５２の平坦性を向上することができる。
金属電極５２の上面５３の凹凸Ｈ１は、０．５μｍ以下であってよい。金属電極５２の上面５３の凹凸Ｈ１は、０．２５μｍ以下であってよい。金属電極５２の平坦性を向上するため、金属電極５２の上面５３の凹凸Ｈ１は小さいほど好ましい。図４において、金属電極５２の上面５３の凹凸Ｈ１は、０．３μｍである。また、層間絶縁膜３８の厚みＨ２は、０．５μｍ以上であってよい。層間絶縁膜３８の厚みＨ２は、１．０μｍ以上であってよい。
図５は、比較例における半導体デバイス１００の一例を説明する図である。図５は、図４と同様に電極形成段階Ｓ１０４後の半導体デバイス１００を示している。図５における条件は、ＤＣスパッタリングパワーＷ１が１２ｋＷ、温度Ｔ１が２４０℃である。図５のそれ以外の条件は、図４の条件と同一であってよい。
図５における金属電極５２の上面５３の凹凸Ｈ４は、０．８μｍである。したがって、図４の半導体デバイス１００と比べ平坦性が悪い。また、空隙５５が発生しているため、コンタクトホール５４を埋め込めていなく、図４の半導体デバイス１００と比べ埋め込み性が悪い。空隙５５とは、金属電極５２に生じた隙間である。
図６は、比較例における半導体デバイス１００の他の例を説明する図である。図６は、図４と同様に電極形成段階Ｓ１０４後の半導体デバイス１００を示している。図６における条件は、ＤＣスパッタリングパワーＷ１が１２ｋＷ、温度Ｔ１が３４０℃である。図６のそれ以外の条件は、図４の条件と同一であってよい。
図６における金属電極５２の上面５３の凹凸Ｈ５は、１．０μｍである。したがって、図４の半導体デバイス１００と比べ平坦性が悪い。また、空隙５５が発生しているため、コンタクトホール５４を埋め込めていなく、図４の半導体デバイス１００と比べ埋め込み性が悪い。
図７は、比較例における半導体デバイス１００の他の例を説明する図である。図７は、図４と同様に電極形成段階Ｓ１０４後の半導体デバイス１００を示している。図７における条件は、ＤＣスパッタリングパワーＷ１が１２ｋＷ、温度Ｔ１が４３０℃である。図７のそれ以外の条件は、図４の条件と同一であってよい。
図７における金属電極５２の上面５３の凹凸Ｈ６は、１．３μｍである。したがって、図４の半導体デバイス１００と比べ平坦性が悪い。また、本例において、空隙は発生していなく、コンタクトホール５４を埋め込めている。
図８は、比較例における半導体デバイス１００の他の例を説明する図である。図８は、図４と同様に電極形成段階Ｓ１０４後の半導体デバイス１００を示している。図８における条件は、ＤＣスパッタリングパワーＷ１が３ｋＷ、温度Ｔ１が２４０℃である。図８のそれ以外の条件は、図４の条件と同一であってよい。
図８における金属電極５２の上面５３の凹凸Ｈ７は、０．８μｍである。したがって、図４の半導体デバイス１００と比べ平坦性が悪い。また、空隙５５が発生しているため、コンタクトホール５４を埋め込めていなく、図４の半導体デバイス１００と比べ埋め込み性が悪い。
図９は、比較例における半導体デバイス１００の他の例を説明する図である。図９は、図４と同様に電極形成段階Ｓ１０４後の半導体デバイス１００を示している。図９における条件は、ＤＣスパッタリングパワーＷ１が３ｋＷ、温度Ｔ１が３４０℃である。図９のそれ以外の条件は、図４の条件と同一であってよい。
図９における金属電極５２の上面５３の凹凸Ｈ８は、１．０μｍである。したがって、図４の半導体デバイス１００と比べ平坦性が悪い。また、空隙５５が発生しているため、コンタクトホール５４を埋め込めていなく、図４の半導体デバイス１００と比べ埋め込み性が悪い。
以上図４から図９をまとめると、加熱温度Ｔ１を４００℃以上、およびＤＣスパッタリングパワーＷ１を５ｋＷ以下にすることにより、金属電極５２の埋め込み性を良くし、金属電極５２の平坦性を向上することができる。したがって、金属電極５２に起因した不良が少なくなり、半導体デバイス１００の故障の原因を低減することができる。
図１０は、半導体デバイス１００の製造方法のフローチャートの他の例を説明する図である。半導体デバイス１００の製造方法は、準備段階Ｓ２０１、層間絶縁膜形成段階Ｓ２０２、コンタクトホール形成段階Ｓ２０３および電極形成段階Ｓ２０４を備える。図１０の準備段階Ｓ２０１、層間絶縁膜形成段階Ｓ２０２およびコンタクトホール形成段階Ｓ２０３は、図１の準備段階Ｓ１０１、層間絶縁膜形成段階Ｓ１０２およびコンタクトホール形成段階Ｓ１０３と同一であってよい。
本例において、電極形成段階Ｓ２０４は、第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６を備える。つまり、電極形成段階Ｓ２０４において、条件を変えて２段階で金属電極５２を形成している。具体的には、第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６において、加熱温度またはＤＣスパッタリングパワーを変化させている。第１スパッタリング段階Ｓ２０５における加熱温度をＴ２、第１スパッタリング段階Ｓ２０５における、ＤＣスパッタリングパワーをＷ２とする。また、第２スパッタリング段階Ｓ２０６における加熱温度をＴ３、第２スパッタリング段階Ｓ２０６における、ＤＣスパッタリングパワーをＷ３とする。
図１１は、第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の一例を説明する図である。第１スパッタリング段階Ｓ２０５において、第１電極層５６を形成する。第１電極層５６は、金属電極５２の一部である。つまり、第１電極層５６は、アルミニウム元素を含む。また、第２スパッタリング段階Ｓ２０６において、第２電極層５８を形成する。第２電極層５８は、金属電極５２の一部である。つまり、第２電極層５８は、アルミニウム元素を含む。本例において、金属電極５２は、第１電極層５６と、第２電極層５８とが積層されている。
本例において、第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の少なくとも一方において、加熱温度は、４００℃以上であり、ＤＣスパッタリングパワーは、５ｋＷ以下である。図１１では、第２スパッタリング段階Ｓ２０６において、加熱温度Ｔ３は、４００℃以上であり、ＤＣスパッタリングパワーＷ３は、５ｋＷ以下である。このように第２スパッタリング段階Ｓ２０６の条件を設定することにより、金属電極５２の埋め込み性を良くし、金属電極５２の平坦性を向上することができる。
また、第１スパッタリング段階Ｓ２０５において、ＤＣスパッタリングパワーＷ２は、５ｋＷ以上であってよい。ＤＣスパッタリングパワーＷ２を５ｋＷ以上とすることで成膜レートを上げることができ、スループットを向上することができる。この場合、第１電極層５６の上面５７の凹凸は、第２電極層５８の上面５９の凹凸より大きくなる。また、埋め込み性を向上するため、第１スパッタリング段階Ｓ２０５においても、加熱温度Ｔ２は、４００℃以上とすることが好ましい。加熱温度Ｔ２および加熱温度Ｔ３は、同じ温度であってよい。
第１スパッタリング段階Ｓ２０５において、層間絶縁膜３８の上端まで第１電極層５６を形成してよい。本例では、第１電極層の厚さＨ９は、金属電極５２の厚さＨ１１の半分以上である。第１電極層の厚さＨ９は、金属電極５２の厚さＨ１１の２／３以上であってもよい。第１電極層の厚さＨ９は、２．５μｍ以上であってよい。第２電極層の厚さＨ１０は、２．５μｍ以下であってよい。金属電極５２の厚さＨ１１は、一例として、５．０μｍである。なお、第１電極層の厚さＨ９、第２電極層の厚さＨ１０および金属電極５２の厚さＨ１１は、平均の厚さであってよい。第１電極層の厚さＨ９、第２電極層の厚さＨ１０および金属電極５２の厚さＨ１１は、Ｚ軸方向においてコンタクトホール５４が設けられている箇所における厚さであってよい。
また、加熱温度に基づいて、第１電極層５６の厚みＨ９および第２電極層５８の厚みＨ１０の比率を変化させることができる。例えば、加熱温度Ｔ２および加熱温度Ｔ３が高いほど、第１電極層５６の厚みＨ９に対する第２電極層５８の厚みＨ１０の比率を小さくすることができる。加熱温度Ｔ２および加熱温度Ｔ３が高いほど、相対的に、埋め込み性および平坦性がよくなる。したがって、加熱温度Ｔ２および加熱温度Ｔ３を高くすることで、第２スパッタリング段階Ｓ２０６の成膜量を減らしても、平坦性を向上することが可能となる。加熱温度が高いと第２スパッタリング段階Ｓ２０６でより早く平坦になるので、成膜レートが大きい第１スパッタリング段階Ｓ２０５の成膜量を増やすことができる。
図１２は、第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の他の例を説明する図である。第１スパッタリング段階Ｓ２０５において、第１電極層５６を形成する。また、第２スパッタリング段階Ｓ２０６において、第２電極層５８を形成する。図１２では、図１１と第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の成膜条件を変更している。
本例においても、第１スパッタリング段階Ｓ２０５および第２スパッタリング段階Ｓ２０６の少なくとも一方において、加熱温度は、４００℃以上であり、ＤＣスパッタリングパワーは、５ｋＷ以下である。図１２では、第１スパッタリング段階Ｓ２０５において、加熱温度Ｔ２は、４００℃以上であり、ＤＣスパッタリングパワーＷ２は、５ｋＷ以下である。このように第１スパッタリング段階Ｓ２０５の条件を設定することにより、金属電極５２の埋め込み性を良くし、金属電極５２の平坦性を向上することができる。第２スパッタリング段階Ｓ２０６後の金属電極５２の埋め込み性を向上するため、第２スパッタリング段階Ｓ２０６において、加熱温度Ｔ３は４００℃以上が好ましく、また、ＤＣスパッタリングパワーＷ３は５ｋＷ以上が好ましい。ＤＣスパッタリングパワーＷ３を５ｋＷ以上とすることで成膜レートを上げることができ、スループットを向上することができる。
また、加熱温度に基づいて、第１電極層５６の厚みＨ９および第２電極層５８の厚みＨ１０の比率を変化させることができる。例えば、加熱温度Ｔ２および加熱温度Ｔ３が高いほど、第１電極層５６の厚みＨ９に対する第２電極層５８の厚みＨ１０の比率を大きくすることができる。加熱温度Ｔ２および加熱温度Ｔ３が高いほど、相対的に、埋め込み性および平坦性がよくなる。したがって、加熱温度Ｔ２および加熱温度Ｔ３を高くすることで、第１スパッタリング段階Ｓ２０５の成膜量を減らしても、平坦性を向上することが可能となる。加熱温度が高いと第１スパッタリング段階Ｓ２０５でより早く平坦になるので、成膜レートが大きい第２スパッタリング段階Ｓ２０６の成膜量を増やすことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・半導体基板、２１・・上面、３８・・層間絶縁膜、３０・・支持台、４０・・ターゲット、５０・・電源、５２・・金属電極、５３・・上面、５４・・コンタクトホール、５５・・空隙、５６・・第１電極層、５７・・上面、５８・・第２電極層、５９・・上面、６０・・アルゴンイオン、６２・・分子、１００・・半導体デバイス、２００・・装置

Claims (18)

  1. 半導体基板を備える半導体デバイスの製造方法であって、
    前記半導体基板の上方に、層間絶縁膜を形成する層間絶縁膜形成段階と、
    前記層間絶縁膜において、前記半導体基板の上面の一部を露出させるコンタクトホールを形成するコンタクトホール形成段階と、
    前記層間絶縁膜の上方および前記コンタクトホール内に、ＤＣスパッタリングによりアルミニウム元素を含む金属電極を形成する電極形成段階と
    を備え、
    前記電極形成段階における前記金属電極を形成する工程の少なくとも一部において、前記半導体基板を加熱する温度である加熱温度は、４００℃以上であり、ＤＣスパッタリングパワーは、５ｋＷ以下である
    半導体デバイスの製造方法。
  2. 前記加熱温度は、５００℃以下である
    請求項１に記載の半導体デバイスの製造方法。
  3. 前記ＤＣスパッタリングパワーは、０．５ｋＷ以上である
    請求項１または２に記載の半導体デバイスの製造方法。
  4. 前記電極形成段階は、
    ＤＣスパッタリングによりアルミニウム元素を含み、前記金属電極の一部である第１電極層を形成する第１スパッタリング段階と、
    前記第１スパッタリング段階の後に、ＤＣスパッタリングによりアルミニウム元素を含み、前記金属電極の一部である第２電極層を形成する第２スパッタリング段階と
    を有し、
    前記第１スパッタリング段階および前記第２スパッタリング段階の少なくとも一方において、前記加熱温度は、４００℃以上であり、前記ＤＣスパッタリングパワーは、５ｋＷ以下である
    請求項１から３のいずれか一項に記載の半導体デバイスの製造方法。
  5. 前記第２スパッタリング段階において、前記加熱温度は、４００℃以上であり、前記ＤＣスパッタリングパワーは、５ｋＷ以下である
    請求項４に記載の半導体デバイスの製造方法。
  6. 前記第１スパッタリング段階において、前記加熱温度は、４００℃以上であり、前記ＤＣスパッタリングパワーは、５ｋＷ以上である
    請求項５に記載の半導体デバイスの製造方法。
  7. 前記第１スパッタリング段階において、前記層間絶縁膜の上端まで前記第１電極層を形成する
    請求項５または６に記載の半導体デバイスの製造方法。
  8. 前記第１電極層の厚さは、前記金属電極の厚さの半分以上である
    請求項５から７のいずれか一項に記載の半導体デバイスの製造方法。
  9. 前記加熱温度に基づいて、前記第１電極層および前記第２電極層の厚みの比率を変化させる
    請求項６から８のいずれか一項に記載の半導体デバイスの製造方法。
  10. 前記加熱温度が高いほど、前記第１電極層に対する前記第２電極層の厚みの比率を小さくする
    請求項９に記載の半導体デバイスの製造方法。
  11. 前記第１スパッタリング段階において、前記加熱温度は、４００℃以上であり、前記ＤＣスパッタリングパワーは、５ｋＷ以下である
    請求項４に記載の半導体デバイスの製造方法。
  12. 前記第２スパッタリング段階において、前記加熱温度は、４００℃以上であり、前記ＤＣスパッタリングパワーは、５ｋＷ以上である
    請求項１１に記載の半導体デバイスの製造方法。
  13. 前記加熱温度に基づいて、前記第１電極層および前記第２電極層の厚みの比率を変化させる
    請求項１１または１２に記載の半導体デバイスの製造方法。
  14. 前記加熱温度が高いほど、前記第１電極層に対する前記第２電極層の厚みの比率を大きくする
    請求項１３に記載の半導体デバイスの製造方法。
  15. 半導体基板と、
    前記半導体基板の上面の一部を露出させるコンタクトホールを有し、前記半導体基板の上方に設けられる層間絶縁膜と、
    前記層間絶縁膜の上方および前記コンタクトホール内に設けられる金属電極と
    を備え、
    前記金属電極の上面の凹凸は、前記層間絶縁膜の厚みの半分以下であり、
    前記金属電極の厚みは、７．０μｍ以下であり、
    前記コンタクトホールの幅は、１．５μｍ以下である
    半導体デバイス。
  16. 前記金属電極の上面の凹凸は、０．５μｍ以下である
    請求項１５に記載の半導体デバイス。
  17. 前記層間絶縁膜の厚みは、０．５μｍ以上である
    請求項１５または１６に記載の半導体デバイス。
  18. 前記金属電極は、第１電極層と、第２電極層とが積層されている
    請求項１５から１７のいずれか一項に記載の半導体デバイス。
JP2021107522A 2021-06-29 2021-06-29 半導体デバイスおよび半導体デバイスの製造方法 Pending JP2023005533A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021107522A JP2023005533A (ja) 2021-06-29 2021-06-29 半導体デバイスおよび半導体デバイスの製造方法
US17/727,824 US20220415712A1 (en) 2021-06-29 2022-04-25 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021107522A JP2023005533A (ja) 2021-06-29 2021-06-29 半導体デバイスおよび半導体デバイスの製造方法

Publications (1)

Publication Number Publication Date
JP2023005533A true JP2023005533A (ja) 2023-01-18

Family

ID=84541238

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021107522A Pending JP2023005533A (ja) 2021-06-29 2021-06-29 半導体デバイスおよび半導体デバイスの製造方法

Country Status (2)

Country Link
US (1) US20220415712A1 (ja)
JP (1) JP2023005533A (ja)

Also Published As

Publication number Publication date
US20220415712A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
CN1253286C (zh) 静电吸附台和基底处理装置
JP5560595B2 (ja) 半導体装置の製造方法
US7936065B2 (en) Semiconductor devices and method of manufacturing them
KR20170102051A (ko) 최소의 크로스토크를 갖는 열적으로 격리된 구역들을 갖는 정전 척
KR20160144452A (ko) Mol(middle of the line) 애플리케이션들을 위한 유기 금속 텅스텐을 형성하기 위한 방법들
JP2016119415A (ja) 半導体装置及び半導体装置の製造方法
TWI423313B (zh) 半導體裝置的製造方法
US8698285B2 (en) Reverse recovery using oxygen-vacancy defects
JP2011091242A (ja) 半導体装置の製造方法
WO2007023963A1 (ja) 半導体装置
JP5394632B2 (ja) 単結晶ＳｉＣ基板の製造方法
US9589926B2 (en) Method of manufacturing semiconductor device
CN104737293B (zh) 用于功率半导体装置的场板结构及其制造方法
JP2023005533A (ja) 半導体デバイスおよび半導体デバイスの製造方法
WO2013172140A1 (ja) 半導体装置
CN109244069B (zh) 瞬态电压抑制器及其制备方法
JP5636751B2 (ja) 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法
WO2013111212A1 (ja) 電子部品の製造方法及び電極構造
CN1758421A (zh) 在半导体装置中形成介电层的方法
JP2005179744A (ja) 触媒ｃｖｄ装置及び触媒ｃｖｄ法
JP6233531B2 (ja) 炭化ケイ素半導体装置及びその製造方法
JP2009010421A (ja) 半導体装置を回路基板に実装する方法
CN113571416B (zh) 一种金刚石基氮化镓高电子迁移率晶体管及其制备方法
US11616022B2 (en) Method for fabricating semiconductor device with porous insulating layers
JP2012175021A (ja) 電力用半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240614