KR102413942B1 - 그래핀 시트 상의 패시베이션 층의 침착 - Google Patents

그래핀 시트 상의 패시베이션 층의 침착 Download PDF

Info

Publication number
KR102413942B1
KR102413942B1 KR1020197001155A KR20197001155A KR102413942B1 KR 102413942 B1 KR102413942 B1 KR 102413942B1 KR 1020197001155 A KR1020197001155 A KR 1020197001155A KR 20197001155 A KR20197001155 A KR 20197001155A KR 102413942 B1 KR102413942 B1 KR 102413942B1
Authority
KR
South Korea
Prior art keywords
passivation layer
layer
graphene
depositing
metal
Prior art date
Application number
KR1020197001155A
Other languages
English (en)
Other versions
KR20190019146A (ko
Inventor
뎅 팬
브레트 골드스미스
미첼 러너
Original Assignee
카디아 바이오 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 카디아 바이오 인코포레이티드 filed Critical 카디아 바이오 인코포레이티드
Publication of KR20190019146A publication Critical patent/KR20190019146A/ko
Application granted granted Critical
Publication of KR102413942B1 publication Critical patent/KR102413942B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/28—Electrolytic cell components
    • G01N27/30—Electrodes, e.g. test electrodes; Half-cells
    • G01N27/308—Electrodes, e.g. test electrodes; Half-cells at least partially made of carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Health & Medical Sciences (AREA)
  • Pathology (AREA)
  • Immunology (AREA)
  • Molecular Biology (AREA)
  • Biochemistry (AREA)
  • Analytical Chemistry (AREA)
  • Electrochemistry (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)
  • Formation Of Insulating Films (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

개시된 기술의 실시양태는 그래핀 층을 포함할 수 있는 웨이퍼의 표면 상에 패시베이션 층을 침착시키는 단계를 포함한다. 패시베이션 층은 그래핀 층을 손상시킬 수 있는 전기적 및 화학적 조건으로부터 그래핀 층을 보호 및 격리시킬 수 있다. 이와 같이, 패시베이션 층은 그래핀 센서가 이의 의도된 용도에서 손상되고 망실되는 것을 추가로 보호할 수 있다. 또한, 패시베이션 층은, 상기 패시베이션 층 아래의 그래핀 층의 선택 영역이 노출되도록 패터닝되어, 그래핀 웰을 생성하고 상기 그래핀 층을 적절한 화학 물질 및 용액에 노출시킨다.

Description

그래핀 시트 상의 패시베이션 층의 침착
개시된 기술은 일반적으로 그래핀 시트 상에 웰(well)을 제조하는 것에 관한 것이다. 보다 구체적으로, 개시된 기술은 그래핀 시트의 상부에 패시베이션 층을 침착(depositing)시킴으로써 그래핀 시트 상에 웰을 제조하는 것에 관한 것이다.
그래핀은 육각형의 반복 패턴으로 함께 결합된 탄소 원자의 단일 박층으로 이루어진다. 그래핀은 높은 기계적 강도, 높은 전자 이동도 및 우수한 열전도도를 포함한 많은 특별한 특성을 가지고 있다. 그래핀은 우수한 열 및 전기 도체이기 때문에, 그래핀은 바이오 센서 및 다양한 진단 장치의 금속 접촉부 또는 리드(lead)에 결합되어 화학적 및 생물학적 샘플의 정확한 분석 측정을 제공할 수 있다.
그러나, 바이오 센서 또는 다른 진단 장치에 그래핀을 제조 및 합체시키는 것은, 특히 대규모 제조 규모에서 어려운 작업이 될 수 있다. 그래핀은, 그래핀 상에 웰을 제조할 때 종종 오염되거나 손상될 수 있기 때문이다.
현재의 방법은, 그래핀 시트의 취급 및 제조시 오염 및 단락을 방지하기 위해 그래핀 시트의 표면 및 그의 금속 접촉부를 포토레지스트 층 또는 레지스트 필름으로서 사용되는 폴리메틸메타크릴레이트(이후 "PMMC") 층으로 종종 직접 처리한다. 그러나, 이로 인해 많은 바람직하지 않은 2 차 효과가 발생한다. 예를 들어, 포토레지스트 또는 PMMC 층을 그래핀 상에 직접 적용하는 경우, 이러한 직접 접촉은 그래핀 시트의 표면을 오염시키고, 바이오 센서 또는 전자 장치에 합체될 때 심지어 그래핀의 성능을 저하시킬 수도 있다. 따라서, 현재, 그래핀 웰을 제조 및 생성할 때 그래핀 층을 오염시키거나 손상시키지 않으면서 그래핀 층을 보호할 필요가 있다.
본 발명은 그래핀 시트 상에 그래핀 웰을 제조하는 방법에 관한 것이다.
하나 이상의 다양한 실시양태들에 따라 본 명세서에 개시된 기술은 다음의 도면을 참조하여 상세하게 설명된다. 도면은 단지 예시의 목적으로 제공되며, 개시된 기술의 전형적인 또는 예시적인 실시양태를 도시한다. 이들 도면은 개시된 기술에 대한 독자의 이해를 돕기 위해 제공되며, 폭, 범위 또는 적용가능성을 제한하는 것으로 간주되어서는 안된다. 설명의 명료성 및 용이함을 위해, 이들 도면은 반드시 축척될 필요는 없다는 것을 주의해야 한다.
도 1은 일 실시양태에 따라 그래핀 웰을 제조하기 위해 웨이퍼 상에 패시베이션 층을 침착시키는 상이한 진행을 도시한다.
도 1a는 일 실시양태에 따른 금속 코팅을 갖는 그래핀 시트를 도시한다.
도 1b는 일 실시양태에 따라 그래핀 시트를 갖는 웨이퍼 상에 침착된 패시베이션 층을 도시한다.
도 1c는 일 실시양태에 따라 페시베이션 층의 표면 상에 적용된 포토레지스트 층을 도시한다.
도 1d는 일 실시양태에 따른 포토레지스트 층을 패터닝(patterning) 하는 것을 도시한다.
도 1e는 일 실시양태에 따라 노출된 영역들에 따라 패시베이션 층을 패터닝하는 것을 도시한다.
도 1f는 일 실시양태에 따른 포토레지스트 층의 제거를 도시한다.
도 2는 일 실시양태에 따라 상부에 2 개의 상이한 금속 코팅을 갖는 그래핀 시트를 도시한다.
도 3은 일 실시양태에 따라 웨이퍼 상에 패시베이션 층을 침착시키는 방법을 예시하는 흐름도이다.
도면은 본 발명을 포괄적으로 나타내거나 본 발명을 개시된 정확한 형태로 한정하려는 것은 아니다. 본 발명은 변형 및 변경되어 실시될 수 있고 개시된 기술은 청구 범위 및 그 등가물에 의해서만 제한된다는 것을 이해해야 한다.
이하의 설명은 제한적인 의미로 해석되어서는 안되며, 단지 개시된 실시양태의 일반적인 원리를 설명하기 위한 것이다. 본 실시양태는 배경 기술에서 기술된 문제점을 다루면서 이하의 상세한 설명으로부터 알 수 있는 바와 같이 다른 추가적인 문제점을 다룬다. 다수의 특정 세부 사항들이 본 발명의 다양한 양태들에 대한 완전한 이해를 제공하기 위해 제시된다. 그러나, 본 발명의 다양한 양태들이 이러한 특정 세부 사항들의 일부의 부재하에 실시될 수 있음은 당업자에게 명백할 것이다. 다른 예에서, 널리 공지된 구조 및 기술은 불필요하게 본 발명을 모호하게 하는 것을 피하기 위해 상세하게 제시되지 않았다.
개시된 기술의 실시양태는 그래핀을 포함하는 웨이퍼의 상부에 패시베이션 층을 침착함으로써 그래핀 웰을 제조하는 것을 포함한다. 그래핀 시트 상으로 층을 침착시키는 것은 코팅 기술, 집속 이온 빔, 필라멘트 증발, 스퍼터 침착 및 전기 분해와 같은 당업자에 의해 인식되는 넓은 범위의 기술을 포함할 수 있음을 주목해야 한다.
일부 실시양태는, 보호 층이 금속 리드를 통한 전류 누설을 방지할 수 있도록 그래핀에 전기적으로 연결된 금속 리드를 코팅하기 위해 균일한 패시베이션 층을 침착시키는 단계를 포함한다. 단지 예로서, 패시베이션 층은 이산화 규소 층과 같은 유전체 층일 수 있다. 그러나, 패시베이션 층은 이산화 규소에 한정될 필요는없고, 대신 질화 규소, 산화 규소, 비정질 규소, 폴리규소 등을 포함할 수도 있다.
또한, 추가 실시양태는 그래핀 센서를 노출시키기 위해 패시베이션 층의 영역을 패터닝함으로써 그래핀 센서 표면의 선택 영역을 노출하는 단계를 포함할 수 있다. 단지 예로서, 패시베이션 층을 패터닝하기 위해, 포토레지스트 층이 먼저 패시베이션 층의 상부 표면에 부가되어, 포토레지스트 층이 패시베이션 층 상에 선택 패턴을 전사하기 위한 템플릿으로서 작용할 수 있다. 이 패터닝 공정의 더 많은 부분은 아래에 자세히 설명되어 있다.
패시베이션 층이 적절하게 패터닝된 경우, 이제 금속 리드가 노출되어 화학적 또는 생물학적 감지가 가능하게 된다. 또한, 이는 이후 패시베이션 층 바로 아래에 그래핀 층을 노출시킨다. 포토레지스트 층 및 패시베이션 층으로부터 에칭된 패턴을 전사함으로써, 그래핀 층을 패터닝하여 그래핀 웰을 제조할 수 있다.
도 1은, 일 실시양태에 따라 그래핀 웰을 제조하기 위한 웨이퍼 상에 패시베이션 층을 침착시키는 상이한 진행을 일반적으로 예시한다. 도시된 바와 같이, 도 1a는 웨이퍼 (105)와 같은 얇은 반도체 물질의 표면 상에 그래핀 시트 (115)가 배치될 수 있도록 제 1 금속 코팅 (120)을 갖는 그래핀 시트 (115)를 도시한다. 웨이퍼 (105)는 적절한 전자 집적 회로가 적용될 수 있는 기판 화운데이션으로서의 역할을 할 수 있다. 예로서, 웨이퍼 (105)는 규소 기판 또는 이산화 규소 기판일 수 있다. 그러나, 웨이퍼는 또한 석영, 사파이어 또는 플라스틱과 같은 물질을 포함할 수 있음을 주목해야 한다. 또한, 웨이퍼 (105)는 백금 (110)으로 코팅 될 수 있으며, 이에 의해 백금 (110)은 하부 전극으로서 작용한다.
또한, 제 1 금속 코팅 (120)은 그래핀 시트 (115)의 표면 상에 침착될 수 있으며, 여기서 제 1 금속 코팅 (120)은 그래핀이 오염되거나 열화되는 것으로부터 보호되기 위한 마스크 또는 배리어로서 작용할 수 있다. 단지 예로서, 제 1 금속 코팅 (120)은 금을 포함할 수 있다. 금은 부식 및 산화에 강한 특성을 갖는 불활성 금속이기 때문에, 그래핀 시트를 금 층으로 코팅하면 그래핀 시트 (115)를 보호할 수 있다. 또한, 금의 특징적 불활성 특성으로 인해 그래파이트 시트 (115) 표면 상의 금 코팅은 특히 에폭시 경화, 오븐 베이킹 및 화기 시험 중 고온 처리에 그래핀이 노출되는 경우 열 보호 및 산화 방지를 추가로 제공할 수 있다. 또한, 금 코팅은 그래핀 시트 (115)가, 단지 예로서, 센서 또는 장치 내에 설치되기 때문에 와이어 결합, 캡슐화, 웨이퍼 다이싱 및 클리닝 동안 그래핀이 잠재적으로 오염되는 것을 또한 보호할 수 있다.
그러나, 그래핀 시트를 코팅하기 위해 다른 비활성 금속이 또한 사용될 수 있으며, 이는 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐, 백금 등을 포함하는 금속을 포함할 수 있으나 이로 제한되지 않는다.
그래핀 시트 (115)를 제 1 금속 코팅 (120)으로 적절히 코팅하기 위해, 그래핀 시트 (115)가 있는 웨이퍼 (105)를 전자 빔 증발 챔버에 놓음으로써 그래핀 시트 (115)의 표면을 초기에 제조할 수 있다. 전자 빔 침착은 물리적 증착 기법으로, 이는, 강한 전자 빔이 필라멘트에서 생성되고 전기장 및 자기장을 통해 금 펠릿과 같은 소스 물질을 타격하여 진공 환경 내에서 이를 기화시키도록 조정된다. 이와 같이, 전자 빔 증발 기술을 사용함으로써, 얇은 제 1 금속 코팅 (120)이 그래핀 시트 (115) 상에 천천히 침착될 수 있으며, 여기서 제 1 금속 코팅 (120)은 10 나노미터 내지 1 마이크로미터의 두께를 가질 수 있다. 다른 예로서, 제 1 금속 코팅 (120)은, 그래핀 시트 (115)를 금 도금 용액에 딥핑(dipping)함으로써 그래핀 시트 (115) 상에 적용될 수 있다. 또한, 금속 코팅을 침착시키는 다른 방법은 또한, 집속 이온 빔, 필라멘트 증발, 스퍼터 침착, 전기 분해 등을 이용하는 것을 포함할 수 있다.
또한, 제 2 금속 층(도 1에는 도시 않됨)은 제 1 금속 코팅 (120)의 상부에 침착될 수 있다. 제 2 금속 층 (220)은 도 2에 예시되어 있다. 여기서, 그래핀 시트 (210)는 웨이퍼 상부에 침착될 수 있고, 이때 제 1 금속 코팅 (215)은 그래핀 시트 (210)의 상부에 침착된다. 또한, 제 2 금속 코팅 (220)은 제 1 금속 코팅 (215)의 상부에 침착될 수 있다. 상기 논의된 바와 같이, 제 1 금속 코팅은 와이어 결합, 캡슐화, 웨이퍼 다이싱 및 세정 중에 그래핀이 잠재적으로 오염되는 것으로부터 보호되기 위한 금 금속 코팅일 수 있다. 그러나, 그래핀과 부정적으로(negatively) 반응하지 않는 다른 비활성 금속이 또한 그래핀 시트를 코팅하기 위해 사용될 수도 있고, 이는 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐, 백금 등을 포함할 수 있지만, 이로 한정되지는 않는다.
또한, 제 2 금속 코팅 (220)은 제 1 금속 코팅 (215)의 상부에 침착될 수 있다. 단지 예로서, 제 2 금속 코팅 (220)은 제 1 금속 코팅 (215)보다 쉽게 산화되는 금속일 수 있다. 제 2 금속 코팅 (220)은 또한, 제 2 금속 코팅 (220)이 제 1 금속 코팅 (215) 상에 충분히 점착되고 또한 바로 위에 있는 포토레지스트 층 (225)에 점착되는 접착제로서 작용하기 때문에, "접착제 층"으로도 지칭될 수 있다. 이와 같이, 제 2 금속 코팅 (220)은 그 아래의 제 1 금속 코팅 (215) 및 바로 위에 있는 패시베이션 층 (225)의 표면 상에 접착할 수 있는 특성을 갖는 금속 코팅일 수 있다. 단지 예로서, 제 2 금속 코팅 (220)은 티타늄, 알루미늄, 크롬, 니켈 및 질화 티타늄 중 적어도 하나를 포함하는 금속 층을 포함할 수 있다. 패시베이션 층 (225)에 관한 보다 상세한 정보는 이하에 제공된다.
다시 도 1 및 특히 도 1b를 참조하면, 도 1b는 일 실시양태에 따라 그래핀 시트 (115)로 웨이퍼 (105) 상에 침착된 패시베이션 층 (125)을 도시한다. 예로서, 패시베이션 층 (125)은 웨이퍼 (105)상의 그래핀 시트 (115)에 전자적으로 결합된 금속 커넥터 리드 상에 코팅된 이산화 규소의 균일한 층을 포함할 수 있다. 일부 실시양태에서, 패시베이션 층 (125)이 제 1 금속 코팅 (120)의 상부에 침착되도록 그래핀 시트 (115)는 제 1 금속 코팅 (120)으로 적층될 수 있다. 그러나, 패시베이션 층 (125)은, 도 2를 참고하여 기재된 바와 같이, 제 1 금속 코팅 (120) 또는 제 2 금속 코팅(미도시됨) 상에 침착될 수 있다. 또한, 패시베이션 층 (125)은 이산화 규소 층에 한정될 필요는 없고, 대신에 또한 질화 규소, 산화 규소, 비정질 규소, 폴리규소 등을 포함할 수 있다.
패시베이션 층 (125)을 웨이퍼 (105) 상에 균일하게 침착시키기 위해, 플라즈마 강화 화학 증착 기술이 이용될 수 있다. 플라즈마 강화 화학 증착(이하 "PECVD")은, 다른 종래의 침착 기술에 비해 저온에서 웨이퍼 (105) 상에 얇은 이산화 규소 필름과 같은 박막을 침착할 수 있다. 예로서, 그 온도는 100℃ 내지 200℃의 범위일 수 있다. 이것은 더 부드러운 침착 기술이 이용될 수 있게 해 주 며, 이는 또한 그래핀 및 제조되는 센서 또는 장치를 덜 손상시킬 것이다. PECVD 공정에서, 반응물 가스를 도입한 후 반응물 가스를 플라즈마로 여기시키고, 이는 이후 화학 반응을 유도하여 생성물의 박층이 웨이퍼 (105) 상에 침착되도록 하여 침착이 달성된다. 그러나, 다른 침착 기술은, 단지 예로서, 예를 들어 유도 결합 플라즈마 PECVD, 스퍼터링 및 전자 빔 증발과 같은 균일한 패시베이션 층 (125)을 웨이퍼 (105) 상에 침착시키는 데 이용된다.
당업자에게 공지된 임의의 공지의 침착 기술을 이용함으로써, 패시베이션 층 (125)은 100 나노미터 내지 1 마이크로미터의 두께를 가질 수 있다. 패시베이션 층 (125)이 웨이퍼 상에 코팅됨에 따라, 웨이퍼 (105)의 표면 상에 위치한 금속 접촉 리드에 코팅된 층을 제공한다. 이와 같이, 패시베이션 층 (125)은 효과적으로, 임의의 역전 누설을 감소시키고, 항복 전압(breakdown voltage)을 증가시키며, 심지어 전력 소모 등급(power dissipation rating)을 높일 수 있다. 그러나, 금속 접촉 리드가 웨이퍼 (105) 상에 형성되고 현재는 패시베이션 층 (125)으로 코팅되어 있기 때문에, 금속 접촉 리드의 일부를 화학적 환경 아래로 노출시키기 위해 패시베이션 층 (125)을 패터닝하여 웰을 제조할 수 있다.
패시베이션 층 (125)의 패터닝을 제조하기 위해, 도 1c에 도시된 바와 같이, 포토레지스트 층 (130)이 웨이퍼 (105) 상에 침착될 수 있다. 포토레지스트 층 (130)은 방사선 소스에 노출될 때 그의 물리적 특성의 변화를 경험하는 감광성 물질을 포함할 수 있다. 방사선으로 포토레지스트 층 (130)을 선택적으로 노출함으로써, 포토레지스트 층 (130)의 노출된 영역이 에칭 제거될 수 있고, 따라서, 도 1d에 추가로 도시된 바와 같이, 포토레지스트 층 (130) 아래의 패시베이션 층 (125)의 일부가 노출된다. 즉, 포토레지스트 층 (130) 상의 에칭된 패턴은 에칭 템플릿으로 작용하여 에칭된 패턴이 포토레지스트 층 (130) 아래의 패시베이션 층 (125)에 적절하게 전사되게 한다.
포토레지스트 층 (130) 상에 적절하게 에칭된 패턴에 의해, 패시베이션 층 (125)은 이제, 도 1e에 도시된 바와 같이 포토레지스트 층 (130) 상에 에칭된 패턴에 따라 패터닝될 수 있다. 이와 같이, 포토레지스트 층을 에칭할 때 포토레지스트 층 (130)이 방사선에 영향을 받지 않아, 포토레지스트 층만이 에칭되고 패터닝 층 (130)이 손상되지 않은 채로 패터닝되는 것이 중요하다.
따라서, 패시베이션 층 (125)의 일부를 에칭하기 위해, 패시베이션 층 (125) 자체는 반응성 이온 에칭을 통해 에칭될 수 있다. 반응성 이온 에칭은, 화학 반응성 플라즈마를 사용하여 패시베이션 층 (125)의 선택된 부분을 제거하는 건식 에칭 방법이다. 따라서, 포토레지스트 층 (130)이 여전히 남아 있는 영역은, 포토레지스트 층 (130)이 반응성 이온 에칭에 대해 비활성이기 때문에 배리어 또는 보호 층으로서 작용을 지속할 것이다. 또한, 그래핀 시트 (115)가 또한 보호되고 금 금속 코팅 (125)으로 덮이기 때문에, 그래핀 시트 (115)는 또한 반응성 이온 에칭으로부터 보호된다. 즉, 반응성 이온 에칭은 오직 노출된 패시베이션 층 (125)을 에칭 제거할 것이다.
이제, 패터베이션 층 (125)이 상응하게 패터닝됨에 따라, 금속 리드 또는 연결부가 노출되므로, 금속 리드 또는 연결부가 그래핀 시트 (115)를 갖는 웨이퍼 (105) 상에 이들 웰을 제조함으로써 적절한 센서 측정을 가능하게 한다. 패시베이션 층 (125)도 또한 패터닝되기 때문에, 포토레지스트 층 (130)은 이제 도 1f에 예시된 바와 같이 제거될 수 있다. 예를 들어, 포토레지스트 층 (130)을 제거하기 위해, 포토레지스트 층 (130)을 갖는 웨이퍼 (105)는 2 내지 10 분 동안 아세톤으로, 이어서 1 내지 5 분 동안 이소프로판올 알코올로 헹굼으로써 포토레지스트 층 (130)을 효과적으로 및 완전히 제거할 수 있다.
도 3은, 일 실시양태에 따라 웨이퍼 상에 패시베이션 층을 침착시키기 위한 방법 (300)을 도시하는 흐름도이다. 예시적인 방법 (300)은, 단계 (310)에서 그래핀 시트 상으로 금 금속 코팅을 침착시키는 단계를 포함한다. 그러나, 그래핀 시트는 금 금속 코팅에 국한되지 않고, 대신에 광범위한 다른 불활성 금속으로 코팅될 수도 있음을 알아야 한다. 예는, 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐, 백금 등을 포함하지만 이에 제한되지는 않는다.
금 금속 코팅은 그래핀 기반 장치 내에서 사용하기 위해 그래핀을 준비하는 동안 그래핀이 오염되거나 손상되는 것으로부터 보호되도록 구성된 보호 장벽 또는 마스크로서 작용할 수 있다. 금의 불활성 성질로 인해, 금 금속 코팅은 특히, 단지 예로서, 에폭시 경화, 땜납(soldering), 및 화기(burn) 시험 중 고온으로 그래핀을 처리 및 노출할 때 그래핀이 손상되거나 열화되는 것으로부터 보호될 수 있다. 또한, 특히, 그래핀을 땜납 증기, 강한(harsh) 화학 물질, 와이어 결합, 다이싱(dicing) 및 세정에 노출시키고 처리할 때, 금 금속 코팅은 그래핀이 오염되는 것을 추가로 방지할 수 있다.
다음으로, 예시적인 방법 (300)은, 단계 (320)에서 제 1 금속 코팅의 상부에 제 2 금속 코팅을 침착시키는 단계로 진행할 수 있다. 제 2 금속 코팅용 금속은 티타늄, 알루미늄, 크롬, 니켈 및 질화 티타늄 중 어느 하나를 포함할 수 있다.
다음으로, 예시적인 방법 (300)은, 단계 (330)에서 제 2 금속 코팅의 상부에 패시베이션 층을 침착시키는 것을 포함할 수 있다. 금속 접촉 리드를 생성하는데 사용되는 대부분의 금속이 전도체이기 때문에, 페시베이션 층을 그래핀 웨이퍼 상의 금속 연결부 위에 침착시켜 전류가 누설되거나 그래핀 기반 장치를 손상시키는 것을 방지하는 것을 돕는다. 패시베이션 층은 이산화 규소와 같은 유전체 층일 수 있다. 그러나, 질화 규소, 산화 규소, 비정질 규소 및 폴리규소와 같은 다른 물질이 또한 사용될 수 있다.
웨이퍼 상에 패시베이션 층을 침착시키는 것은 웨이퍼상의 모든 금속 접촉 리드를 완전히 덮기 때문에, 패시베이션 층은 금속 리드가 노출되도록 패터닝될 수 있다. 즉, 이는 그래핀 웰이 제조되도록 한다. 그러나, 패시베이션 층을 직접 패터닝하기 전에, 단계 (340)에서 패시베이션 층 위에 포토레지스트 층을 먼저 침착할 수 있다. 에칭 기술을 통해 패시베이션 층을 패터닝할 때 포토레지스트 층이 패터닝 템플릿으로서 작용하는 임시 마스크로서 작용할 수 있기 때문에 포토레지스트 층은 패시베이션 층 위에 코팅 될 수 있다.
예를 들어, 단계 (350)에서, 포토레지스트 층의 선택 영역이 방사선 소스에 노출되어, 노출된 영역이 에칭 제거되어 원하는 패턴을 생성할 수 있다. 포토레지스트 층의 일부가 에칭 제거되기 때문에, 포토레지스트 층 아래의 패시베이션 층의 일부분이 이제 환경에 노출된다. 패시베이션 층의 노출된 영역은 단계 (360)에서 에칭될 수 있어, 패시베이션 층은 포토레지스트 층의 에칭된 패턴 템플릿에 따라 패터닝된다.
패시베이션 층이 패턴화되고 그에 따라 에칭되면, 금속 접촉 리드가 이제 환경에 적절하게 노출된다. 결과적으로, 필요한 화학적 및 생물학적 감지가 노출된 금속 접촉 리드를 통해 일어날 수 있다. 그 후, 전체 포토레지스트 층은 단계 (370)에서 패시베이션 층으로부터 제거될 수 있다.
개시된 기술의 다양한 실시양태가 전술되었지만, 이들은 단지 예로서 제시된 것이지 제한하고자 하는 것은 아니라는 것을 이해해야 한다. 마찬가지로, 다양한 도면은 개시된 기술에 포함될 수 있는 특징 및 기능의 이해를 돕기 위해, 개시된 기술에 대한 예시적인 아키텍처(architecture) 또는 다른 구성을 나타낼 수 있다. 개시된 기술은 도시된 예시적인 아키텍처 또는 구성에 제한되지 않지만, 다양한 대안적인 아키텍처 및 구성을 사용하여 원하는 특징이 구현될 수 있다. 실제로, 본원에 개시된 기술의 바람직한 특징을 구현하기 위해 대안적인 기능적, 논리적 또는 물리적 분할 및 구성이 어떻게 구현될 수 있는지는 당업자에게 명백할 것이다. 또한, 본원에 설명된 것들 이외의 많은 다른 구성 모듈 명칭을 다양한 파티션(partition)에 적용할 수 있다. 또한, 흐름도, 작동 설명 및 방법 청구항과 관련하여, 본원에서 단계가 본원에 제시되어 있는 순서는, 문맥이 달리 지시하지 않는 한, 동일한 순서로 열거된 기능을 수행하도록 다양한 실시양태가 구현되도록 강제하지 않아야 한다.
개시된 기술이 다양한 예시적인 실시양태 및 구현의 관점에서 상술되었지만, 하나 이상의 개별 실시양태에서 설명된 다양한 특징, 양태 및 기능은 특정 실시양태에 대한 적용성에 제한되지 않으며, 대신 이러한 실시양태가 기재되어 있는지 및 그러한 특징이 기재된 실시양태의 일부로서 제시되는지의 여부와 관계없이, 개시된 기술의 하나 이상의 다른 실시양태에 단독으로 또는 다양한 조합으로 적용될 수 있다는 것을 이해해야 한다. 따라서, 본원에 개시된 기술의 폭 및 범위는 전술한 예시적인 실시양태들 중 임의의 것에 의해 제한되어서는 안된다.
본 명세서에서 사용된 용어 및 어구 및 그의 변형은, 달리 명시적으로 언급되지 않는 한, 제한에 반대되는 개방 종결형(open ended)으로 해석되어야 한다. 전술한 예로서, "포함하는"이라는 용어는 "제한없이 포함함"을 의미하는 것으로 해석되어야 하고; "예"라는 용어는 그 항목의 철저하거나 제한적인 목록이 아닌 예시적인 항목을 제공하기 위해 사용되고; 단수형 용어는 "적어도 하나", "하나 또는 그 이상의" 등을 의미하는 것으로 읽혀야 하고; "통상적인", "전통적인", "정상적인", "표준적인", "알려진" 및 유사한 의미의 용어와 같은 형용사는, 기재된 항목을 주어진 기간으로 또는 주어진 기간 동안 이용가능한 항목으로 제한하는 것으로 해석되어서는 안되고, 대신, 현재 또는 미래에 언제든지 이용가능하거나 알려질 수 있는 통상적인, 전통적인, 정상적인 또는 표준적인 기술을 포함하도록 읽어야 한다. 마찬가지로, 본 명세서가 당업자에게 명백하거나 공지된 기술을 언급하는 경우, 그러한 기술은 당업자가 현재 또는 미래에 언제나 명백하거나 알고 있는 기술을 포함한다.
"하나 이상", "적어도", "그러나 이에 제한되지 않는" 또는 몇몇 다른 경우와 같은 확장형 단어 및 어구의 존재는, 그러한 확장 문구가 없을 수도 있는 경우에서 좁은 경우가 의도되거나 필요하다는 것을 의미하는 것으로 해석되어서는 안된다. "모듈"이라는 용어의 사용은, 모듈의 일부로 기술되거나 청구되는 구성 요소 또는 기능이 모두 공통 패키지로 구성된다는 것을 의미하지는 않는다. 실제로, 제어 로직 또는 다른 구성 요소에 상관없이, 모듈의 다양한 구성 요소 중 일부 또는 전부는 단일 패키지로 결합되거나 별도로 유지될 수 있으며, 또한 여러 그룹 또는 패키지 또는 여러 위치에 분산시킬 수 있다.
또한, 본원에 기재된 다양한 실시양태는 예시적인 블록도, 흐름도 및 다른 도면의 관점에서 설명된다. 본 명세서를 읽은 후 당업자에게 명백해질 바와 같이, 예시된 실시양태 및 그들의 다양한 대안은 예시된 예에 한정됨이 없이 구현될 수 있다. 예를 들어, 블록도 및 그에 수반되는 설명은 특정 아키텍처 또는 구성을 강제하는 것으로 해석되어서는 안된다.

Claims (18)

  1. 화학적 또는 생물학적 감지를 위한 그래핀 센서 표면을 형성하기 위하여 기판 상에 그래핀(graphene) 시트를 배치하는 단계;
    상기 그래핀 시트의 상부에 제 1 금속 층을 침착시키는 단계;
    상기 제 1 금속 층의 상부에 패시베이션(passivation) 층을 침착시키는 단계;
    상기 패시베이션 층의 상부에 포토레지스트(photoresist) 층을 침착시키는 단계;
    노출된 영역을 에칭 제거하여 웰(well)에 패턴 템플릿을 생성하기 위하여 상기 포토레지스트 층을 방사선 소스에 선택적으로 노출시키는 단계;
    상기 패턴 템플릿에 따라 상기 포토레지스트 층을 에칭하는 단계; 및
    화학적 또는 생물학적 감지가 일어날 수 있도록 금속 리드 또는 연결부가 노출되거나 그래핀 센서 표면의 선택 영역이 화학 물질 및 용액에 노출되도록, 상기 포토레지스트 층의 에칭된 패턴 템플릿에 따라 에칭하여 상기 패시베이션 층을 패터닝하는 단계
    를 포함하는, 웰을 포함하는 그래핀 센서를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속 층과 상기 패시베이션 층 사이에 제 2 금속 층을 침착시키는 단계를 추가로 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 금속 층이 금, 은, 오스뮴, 이리듐 또는 백금을 포함하는, 방법.
  4. 제 2 항에 있어서,
    상기 제 2 금속 층이 티타늄, 알루미늄, 크롬, 니켈 또는 질화 티타늄을 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 패시베이션 층이 유전체 층을 포함하는, 방법.
  6. 제 5 항에 있어서,
    상기 유전체층이 이산화 규소, 질화 규소, 산화 규소, 비정질(amorphous) 규소 또는 폴리규소(polysilicon)를 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트 층을 에칭하는 단계가, 아세톤 린스를 적용하고 이소프로판올 알코올 린스를 적용하는 것을 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 패시베이션 층을 패터닝하는 단계가, 상기 패시베이션 층을 건식 에칭 기술로 제거하는 것을 포함하는, 방법,
  9. 제 1 항에 있어서,
    상기 패시베이션 층을 침착시키는 단계가 플라즈마 강화 화학 증착 공정을 적용하는 것을 포함하는, 방법.
  10. 제 1 항에 있어서,
    상기 패시베이션 층을 침착시키는 단계가, 100℃ 내지 200℃ 범위의 온도를 이용하는 침착 공정을 포함하는, 방법.
  11. 화학적 또는 생물학적 감지를 위한 그래핀 센서를 형성하기 위하여 기판 상에 그래핀 시트를 배치하는 단계;
    상기 그래핀 시트의 상부에 제 1 금속 층을 침착시키는 단계;
    상기 제 1 금속 층의 상부에 패시베이션 층을 침착시키는 단계로서, 100℃ 내지 200℃ 범위의 온도를 이용하는 침착 공정을 포함하는, 단계;
    상기 패시베이션 층의 상부에 포토레지스트 층을 침착시키는 단계;
    상기 포토레지스트 층 상에서 패턴을 에칭하여 상기 패시베이션 층의 표면을 노출시키는 단계; 및
    금속 리드 또는 연결부 또는 패시베이션 층 바로 아래의 그래핀 센서 표면이 노출되도록, 상기 포토레지스트 층의 에칭된 패턴 템플릿에 따라 에칭하여 상기 패시베이션 층을 패터닝하는 단계
    를 포함하는, 웰을 포함하는 그래핀 센서를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 제 1 금속 층과 상기 패시베이션 층 사이에 제 2 금속 층을 침착시키는 단계를 추가로 포함하는 방법.
  13. 제 11 항에 있어서,
    상기 제 1 금속 층이 금, 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐 또는 백금을 포함하는, 방법.
  14. 제 12 항에 있어서,
    상기 제 2 금속 층이 티타늄, 알루미늄, 크롬, 니켈 또는 질화 티타늄을 포함하는, 방법.
  15. 제 11 항에 있어서,
    상기 패시베이션 층이 이산화 규소, 질화 규소, 산화 규소, 비정질 규소 또는 폴리규소를 포함하는, 방법.
  16. 삭제
  17. 삭제
  18. 삭제
KR1020197001155A 2016-06-15 2017-06-15 그래핀 시트 상의 패시베이션 층의 침착 KR102413942B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662350634P 2016-06-15 2016-06-15
US62/350,634 2016-06-15
US15/623,232 US10395928B2 (en) 2016-06-15 2017-06-14 Depositing a passivation layer on a graphene sheet
US15/623,232 2017-06-14
PCT/US2017/037704 WO2017218792A1 (en) 2016-06-15 2017-06-15 Depositing a passivation layer on a graphene sheet

Publications (2)

Publication Number Publication Date
KR20190019146A KR20190019146A (ko) 2019-02-26
KR102413942B1 true KR102413942B1 (ko) 2022-06-27

Family

ID=60659659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197001155A KR102413942B1 (ko) 2016-06-15 2017-06-15 그래핀 시트 상의 패시베이션 층의 침착

Country Status (5)

Country Link
US (1) US10395928B2 (ko)
EP (2) EP3472855B1 (ko)
KR (1) KR102413942B1 (ko)
CN (1) CN109314043B (ko)
WO (1) WO2017218792A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10782285B2 (en) 2014-10-03 2020-09-22 Rite Taste, LLC Device and method for chemical analysis
WO2016054550A1 (en) 2014-10-03 2016-04-07 Rite Taste, LLC Device and method for chemical analysis
US11262354B2 (en) 2014-10-20 2022-03-01 Boston Scientific Scimed, Inc. Disposable sensor elements, systems, and related methods
CN109310326B (zh) 2016-06-15 2022-03-01 波士顿科学国际有限公司 气体采样导管
US10903319B2 (en) * 2016-06-15 2021-01-26 Nanomedical Diagnostics, Inc. Patterning graphene with a hard mask coating
US11056343B2 (en) * 2016-06-15 2021-07-06 Cardea Bio, Inc. Providing a temporary protective layer on a graphene sheet
US10759157B2 (en) 2016-06-15 2020-09-01 Nanomedical Diagnostics, Inc. Systems and methods for transferring graphene
CN109862829A (zh) 2016-10-21 2019-06-07 波士顿科学国际有限公司 气体采样装置
EP3624678B1 (en) 2017-05-19 2022-08-17 Boston Scientific Scimed Inc. Systems and methods for assessing the health status of a patient
US10852264B2 (en) 2017-07-18 2020-12-01 Boston Scientific Scimed, Inc. Systems and methods for analyte sensing in physiological gas samples
US11209416B2 (en) 2017-07-28 2021-12-28 Graphene-Dx, Inc. Device and method for chemical analysis
AU2019211495A1 (en) 2018-01-29 2020-09-17 Graphene-Dx, Inc. Methods and devices for detection of pathogens
US11166636B2 (en) 2018-02-20 2021-11-09 Boston Scientific Scimed, Inc. Breath sampling mask and system
US11561197B2 (en) 2018-06-29 2023-01-24 AMMR Joint Venture Electronic detection of a target based on enzymatic cleavage of a reporter moiety
WO2020081834A1 (en) 2018-10-19 2020-04-23 Regents Of The University Of Minnesota Systems and methods for detecting a brain condition
CN113167758A (zh) 2018-11-27 2021-07-23 波士顿科学国际有限公司 用于检测健康状况的系统和方法
US11662325B2 (en) 2018-12-18 2023-05-30 Regents Of The University Of Minnesota Systems and methods for measuring kinetic response of chemical sensor elements
US11717202B2 (en) 2019-04-10 2023-08-08 Foothold Labs Inc. Mobile lab-on-a-chip diagnostic system
EP4028758A2 (en) 2019-09-10 2022-07-20 Boston Scientific Scimed Inc. Gas measurement device and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020115025A1 (en) * 1998-11-13 2002-08-22 Mitsubishi Denki Kabushiki Kaisha Apparatus for removing photoresist film
US20150364567A1 (en) * 2013-05-21 2015-12-17 The 13Th Research Institute Of China Electronics Technology Group Corporation Method for manufacturing graphene transistor based on self-aligning technology

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3951681A (en) 1973-11-01 1976-04-20 Kolene Corporation Method for descaling ferrous metals
US20100301398A1 (en) 2009-05-29 2010-12-02 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
WO2011046655A2 (en) * 2009-07-21 2011-04-21 Cornell University Transfer-free batch fabrication of single layer graphene devices
US8426309B2 (en) 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
US8080441B2 (en) * 2010-01-12 2011-12-20 Cree, Inc. Growing polygonal carbon from photoresist
US8309447B2 (en) * 2010-08-12 2012-11-13 International Business Machines Corporation Method for integrating multiple threshold voltage devices for CMOS
US20150038378A1 (en) 2011-02-16 2015-02-05 Wayne State University Biocompatible graphene sensor
US9337363B2 (en) * 2011-05-11 2016-05-10 International Business Machines Corporation Low resistance, low reflection, and low cost contact grids for photovoltaic cells
KR20130006999A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
US9553195B2 (en) * 2011-06-30 2017-01-24 Applied Materials, Inc. Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation
KR101356791B1 (ko) 2012-01-20 2014-01-27 한국과학기술원 박막형 수퍼커패시터 및 그의 제조 방법
CN103019493A (zh) * 2012-12-24 2013-04-03 无锡力合光电石墨烯应用研发中心有限公司 一种用于电容式触摸屏的电极结构及其制备方法
KR101372286B1 (ko) * 2013-04-11 2014-03-11 한국과학기술연구원 그래핀 전자 소자, 그래핀 전사층 및 그래핀 전자 소자의 제조 방법
US9614063B2 (en) 2014-04-16 2017-04-04 The United States Of America, As Represented By The Secretary Of The Navy Homoepitaxial tunnel barriers with functionalized graphene-on-graphene and methods of making
EP4024437A1 (en) * 2014-06-20 2022-07-06 The Regents of the University of California Method for the fabrication and transfer of graphene
US11056343B2 (en) * 2016-06-15 2021-07-06 Cardea Bio, Inc. Providing a temporary protective layer on a graphene sheet

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020115025A1 (en) * 1998-11-13 2002-08-22 Mitsubishi Denki Kabushiki Kaisha Apparatus for removing photoresist film
US20150364567A1 (en) * 2013-05-21 2015-12-17 The 13Th Research Institute Of China Electronics Technology Group Corporation Method for manufacturing graphene transistor based on self-aligning technology

Also Published As

Publication number Publication date
CN109314043A (zh) 2019-02-05
US20170365474A1 (en) 2017-12-21
EP4269996A2 (en) 2023-11-01
EP3472855B1 (en) 2023-08-02
CN109314043B (zh) 2023-05-16
EP3472855A4 (en) 2020-12-02
WO2017218792A1 (en) 2017-12-21
KR20190019146A (ko) 2019-02-26
EP3472855A1 (en) 2019-04-24
US10395928B2 (en) 2019-08-27
EP4269996A3 (en) 2024-01-24

Similar Documents

Publication Publication Date Title
KR102413942B1 (ko) 그래핀 시트 상의 패시베이션 층의 침착
KR102406881B1 (ko) 그래핀 시트 상에 임시 보호 층을 제공하는 방법
CN109313189B (zh) 借助硬掩模涂层图案化石墨烯
JP2009500835A (ja) 双極性のキャリアウエハ、及び可動双極性の静電的ウエハ構成
KR102107538B1 (ko) 그래핀 전사 방법, 이를 이용한 소자의 제조방법 및 그래핀을 포함하는 기판 구조체
CN109972087B (zh) 一种微电极沉积掩膜的制备方法
JP2011243577A (ja) 薄膜電池の製造方法および薄膜電池
JP2008255435A (ja) 蒸着用マスク、ならびにそれを用いる蒸着パターン作製方法、半導体ウェーハ評価用試料の作製方法、半導体ウェーハの評価方法および半導体ウェーハの製造方法
JP2008255433A (ja) 蒸着用マスク、ならびにそれを用いる蒸着パターン作製方法、半導体ウェーハ評価用試料の作製方法、半導体ウェーハの評価方法および半導体ウェーハの製造方法
US6646259B2 (en) Method of sample preparation for transmission electron microscope analysis
FR2466102A1 (fr) Procede de fabrication d'elements composites pour circuits integres
CN107230645A (zh) 半导体结构及其制造方法
CN101178549A (zh) 移除光致抗蚀剂层的方法以及开口的形成方法
JP6399776B2 (ja) 封止方法及びそれに関連するデバイス
CN107919267B (zh) 一种半导体器件及其制作方法
US6319838B1 (en) Lever arm for a scanning microscope
CN114551340A (zh) 第三代半导体接触窗结构及其制造方法
KR101411837B1 (ko) 기능성 소자의 전사 방법
US5989442A (en) Wet etching
JP2004119605A (ja) 半導体装置加工用マスク及びそれを用いた加工方法並びに半導体装置
CN117383508A (zh) 双层金属引线的制造方法及mems器件
CN117672833A (zh) 一种基于高k介电层的半导体器件加工方法
WO1997038301A1 (en) Method for manufacturing an array of microelectrodes
JPS58158952A (ja) 半導体装置及びその製造法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant