JP2016072626A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2016072626A
JP2016072626A JP2015187642A JP2015187642A JP2016072626A JP 2016072626 A JP2016072626 A JP 2016072626A JP 2015187642 A JP2015187642 A JP 2015187642A JP 2015187642 A JP2015187642 A JP 2015187642A JP 2016072626 A JP2016072626 A JP 2016072626A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
package
chip structure
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015187642A
Other languages
English (en)
Other versions
JP6584258B2 (ja
JP2016072626A5 (ja
Inventor
チャ 濟 趙
Chajea Jo
チャ 濟 趙
允 赫 任
Yun-Hyeok Im
允 赫 任
泰 濟 趙
Taisai Cho
泰 濟 趙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2016072626A publication Critical patent/JP2016072626A/ja
Publication of JP2016072626A5 publication Critical patent/JP2016072626A5/ja
Application granted granted Critical
Publication of JP6584258B2 publication Critical patent/JP6584258B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/8146—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】他種の半導体チップが含まれる半導体パッケージ内部から、発熱を効率的に外部に放出することができる半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、パッケージベース基板、パッケージベース基板上に付着される少なくとも１つの第１半導体チップ、及び少なくとも１つの第１半導体チップと隣接するようにパッケージベース基板上に付着され、複数の第２半導体チップが積層された少なくとも１つの積層半導体チップ構造体を有し、少なくとも１つの第１半導体チップと隣接する少なくとも１つの積層半導体チップ構造体の少なくとも１辺に、複数の貫通電極が形成された貫通電極領域が隣接するように配置される。
【選択図】図１

Description

本発明は、半導体パッケージに関し、さらに詳細には、貫通電極を利用して積層された複数の半導体チップと、それに隣接するように配置される半導体チップと、を含む半導体パッケージに関する。
電子産業の飛躍的な発展、及びユーザの要求によって、電子機器は、さらに小型化、軽量化及び大容量化されている。それによって、メモリ半導体チップと、ＭＰＵ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）／ＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）半導体チップとを共に含む半導体パッケージが開発されている。また、半導体パッケージに含まれるメモリの容量を増加させるために、貫通電極を利用して、複数のメモリ半導体チップを積層させる半導体パッケージも開発されている。
しかし、１つの半導体パッケージに、他種の半導体チップが含まれることにより、半導体パッケージ内部の一部分で、発熱量増加の問題が発生している。
本発明は、上記従来の半導体パッケージにおける問題点に鑑みてなされたものであって、本発明の技術的課題は、上記問題点を解決するために、他種の半導体チップが含まれる半導体パッケージ内部から、発熱を効率的に外部に放出することができる半導体パッケージを提供するところにある。
上記技術的課題を達成するためになされた本発明による半導体パッケージは、パッケージベース基板と、前記パッケージベース基板上に付着される少なくとも１つの第１半導体チップと、前記少なくとも１つの第１半導体チップと隣接するように、前記パッケージベース基板上に付着され、複数の第２半導体チップが積層された少なくとも１つの積層半導体チップ構造体と、を有し、前記少なくとも１つの第１半導体チップと隣接する、前記少なくとも１つの積層半導体チップ構造体の少なくとも１辺に、複数の貫通電極が形成された貫通電極領域が隣接するように配置されることを特徴とする。
前記第１半導体チップ及び前記積層半導体チップ構造体それぞれの側面を覆い包むが、上面を覆わないように、前記パッケージベース基板上に形成されるパッケージモールディング層をさらに有し、前記第１半導体チップの上面、及び前記少なくとも１つの積層半導体チップ構造体の上面は、前記パッケージベース基板から同一レベルの高さであることが好ましい。
前記半導体パッケージは、熱伝達物質層（ＴＩＭ：ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）を挟み、前記第１半導体チップ、及び前記少なくとも１つの積層半導体チップ構造体上に付着される放熱部材をさらに有することが好ましい。
前記複数の第２半導体チップのうち最上端の半導体チップに形成された前記複数の貫通電極は、前記熱伝達物質層と接することが好ましい。
前記貫通電極領域は、前記少なくとも１つの第１半導体チップの１辺と対向する、前記積層半導体チップ構造体の１辺に隣接するように配置されることが好ましい。
前記少なくとも１つの積層半導体チップ構造体は、第１積層半導体チップ構造体及び第２積層半導体チップ構造体を含み、前記第１積層半導体チップ構造体及び第２積層半導体チップ構造体それぞれの１辺は、前記第１半導体チップの互いに対向する２辺とそれぞれ対向することが好ましい。
前記少なくとも１つの積層半導体チップ構造体は、第１積層半導体チップ構造体ないし第４積層半導体チップ構造体を含み、第１積層半導体チップ構造体ないし第４積層半導体チップ構造体それぞれの１辺は、前記第１半導体チップの４辺とそれぞれ対向することが好ましい。
前記貫通電極領域は、前記少なくとも１つの第１半導体チップの１辺と対向する、前記積層半導体チップ構造体の頂点をなす２辺のうち少なくとも１辺に隣接するように配置されることが好ましい。
前記少なくとも１つの積層半導体チップ構造体は、第１積層半導体チップ構造体ないし第４積層半導体チップ構造体を含み、前記第１積層半導体チップ構造体ないし第４積層半導体チップ構造体それぞれは、前記第１半導体チップの４辺それぞれと対向する頂点を含むことができる。
前記貫通電極領域は、前記少なくとも１つの第１半導体チップの１辺と対向する、前記積層半導体チップ構造体の頂点をなす２辺に隣接するように、Ｌ字形となって配置されることが好ましい。
前記少なくとも１つの第１半導体チップは、ＭＰＵ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）またはＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）であることが好ましい。
前記第２半導体チップは、メモリ半導体チップであることが好ましい。
前記複数の第２半導体チップは、ロジック半導体チップ、及び前記ロジック半導体チップ上に積層される複数のメモリ半導体チップからなることが好ましい。
前記ロジック半導体チップの面積は、前記複数のメモリ半導体チップの面積よりも大きいことが好ましい。
前記第１半導体チップは、前記第２半導体チップより単位面積当たり発熱量が多いことが好ましい。
本発明による半導体パッケージは、パッケージベース基板と、前記パッケージベース基板上に付着され、第１半導体チップを含む少なくとも１つのサブ半導体パッケージと、前記少なくとも１つのサブ半導体パッケージと隣接するように、前記パッケージベース基板上に付着され、複数の貫通電極が形成された貫通電極領域を含む複数の第２半導体チップが積層された少なくとも１つの積層半導体チップ構造体と、前記サブ半導体パッケージ、及び前記少なくとも１つの積層半導体チップ構造体それぞれの側面を覆い包むように、前記パッケージベース基板上に形成されるパッケージモールディング層と、熱伝達物質層を挟み、前記サブ半導体パッケージ上、及び前記少なくとも１つの積層半導体チップ構造体上に付着される放熱部材とを有し、前記貫通電極領域は、前記少なくとも１つの第１半導体チップの１辺と対向する、前記少なくとも１つの積層半導体チップ構造体の少なくとも１辺に隣接するように配置されることを特徴とする。
前記貫通電極領域は、前記積層半導体チップ構造体の互いに対向する２辺に隣接するように配置され、前記少なくとも１つのサブ半導体パッケージは、前記貫通電極領域が隣接するように配置される前記積層半導体チップ構造体の互いに対向する２辺にそれぞれ隣接する第１サブ半導体パッケージ及び第２サブ半導体パッケージを含むことが好ましい。
前記貫通電極領域は、前記積層半導体チップ構造体の４辺に隣接するように配置され、前記少なくとも１つのサブ半導体パッケージは、前記貫通電極領域が隣接するように配置される前記積層半導体チップ構造体の４辺にそれぞれ隣接する第１サブ半導体パッケージないし第４サブ半導体パッケージを含むことが好ましい。
前記少なくとも１つの積層半導体チップ構造体は、前記サブ半導体パッケージの互いに対向する２辺にそれぞれ隣接する第１積層半導体チップ構造体及び第２積層半導体チップ構造体を含むことが好ましい。
前記少なくとも１つの積層半導体チップ構造体は、前記サブ半導体パッケージの４辺にそれぞれ隣接する第１積層半導体チップ構造体ないし第４積層半導体チップ構造体を含むことが好ましい。
前記第１半導体チップの上面、及び前記複数の第２半導体チップのうち最上端の半導体チップの上面は、前記パッケージベース基板から同一レベルの高さであることが好ましい。
前記熱伝達物質層は、前記第１半導体チップの上面、及び前記複数の第２半導体チップのうち最上端の半導体チップの上面と接することが好ましい。
本発明による半導体パッケージは、パッケージベース基板と、前記ベース基板上に付着される第１半導体チップと、前記第１半導体チップと隣接するように、前記ベース基板上に付着され、複数の貫通電極を介して電気的に接続されるように垂直積層された複数の第２半導体チップと、前記第１半導体チップの側面、及び前記複数の第２半導体チップの側面を覆い包むように、前記パッケージベース基板上に形成されるパッケージモールディング層と、前記パッケージモールディング層上に付着される放熱部材と、を有し、前記複数の第２半導体チップを電気的に接続する前記複数の貫通電極は、前記第１半導体チップと隣接する、前記複数の第２半導体チップの少なくとも１辺に沿って配置されることを特徴とする。
前記複数の貫通電極は、前記第１半導体チップの１辺と対向する前記複数の第２半導体チップの１辺に沿って配置されることが好ましい。
前記パッケージモールディング層は、前記パッケージベース基板から同一レベルの高さである前記第１半導体チップの上面と、前記複数の第２半導体チップのうち最上端の半導体チップの上面とを覆わず、前記放熱部材は、熱伝達物質層を挟み、前記第１半導体チップ上、及び前記複数の第２半導体チップ上に付着されることが好ましい。
本発明による半導体パッケージによれば、積層半導体チップ構造体の貫通電極領域を、発熱量が多い半導体チップに隣接するように配置し、半導体パッケージ内部で発生しうる部分的な熱集中現象を防止することができ、それによって、半導体パッケージの動作信頼性を得ることができる。
本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。 本発明の一実施形態による半導体パッケージの構成を概略的に示すブロック図である。 本発明の一実施形態による半導体パッケージを含む電子システムを示すブロック図である。 本発明の実施形態による半導体パッケージが応用された電子装置を概略的に示す斜視図である。
本発明に係る半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
しかし、本発明は、以下で開示する実施形態に限定されるものではなく、さまざまな形態に具現され、多様な変更を加えることができる。ただし、本実施形態についての説明は、本発明の開示を完全なものにし、本発明が属する技術分野の当業者に、発明の範疇を完全に知らせるために提供するものである。添付した図面において構成要素は、説明の便宜のために、その大きさを実際より拡大して図示しており、各構成要素の比率は、誇張したり縮小したりしている。
ある構成要素が他の構成要素の「上に」あったり、「接して」いたりすると記載された場合、他の構成要素上に直接当接されていたり、連結されていたりもするが、中間に他の構成要素が存在することができると理解されなければならないのである。一方、ある構成要素が他の構成要素の「真上に」あったり、「直接接して」いたりすると記載される場合には、中間に他の構成要素が存在しないと理解される。構成要素間の関係について説明する他の表現、例えば、「〜間に」や「直接〜の間に」なども同様に解釈される。
第１、第２のような用語は、多様な構成要素についての説明に使用されるが、構成要素は、これらの用語によって限定されるものではない。このような用語は、１つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の権利範囲を外れることなしに、第１構成要素は、第２構成要素と命名されたり、同様に、第２構成要素も、第１構成要素と命名されたりする。
単数の表現は、文脈上明白に取り立てて表現しない限り、複数の表現を含む。「含む」または「有する」というような用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはそれらの組み合わせが存在するということを指定するためのものであり、一つまたはそれ以上の他の特徴、数字、段階、動作、構成要素、部分品、またはそれらの組み合わせが付加されもすると解釈される。
本発明の明細書において、特別な言及がない限り、辺及び頂点という用語は、平面配置図を基準に、二次元で示した構成要素の辺及び頂点を意味する。例えば、構成要素が直方体の形状を有する場合、辺という用語は、側面を意味し、頂点という用語は、２側面がなす角を意味する。
本発明の実施形態で使用する用語は、取り立てて定義されない限り、当該技術分野で当業者に一般的に知られた意味に解釈される。
以下、添付図面を参照しつつ、本発明の望ましい実施形態について説明することにより、本発明について詳細に説明する。
図１は、本発明の一実施形態による半導体パッケージを示す断面図である。
図１を参照すると、半導体パッケージ１ａは、パッケージベース基板１０、サブ半導体パッケージ１３０ａ及び積層半導体チップ構造体１００ａを含む。サブ半導体パッケージ１３０ａと、積層半導体チップ構造体１００ａは、互いに隣接するように、パッケージベース基板１０上に付着される。
パッケージベース基板１０は、例えば、印刷回路基板、セラミックス基板またはインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）でもよい。
パッケージベース基板１０が印刷回路基板である場合、パッケージベース基板１０は、基板ベース、上面及び下面にそれぞれ形成された上面パッド（図示せず）及び下面パッド（図示せず）を含んでもよい。その場合上面パッド及び下面パッドは、それぞれ基板ベースの上面及び下面を覆うソルダレジスト層（図示せず）から露出される。
基板ベースは、フェノール樹脂、エポキシ樹脂、ポリイミドのうちから選択される少なくとも１つの物質からなる。例えば、前記基板ベースは、ＦＲ４、四官能性エポキシ（ｔｅｔｒａｆｕｎｃｔｉｏｎａｌ ｅｐｏｘｙ）、ポリフェニレンエーテル（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒ）、エポキシ／ポリフェニレンオキシド（ｅｐｏｘｙ／ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｏｘｉｄｅ）、ＢＴ（ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ）、サーマウント（ｔｈｅｒｍｏｕｎｔ）、シアネートエステル（ｃｙａｎａｔｅ ｅｓｔｅｒ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）及び液晶高分子（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）のうちから選択される少なくとも１つの物質を含んでもよい。上面パッド及び下面パッドは、銅、ニッケル、ステンレススチールまたはベリリウム銅（ｂｅｒｙｌｌｉｕｍ ｃｏｐｐｅｒ）からなる。基板ベース内には、上面パッドと下面パッドとを電気的に接続する内部配線（図示せず）が形成される。上面パッド及び下面パッドは、基板ベースの上面及び下面に銅箔（Ｃｕ ｆｏｉｌ）を被せた後、パターニングされた回路配線において、それぞれソルダレジスト層から露出された部分でもある。
パッケージベース基板１０がインターポーザである場合、パッケージベース基板１０は、半導体物質からなる基板ベース、並びに基板ベースの上面及び下面にそれぞれ形成された上面パッド（図示せず）及び下面パッド（図示せず）を含んでもよい。基板ベースは、例えば、シリコンウェハから形成される。また、基板ベースの上面、下面または内部には、内部配線（図示せず）が形成される。また、基板ベースの内部には、上面パッドと下面パッドとを電気的に接続する貫通ビア（図示せず）が形成される。
パッケージベース基板１０の下面には、外部接続端子１６が付着される。外部接続端子１６は、例えば、下面パッド上に付着される。外部接続端子１６は、例えば、ソルダボールまたはバンプでもよい。外部接続端子１６は、半導体パッケージ１ａと外部装置とを電気的に接続することができる。
サブ半導体パッケージ１３０ａは、サブパッケージベース基板１４０、サブパッケージベース基板１４０上に付着される第１半導体チップ１３０を含んでもよい。第１半導体チップ１３０は、活性面１３２がサブパッケージベース基板１４０に向かうように、サブパッケージベース基板１４０上に付着される。
第１半導体チップ１３０は、活性面１３２上に配置された第１接続端子１３６によって、サブパッケージベース基板１４０と電気的に接続される。第１接続端子１３６は、例えば、ソルダボールまたはバンプでもよい。サブ半導体パッケージ１３０ａは、第１半導体チップ１３０の側面を覆い包むように、サブパッケージベース基板１４０上に形成される第１サブパッケージモールディング層１３８をさらに含んでもよい。
第１サブパッケージモールディング層１３８は、第１半導体チップ１３０の上面、すなわち、非活性面１３４を覆わない。第１サブパッケージモールディング層１３８は、第１半導体チップ１３０とサブパッケージベース基板１４０との間の空間を充填するように形成される。第１サブパッケージモールディング層１３８は、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄ ｃｏｍｐｏｕｎｄ）からなる。第１サブパッケージモールディング層１３８は、後述するパッケージモールディング層３００と共に形成されてもよい。
サブパッケージベース基板１４０は、例えば、印刷回路基板でもよい。サブパッケージベース基板１４０が印刷回路基板である場合、サブパッケージベース基板１４０は、前述のパッケージベース基板１０が印刷回路基板である場合と類似した構成を含むことができるが、詳細な説明は省略する。
サブパッケージベース基板１４０の下面には、第１内部接続端子１４６が付着される。第１内部接続端子１４６は、例えば、ソルダボールまたはバンプでもよい。第１内部接続端子１４６は、サブ半導体パッケージ１３０ａとパッケージベース基板１０とを電気的に接続することができる。サブ半導体パッケージ１３０ａとパッケージベース基板１０との間の空間を充填するように、第１アンダーフィル物質層３３０が形成される。第１アンダーフィル物質層３３０は、例えば、エポキシ樹脂からなる。第１アンダーフィル物質３３０は、例えば、ＭＵＦ（ｍｏｌｄｅｄ ｕｎｄｅｒ−ｆｉｌｌ）方式で形成される後述するパッケージモールディング層３００の一部分でもよい。
第１半導体チップ１３０をなす半導体基板は、例えば、シリコン（Ｓｉ）を含んでもよい。または、第１半導体チップ１３０をなす半導体基板は、ゲルマニウム（Ｇｅ）のような半導体元素、またはＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのような化合物半導体を含んでもよい。または、第１半導体チップ１３０をなす半導体基板は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有することができる。例えば、第１半導体チップ１３０をなす半導体基板は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を含んでもよい。第１半導体チップ１３０をなす半導体基板は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）を含んでもよい。第１半導体チップ１３０をなす半導体基板は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有することができる。
第１半導体チップ１３０は、多様な種類の複数の個別素子（ｉｎｄｉｖｉｄｕａｌ ｄｅｖｉｃｅｓ）を含む半導体素子が形成される。複数の個別素子は、多様な微細電子素子（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）、例えば、ＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ）のようなＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）のようなイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含んでもよい。
複数の個別素子は、第１半導体チップ１３０をなす半導体基板の導電領域に電気的に接続される。半導体素子は、複数の個別素子のうち少なくとも２個、または複数の個別素子と、第１半導体チップ１３０をなす半導体基板の導電領域とを電気的に接続する導電性配線または導電性プラグをさらに含んでもよい。また、複数の個別素子は、それぞれ絶縁膜によって、隣接する他の個別素子と電気的に分離される。
第１半導体チップ１３０は、プロセッサユニット（ｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）でもよい。第１半導体チップ１３０は、例えば、ＭＰＵ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）またはＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）でもよい。サブ半導体パッケージ１３０ａは、例えば、正常動作が検証されたＫＧＰ（ｋｎｏｗｎ ｇｏｏｄ ｐａｃｋａｇｅ）でもよい。
積層半導体チップ構造体１００ａは、順次に積層された複数の第２半導体チップ１１０を含んでもよい。複数の第２半導体チップ１１０は、複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）が垂直方向に積層される。複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）のそれぞれをなす半導体基板、及び形成された半導体素子は、第１半導体チップ１３０をなす半導体基板と類似しているが、詳細な説明は省略する。複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）のそれぞれは、活性面１１２がパッケージベース基板１０に向かう。
本発明の明細書において、「複数の第２半導体チップ」とは、「１つの積層半導体チップ構造体」をなすように、垂直方向に積層された半導体チップを意味する。従って、２個以上の積層半導体チップ構造体がある場合、各積層半導体チップ構造体は、それぞれ「複数の第２半導体チップ」を含み、特別な言及がない限り「複数の第２半導体チップ」という記載は、２個以上の積層半導体チップ構造体に含まれる半導体チップを共に指称するのではなく、「１つの積層半導体チップ構造体に含まれる半導体チップ」のみを指称する。それは、「複数の第２半導体チップ」が垂直方向に積層された「１つの積層半導体チップ構造体」をまさしく１つの半導体チップであるかのように扱うことができるからである。
複数の第２半導体チップ１１０は、例えば、メモリ半導体チップでもよい。メモリ半導体チップは、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ半導体チップや、ＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような不揮発性メモリ半導体チップでもよい。
複数の第２半導体チップ１１０のうち少なくとも一つは、ロジック半導体チップであり、残りは、メモリ半導体チップでもよい。例えば、複数の第２半導体チップ１１０のうち最下端の半導体チップ１１０ａは、ロジック半導体チップであり、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、メモリ半導体チップでもよい。例えば、複数の第２半導体チップ１１０のうち最下端の半導体チップ１１０ａは、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）を制御するためのコントローラチップでもあり、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、ＨＢＭ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）ＤＲＡＭ半導体チップでもよい。
図１には、複数の第２半導体チップ１１０に、５個の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）が含まれるように図示しているが、それに限定されるものではなく、２個ないし４個、または６個以上の半導体チップが含まれてもよい。複数の第２半導体チップ１１０がいずれもメモリ半導体チップである場合、複数の第２半導体チップ１１０は、２の倍数個でもある。複数の第２半導体チップ１１０のうち少なくとも一つがロジック半導体チップであり、残りがメモリ半導体チップである場合、複数の第２半導体チップ１１０に含まれるメモリ半導体チップは、２の倍数個でもある。複数の第２半導体チップ１１０に含まれるメモリ半導体チップは、いずれも同種のメモリ半導体チップでもよい。
複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、それぞれ複数の貫通電極１２８を含んでもよい。複数の貫通電極１２８は、貫通電極領域１２０に形成される。貫通電極領域１２０には、例えば、数百個ないし数千個の貫通電極１２８が形成される。
貫通電極領域１２０に形成される複数の貫通電極１２８は、例えば、数十μｍのピッチ（ｐｉｔｃｈ）を有し、マトリックス配列に配置される。複数の貫通電極１２８は、例えば、それぞれ数μｍないし数十μｍの直径を有することができる。複数の貫通電極１２８のそれぞれの直径は、複数の貫通電極１２８が配置されるピッチより小さい値を有する。例えば、複数の貫通電極１２８は、５μｍないし１５μｍの直径を有し、２５μｍないし５０μｍのピッチを有して配置される。
貫通電極領域１２０は、積層半導体チップ構造体１００ａの少なくとも１つの辺に隣接するように配置される。貫通電極領域１２０は、第１半導体チップ１３０と隣接する積層半導体チップ構造体１００ａの辺または頂点に隣接するように配置される。
複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、互いに対応する貫通電極１２８によって、互いに電気的に接続される。複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、複数の貫通電極１２８によって、パッケージベース基板１０と電気的に接続される。複数の貫通電極１２８は、複数の第２半導体チップ１１０のための信号、電源またはグラウンドのうち少なくとも一つを提供することができる。
複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）のそれぞれの下面には、貫通電極１２８と連結される第２接続端子１１６ａが付着される。複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）それぞれの下面には、ダミー接続端子１１６ｂがさらに付着される。複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、第２接続端子１１６ａ及びダミー接続端子１１６ｂを含む接続端子群１１６によって支持される。ダミー接続端子１１６ｂは、複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）と電気的に絶縁される。
第２接続端子１１６ａは、例えば、数十μｍの直径を有することができる。第２接続端子１１６ａの直径は、貫通電極１２８の直径より大きく、複数の貫通電極１２８が配置されるピッチより小さい値を有することができる。例えば、第２連結端子１１６ａは、約２０μｍの直径を有することができる。
貫通電極１２８は、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）によって形成される。貫通電極１２８は、配線金属層（図示せず）、及びそれを取り囲む障壁金属層（図示せず）を含んでもよい。配線金属層は、ＣｕまたはＷを含んでもよい。例えば、配線金属層は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、ＷまたはＷ合金からなるが、それらに制限されるものではない。例えば、配線金属層は、Ａｌ、Ａｕ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｕ、Ｈｆ、Ｉｎ、Ｍｎ、Ｍｏ、Ｎｉ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｈ、Ｒｅ、Ｒｕ、Ｔａ、Ｔｅ、Ｔｉ、Ｗ、Ｚｎ、Ｚｒのうち一つ、またはそれ以上を含み、一つまたは二つ以上の積層構造を含んでもよい。
障壁金属層は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、ＮｉまたはＮｉＢのうちから選択される少なくとも１つの物質を含み、単一層または多重層からもなる。しかし、貫通電極１２８の材質は、前述の物質に限定されるものではない。障壁金属層及び配線金属層は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程またはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によっても形成されるが、それらに限定されるものではない。
貫通電極１２８と、複数の第２半導体チップ１１０それぞれをなす半導体基板との間には、スペーサ絶縁層（図示せず）が介在される。スペーサ絶縁層は、複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）に形成された半導体素子貫通電極１２８が直接接触することを防ぐ。スペーサ絶縁層は、酸化膜、窒化膜、炭化膜、ポリマー、またはそれらの組み合わせからなる。一部実施形態において、スペーサ絶縁層を形成するために、ＣＶＤ工程を利用することができる。スペーサ絶縁層は、低圧ＣＶＤ（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）工程によって形成されたＯ３／ＴＥＯＳ（ｏｚｏｎｅ／ｔｅｔｒａ−ｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）基盤のＨＡＲＰ（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ｐｒｏｃｅｓｓ）酸化膜からもなる。
貫通電極１２８は、複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）の活性面１１２と、非活性面１１４とを直接接続するように開示しているが、それに限定されるものではなく、ビア−ファースト（ｖｉａ−ｆｉｒｓｔ）構造、ビア−ミドル（ｖｉａ−ｍｉｄｄｌｅ）構造またはビア−ラスト（ｖｉａ−ｌａｓｔ）構造のうちいずれか一つによっても形成されるということは言うまでもない。ビア−ファースト構造、ビア−ミドル構造またはビア−ラスト構造、及びその製造方法については、Ｓｐｒｉｎｇｅｒにおいて、２０１１年に出刊されたＴｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｓｙｓｔｅｍ Ｉｎｔｅｇｒａｔｉｏｎ（編集者：Ａｎｔｏｎｉｓ Ｐａｐａｎｉｋｏｌａｏｕ， Ｄｉｍｉｔｒｉｏｓ Ｓｏｕｄｒｉｓ ＆ Ｒｉｋｏ Ｒａｄｏｊｃｉｃ）、ＣＲＣ Ｐｒｅｓｓにおいて２０１２に年出刊された３Ｄ Ｉｎｔｅｇｒａｔｉｏｎ ｆｏｒ ＶＬＳＩ Ｓｙｓｔｅｍｓ（編集者：Ｃｈｕａｎ Ｓｅｎｇ Ｔａｎ， Ｋｕａｎ−ＮｅｎｇＣｈｅｎ ＆ Ｓｔｅｖｅｎ Ｊ． Ｋｏｅｓｔｅｒ）、Ｓｐｒｉｎｇｅｒにおいて、２０１３に年出刊されたＤｅｓｉｇｎｉｎｇ ＴＳＶｓ ｆｏｒ ３Ｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ（著者：Ｎａｕｍａｎ Ｋｈａｎ ＆ Ｓｏｈａ Ｈａｓｓｏｕｎ）のような図書を含めた多数の文献に開示されており、詳細な説明は省略する。
複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）の活性面１１２、及び非活性面１１４には、それぞれ貫通電極１２８と電気的に接続される前面パッド（図示せず）及び背面パッド（図示せず）が形成される。前面パッド及び背面パッドは、貫通電極１２８に対応する位置に形成され、貫通電極１２８と電気的に接続されるが、それらに制限されるものではなく、貫通電極１２８から離れた位置に形成され、再配線層を介して、貫通電極１２８と電気的に接続されてもよい。
パッケージベース基板１０上には、第１半導体チップ１３０を含むサブ半導体パッケージ１３０ａ及び積層半導体チップ構造体１００ａのそれぞれの側面を覆い包むパッケージモールディング層３００がさらに形成される。パッケージモールディング層３００は、例えば、ＥＭＣからなる。パッケージモールディング層３００は、第１サブパッケージモールディング層１３８と共に形成されてもよい。パッケージモールディング層３００は、サブ半導体パッケージ１３０ａの上面、及び積層半導体チップ構造体１００ａの上面を覆わないように形成される。例えば、パッケージモールディング層３００は、サブ半導体パッケージ１３０ａに含まれる第１半導体チップ１３０の上面、及び積層半導体チップ構造体１００ａに含まれる複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅの上面を覆わないように形成される。
第１半導体チップ１３０の上面と、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅの上面は、パッケージベース基板１０から同一レベルの高さを有する。例えば、第１半導体チップ１３０と、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅとが相対的に厚い厚みを有する状態で、パッケージベース基板１０上に付着され、パッケージモールディング層３００が、第１半導体チップ１３０と、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅとを覆うように形成された後、第１半導体チップ１３０と、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅとの上面がいずれも露出されるまで、パッケージモールディング層３００の上側一部分を除去し、第１半導体チップ１３０の上面と、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅの上面とがパッケージベース基板１０から同一レベルの高さを有するようにすることができる。その場合、第１半導体チップ１３０の上面、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅの上面、及びパッケージモールディング層３００の上面は、パッケージベース基板１０からいずれも同一レベルをの高さ有することができる。
第１半導体チップ１３０を含むサブ半導体パッケージ１３０ａの上、及び積層半導体チップ構造体１００ａの上には、熱伝達物質層（ＴＩＭ：ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）４００を形成する。熱伝達物質層４００は、第１半導体チップ１３０の上面、複数の第２半導体チップ１１０のうち最上端の半導体チップ１１０ｅの上面、及びパッケージモールディング層３００の上面を覆うことができる。
熱伝達物質層４００は、絶縁物質からなるか、あるいは絶縁物質を含み、電気的絶縁性を維持することができる物質からなる。熱伝達物質層４００は、例えば、エポキシ樹脂を含んでもよい。熱伝達物質層４００は、例えば、ミネラルオイル（ｍｉｎｅｒａｌ ｏｉｌ）、グリース（ｇｒｅａｓｅ）、ギャップフィラパテ（ｇａｐ ｆｉｌｌｅｒ ｐｕｔｔｙ）、相変化ゲル（ｐｈａｓｅ ｃｈａｎｇｅ ｇｅｌ）、相変化物質パッド（ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ ｐａｄｓ）または粉末充填エポキシ（ｐａｒｔｉｃｌｅ ｆｉｌｌｅｄ ｅｐｏｘｙ）でもよい。
放熱部材５００は、熱伝達物質層４００を挟み、第１半導体チップ１３０及び積層半導体チップ構造体１００ａの上に付着される。放熱部材５００は、例えば、ヒートシンク（ｈｅａｔ ｓｉｎｋ）、ヒートスプレッダ（ｈｅａｔ ｓｐｒｅａｄｅｒ）、ヒートパイプ（ｈｅａｔ ｐｉｐｅ）または水冷式冷却板（ｌｉｑｕｉｄ ｃｏｏｌｅｄ ｃｏｌｄ ｐｌａｔｅ）でもよい。
半導体パッケージ１ａは、パッケージベース基板１０上に、第１半導体チップ１３０を含むサブ半導体パッケージ１３０ａと、複数の第２半導体チップ１１０を含む積層半導体チップ構造体１００ａとを隣接するように配置させ、それらの上に、熱伝達物質層４００と放熱部材５００とを付着させて形成することができる。
複数の第２半導体チップ１１０のうち最上端の半導体チップ１００ｅに形成された複数の貫通電極１２８は、熱伝達物質層４００と接することができる。放熱部材５００が導電性である場合、複数の貫通電極１２８は、熱伝達物質層４００によって放熱部材５００と電気的に絶縁される。
貫通電極領域１２０は、第１半導体チップ１３０と隣接する複数の第２半導体チップ１１０を含む積層半導体チップ構造体１００ａの頂点、または少なくとも１辺に隣接するように配置される。例えば、貫通電極領域１２０は、第１半導体チップ１３０の１辺と対向する積層半導体チップ構造体１００ａの頂点、または少なくとも１辺に隣接するように配置される。
サブ半導体パッケージ１３０ａは、積層半導体チップ構造体１００ａより、単位面積当たり発熱量（Ｗ／ｃｍ２）が多い。具体的には、第１半導体チップ１３０は、複数の第２半導体チップ１１０より、単位面積当たり発熱量が多い。第１半導体チップ１３０が、例えば、ＭＰＵまたはＧＰＵであり、複数の第２半導体チップ１１０が、メモリ半導体チップを含む場合、第１半導体チップ１３０は、複数の第２半導体チップ１１０に比べ、電力消耗が多くて発熱量が多い。従って、半導体パッケージ１ａ内の発熱量は、第１半導体チップ１３０に相対的に集中する。
第１半導体チップ１３０で発生した熱のうち一部は、第１半導体チップ１３０の非活性面１３４から、熱伝達物質層４００及び放熱部材５００を介して、半導体パッケージ１ａの外部に放出される。第１半導体チップ１３０の側面を介して放出される熱は、半導体パッケージ１ａの外部への放出経路が相対的に長いために、容易に外部に放出されず、それによって、半導体パッケージ１ａ内部で、部分的な熱集中現象が発生しうる。しかし、積層半導体チップ構造体１００ａの貫通電極領域１２０を、第１半導体チップ１３０に隣接するように配置すれば、第１半導体チップ１３０の側面を介して放出される熱は、貫通電極領域１２０の貫通電極１２８を経て、熱伝達物質層４００及び放熱部材５００を介して、迅速に半導体パッケージ１ａの外部に放出されるために、半導体パッケージ１ａ内部で発生しうる部分的な熱集中現象を防止することができ、それによって、半導体パッケージ１ａの動作信頼性を得ることができる。
図１では、半導体パッケージ１ａに含まれる１個のサブ半導体パッケージ１３０ａ、及び１個の積層半導体チップ構造体１００ａのみを図示したが、それは、貫通電極領域１２０と、１個のサブ半導体パッケージ１３０ａとの配置について説明するためのものであり、本発明の技術的思想は、それに限定されるものではない。例えば、半導体パッケージ１ａは、複数のサブ半導体パッケージ１３０ａ及び／または複数の積層半導体チップ構造体１００ａを含んでもよい。
また、貫通電極領域１２０が、積層半導体チップ構造体１００ａの一側にだけ配置されているように図示しているが、本発明の技術的思想は、それに限定されるものではない。例えば、積層半導体チップ構造体１００ａの両側に隣接するように、２個の第１半導体チップ１３０が配置される場合、貫通電極領域１２０も、２個の第１半導体チップ１３０にそれぞれ隣接するように、積層半導体チップ構造体１００ａの両側にそれぞれ配置される。それについては、図５ないし図１６で図示する本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図を介して、詳細に説明する。
また、１個のサブ半導体パッケージ１３０ａの断面と、積層半導体チップ構造体１００ａの断面は、同一方向に沿って切断した断面でもよいが、１個のサブ半導体パッケージ１３０ａと、積層半導体チップ構造体１００ａとの配置によって、１個のサブ半導体パッケージ１３０ａの断面と、積層半導体チップ構造体１００ａの断面とが互いに異なる方向に沿って切断した断面でもよい。
図２は、本発明の一実施形態による半導体パッケージを示す断面図である。図２についての説明において、図１についての説明と重複する内容は省略する。
図２を参照すると、半導体パッケージ１ｂは、パッケージベース基板１０、サブ半導体パッケージ１３０ａ及び積層半導体チップ構造体１００ｂを含む。サブ半導体パッケージ１３０ａと、積層半導体チップ構造体１００ｂは、互いに隣接するようにパッケージベース基板１０上に付着される。
積層半導体チップ構造体１００ｂは、順次に積層された複数の第２半導体チップ１１０を含んでもよい。複数の第２半導体チップ１１０は、複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）が垂直方向に積層される。
複数の第２半導体チップ１１０のうち少なくとも一つは、ロジック半導体チップであり、残りは、メモリ半導体チップでもよい。例えば、複数の第２半導体チップ１１０は、ロジック半導体チップ、及びロジック半導体チップ上に積層される複数のメモリ半導体チップからなる。例えば、複数の第２半導体チップ１１０のうち最下端の半導体チップ１１０ａは、ロジック半導体チップであり、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、メモリ半導体チップでもよい。例えば、複数の第２半導体チップ１１０のうち最下端の半導体チップ１１０ａは、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）を制御するためのコントローラチップでもよく、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、ＨＢＭ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）ＤＲＡＭ半導体チップでもよい。
複数の第２半導体チップ１１０のうち前記ロジック半導体チップの面積は、前記複数のメモリ半導体チップの面積よりも大きい。例えば、複数の第２半導体チップ１１０のうち最下端の半導体チップ１１０ａの面積は、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）の面積よりも大きい。
積層半導体チップ構造体１００ｂは、前記複数のメモリ半導体チップの側面を覆い包むが、前記複数のメモリ半導体チップのうち最上端のメモリ半導体チップの上面を覆わないように、前記ロジック半導体チップ上に形成される第２サブパッケージモールディング層１１８をさらに含んでもよい。
例えば、積層半導体チップ構造体１００ｂは、複数の第２半導体チップ１１０のうち最下端の半導体チップ１１０ａ上に形成され、残りの半導体チップ（１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）の側面を覆い包むが、最上端の半導体チップ１１０ｅの上面を覆わないように形成される第２サブパッケージモールディング層１１８をさらに含んでもよい。第２サブパッケージモールディング層１１８は、例えば、ＥＭＣからなる。第２サブパッケージモールディング層１１８は、後述するパッケージモールディング層３００と共に形成されてもよい。
積層半導体チップ構造体１００ｂと、パッケージベース基板１０との間の空間を充填するように、第２アンダーフィル物質層３２０が形成される。第１アンダーフィル物質層３３０は、例えば、エポキシ樹脂からなる。第２アンダーフィル物質３２０は、例えば、ＭＵＦ方式によって形成されるパッケージモールディング層３００の一部分でもよい。
図１に示した半導体パッケージ１ａと、図２に示した半導体パッケージ１ｂは、図１に示した積層半導体チップ構造体１００ａと、図２に示した積層半導体チップ構造体１００ｂとの構造に、前述のような差があるという点を除いては同一であるため、詳細な説明は省略する。
図３は、本発明の一実施形態による半導体パッケージを示す断面図である。図３についての説明において、図１についての説明と重複する内容は省略する。
図３を参照すると、半導体パッケージ１ｃは、パッケージベース基板１０、サブ半導体パッケージ１３０ｂ及び積層半導体チップ構造体１００ａを含む。サブ半導体パッケージ１３０ｂと、積層半導体チップ構造体１００ａは、互いに隣接するようにパッケージベース基板１０上に付着される。
サブ半導体パッケージ１３０ｂは、第１半導体チップ１３０を含んでもよい。第１半導体チップ１３０は、活性面１３２がパッケージベース基板１０に向かうように、パッケージベース基板１０上に付着される。第１半導体チップ１３０は、活性面１３２上に配置された第１接続端子１３６によって、パッケージベース基板１０と電気的に接続される。第１接続端子１３６は、例えば、ソルダボールまたはバンプでもよい。
サブ半導体パッケージ１３０ｂと、パッケージベース基板１０との間の空間を充填するように、第１アンダーフィル物質層３３０が形成される。第１アンダーフィル物質層３３０は、例えば、エポキシ樹脂からなる。第１アンダーフィル物質３３０は、例えば、ＭＵＦ方式によって形成されるパッケージモールディング層３００の一部分でもよい。サブ半導体パッケージ１３０ｂは、例えば、ウェーハレベルパッケージ（ＷＬＰ：ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ）でもよい。
図１に示した半導体パッケージ１ａと、図３に示した半導体パッケージ１ｃは、図１に示したサブ半導体パッケージ１３０ａと、図３に示したサブ半導体パッケージ１３０ｂとの構造に、前述のような差があるという点を除いては同一であるため、詳細な説明は省略する。
図４は、本発明の一実施形態による半導体パッケージを示す断面図である。図４についての説明において、図１ないし図３についての説明と重複する内容は省略する。
図４を参照すると、半導体パッケージ１ｄは、パッケージベース基板１０、サブ半導体パッケージ１３０ｂ及び積層半導体チップ構造体１００ｂを含む。サブ半導体パッケージ１３０ｂと、積層半導体チップ構造体１００ｂは、互いに隣接するようにパッケージベース基板１０上に付着される。
図４に示した積層半導体チップ構造体１００ｂは、図２に示した積層半導体チップ構造体１００ｂと同一の構造を有することができる。図４に示したサブ半導体パッケージ１３０ｂは、図３に示したサブ半導体パッケージ１３０ｂと同一の構造を有することができる。
図１ないし図３に示した半導体パッケージ（１ａ，１ｂ，１ｃ）と、図４に示した半導体パッケージ１ｄは、前述のような差があるという点を除いては同一であるがため、詳細な説明は省略する。
図５ないし図１６は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図５ないし図１６に示す半導体パッケージに含まれるサブ半導体パッケージ及び積層半導体チップ構造体の断面は、図１ないし図４に示した半導体パッケージ（１ａ，１ｂ，１ｃ，１ｄ）に示した第１半導体チップ１３０、及び複数の第２半導体チップ１１０がいずれも適用可能である。
また、図１ないし図４に示した複数の第２半導体チップ１１０に含まれる複数の半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）は、垂直積層され、１つの積層半導体チップ構造体（１００ａ，１００ｂ）をなすが、この後で説明する平面配置図では、複数の第２半導体チップを積層半導体チップ構造体と併用して称する。
図５は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。
図５を参照すると、半導体パッケージ２ａは、パッケージベース基板２０上に付着され、互いに隣接するように配置される第１半導体チップ２３０と、積層半導体チップ構造体２１０とを含む。
積層半導体チップ構造体２１０の１辺２１２と、第１半導体チップ２３０の１辺２３２は、互いに対向する。貫通電極領域２２０には、複数の貫通電極２２８が形成される。貫通電極領域２２０は、第１半導体チップ２３０の１辺２３２と対向する積層半導体チップ構造体２１０の１辺２１２に隣接するように配置される。貫通電極領域２２０は、第１半導体チップ２３０の１辺２３２と対向する積層半導体チップ構造体２１０の１辺２１２に沿って延設される。
貫通電極領域２２０には、数百個ないし数千個の貫通電極２２８が形成される。貫通電極領域２２０は、複数の貫通電極２２８が、比較的一定間隔を有して配置される領域を意味する。例えば、複数の貫通電極２２８は、貫通電極領域２２０内において、数十μｍのピッチを有して配置される。例えば、複数の貫通電極２２８は、貫通電極領域２２０内において、２５μｍないし５０μｍのピッチを有して配置される。
積層半導体チップ構造体２１０にメモリ半導体チップが含まれる場合、メモリ半導体チップに含まれるメモリセル（図示せず）は、貫通電極領域２２０とは別の領域に形成される。メモリ半導体チップに含まれるメモリセルが配置されるメモリセルブロックは、貫通電極領域２２０を中心に、第１半導体チップ２３０とは反対方向に配置される。メモリセルブロックのための接続パッド（図示せず）が、メモリ半導体チップの中央に配置されるセンターパッド配置である場合、メモリ半導体チップには、接続パッドと貫通電極２２８とを接続するための再配線パターン（図示せず）が形成される。または、メモリセルブロックのための接続パッド（図示せず）が貫通電極領域２２０に形成されるように、メモリ半導体チップには、内部配線が形成される。
第１半導体チップ２３０が、積層半導体チップ構造体２１０より単位面積当たり発熱量が多い場合、第１半導体チップ２３０で発生した熱のうち、積層半導体チップ構造体２１０に向けて伝達される熱は、貫通電極２２８を介して外部に放出される。従って、第１半導体チップ２３０と、積層半導体チップ構造体２１０との間で熱集中現象が発生することを防止することができ、第１半導体チップ２３０で発生した熱によって、積層半導体チップ構造体２１０に含まれる半導体素子、例えば、メモリセルの動作に影響を与えることを防止することができるために、半導体パッケージ２ａの動作信頼性を得ることができる。
図６は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図６についての説明において、前述の説明と重複する内容は省略する。
図６を参照すると、半導体パッケージ２ｂは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される２個の積層半導体チップ構造体（２１０ａ，２１０ｂ）と、を含む。第１積層半導体チップ構造体２１０ａと、第２積層半導体チップ構造体２１０ｂは、それぞれ第１半導体チップ２３０の互いに対向する第１辺２３２ａと、第２辺２３２ｂとに隣接するように配置される。
第１半導体チップ２３０の第１辺２３２ａと、第１積層半導体チップ構造体２１０ａの１辺２１２ａは、互いに対向する。第１半導体チップ２３０の第２辺２３２ｂと、第２積層半導体チップ構造体２１０ｂの１辺２１２ｂは、互いに対向する。
第１積層半導体チップ構造体２１０ａ及び第２積層半導体チップ構造体２１０ｂは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２０ａ，２２０ｂ）を有することができる。
第１積層半導体チップ構造体２１０ａの貫通電極領域２２０ａは、第１半導体チップ２３０の第１辺２３２ａと対向する第１積層半導体チップ構造体２１０ａの１辺２１２ａに隣接するように配置される。第１積層半導体チップ構造体２１０ａの貫通電極領域２２０ａは、第１半導体チップ２３０の第１辺２３２ａと対向する第１積層半導体チップ構造体２１０ａの１辺２１２ａに沿って延設される。
第２積層半導体チップ構造体２１０ｂの貫通電極領域２２０ｂは、第１半導体チップ２３０の第２辺２３２ｂと対向する第２積層半導体チップ構造体２１０ｂの１辺２１２ｂに隣接するように配置される。第２積層半導体チップ構造体２１０ｂの貫通電極領域２２０ｂは、第１半導体チップ２３０の第２辺２３２ｂと対向する第２積層半導体チップ構造体２１０ｂの１辺２１２ｂに沿って延設される。
第１半導体チップ２３０が、第１積層半導体チップ構造体２１０ａ及び第２積層半導体チップ構造体２１０ｂより単位面積当たり発熱量が多い場合、第１半導体チップ２３０で発生した熱のうち、第１積層半導体チップ構造体２１０ａ及び第２積層半導体チップ構造体２１０ｂに向けて伝達される熱は、貫通電極２２８を介して外部に放出される。従って、第１半導体チップ２３０と、第１積層半導体チップ構造体２１０ａ及び第２積層半導体チップ構造体２１０ｂとの間で、熱集中現象が発生することを防止することができ、第１半導体チップ２３０で発生した熱によって、第１積層半導体チップ構造体２１０ａ及び第２積層半導体チップ構造体２１０ｂに含まれる半導体素子、例えば、メモリセルの動作に影響を与えることを防止することができるために、半導体パッケージ２ｂの動作信頼性を得ることができる。
図７は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図７についての説明において、前述の説明と重複する内容は省略する。
図７を参照すると、半導体パッケージ２ｃは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される４個の積層半導体チップ構造体（２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ）を含む。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される。
第１半導体チップ２３０の第１辺２３２ａと、第１積層半導体チップ構造体２１０ａの１辺２１２ａは、互いに対向する。第１半導体チップ２３０の第２辺２３２ｂと、第２積層半導体チップ構造体２１０ｂの１辺２１２ｂは、互いに対向する。第１半導体チップ２３０の第３辺２３２ｃと、第３積層半導体チップ構造体２１０ｃの１辺２１２ｃは、互いに対向する。第１半導体チップ２３０の第４辺２３２ｄと、第４積層半導体チップ構造体２１０ｄの１辺２１２ｄは、互いに対向する。
第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）を有することができる。
第１積層半導体チップ構造体２１０ａの貫通電極領域２２０ａは、第１半導体チップ２３０の第１辺２３２ａと対向する第１積層半導体チップ構造体２１０ａの１辺２１２ａに隣接するように配置される。第１積層半導体チップ構造体２１０ａの貫通電極領域２２０ａは、第１半導体チップ２３０の第１辺２３２ａと対向する第１積層半導体チップ構造体２１０ａの１辺２１２ａに沿って延設される。
第２積層半導体チップ構造体２１０ｂの貫通電極領域２２０ｂは、第１半導体チップ２３０の第２辺２３２ｂと対向する第２積層半導体チップ構造体２１０ｂの１辺２１２ｂに隣接するように配置される。第２積層半導体チップ構造体２１０ｂの貫通電極領域２２０ｂは、第１半導体チップ２３０の第２辺２３２ｂと対向する第２積層半導体チップ構造体２１０ｂの１辺２１２ｂに沿って延設される。
第３積層半導体チップ構造体２１０ｃの貫通電極領域２２０ｃは、第１半導体チップ２３０の第３辺２３２ｃと対向する第３積層半導体チップ構造体２１０ｃの１辺２１２ｃに隣接するように配置される。第３積層半導体チップ構造体２１０ｃの貫通電極領域２２０ｃは、第１半導体チップ２３０の第３辺２３２ｃと対向する第３積層半導体チップ構造体２１０ｃの１辺２１２ｃに沿って延設される。
第４積層半導体チップ構造体２１０ｄの貫通電極領域２２０ｄは、第１半導体チップ２３０の第４辺２３２ｄと対向する第４積層半導体チップ構造体２１０ｄの１辺２１２ｄに隣接するように配置される。第４積層半導体チップ構造体２１０ｄの貫通電極領域２２０ｄは、第１半導体チップ２３０の第４辺２３２ｄと対向する第４積層半導体チップ構造体２１０ｄの１辺２１２ｄに沿って延設される。
第１半導体チップ２３０が、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄより単位面積当たり発熱量が多い場合、第１半導体チップ２３０で発生した熱のうち、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄに向けて伝達される熱は、貫通電極２２８を介して外部に放出される。従って、第１半導体チップ２３０と、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄとの間で、熱集中現象が発生することを防止することができ、第１半導体チップ２３０で発生した熱によって、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄに含まれる半導体素子、例えば、メモリセルの動作に影響を与えることを防止することができるために、半導体パッケージ２ｃの動作信頼性を得ることができる。
図８は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図８についての説明において、前述の説明と重複する内容は省略する。
図８を参照すると、半導体パッケージ２ｄは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される４個の積層半導体チップ構造体（２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ）と、を含む。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される。
第１半導体チップ２３０の第１辺２３２ａと、第１積層半導体チップ構造体２１０ａの１頂点２１６ａは、互いに対向する。第１半導体チップ２３０の第２辺２３２ｂと、第２積層半導体チップ構造体２１０ｂの１頂点２１６ｂは、互いに対向する。第１半導体チップ２３０の第３辺２３２ｃと、第３積層半導体チップ構造体２１０ｃの１頂点２１６ｃは、互いに対向する。第１半導体チップ２３０の第４辺２３２ｄと、第４積層半導体チップ構造体２１０ｄの１頂点２１６ｄは、互いに対向する。すなわち、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）が、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに向かうように、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄが配置される。
第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ）を有することができる。
第１積層半導体チップ構造体２１０ａの貫通電極領域２２２ａは、第１半導体チップ２３０の第１辺２３２ａと対向する第１積層半導体チップ構造体２１０ａの１頂点２１６ａをなす２辺（２１２ａ，２１４ａ）に隣接するように配置される。第１積層半導体チップ構造体２１０ａの貫通電極領域２２２ａは、第１半導体チップ２３０の第１辺２３２ａと対向する第１積層半導体チップ構造体２１０ａの１頂点２１６ａをなす２辺（２１２ａ，２１４ａ）に沿って延長され、Ｌ字形となって配置される。
第２積層半導体チップ構造体２１０ｂの貫通電極領域２２２ｂは、第１半導体チップ２３０の第２辺２３２ｂと対向する第２積層半導体チップ構造体２１０ｂの１頂点２１６ｂをなす２辺（２１２ｂ，２１４ｂ）に隣接するように配置される。第２積層半導体チップ構造体２１０ｂの貫通電極領域２２２ｂは、第１半導体チップ２３０の第２辺２３２ｂと対向する第２積層半導体チップ構造体２１０ｂの１頂点２１６ｂをなす２辺（２１２ｂ，２１４ｂ）に沿って延長され、Ｌ字形となって配置される。
第３積層半導体チップ構造体２１０ｃの貫通電極領域２２２ｃは、第１半導体チップ２３０の第３辺２３２ｃと対向する第３積層半導体チップ構造体２１０ｃの１頂点２１６ｃをなす２辺（２１２ｃ，２１４ｃ）に隣接するように配置される。第３積層半導体チップ構造体２１０ｃの貫通電極領域２２２ｃは、第１半導体チップ２３０の第３辺２３２ｃと対向する第３積層半導体チップ構造体２１０ｃの１頂点２１６ｃをなす２辺（２１２ｃ，２１４ｃ）に沿って延長され、Ｌ字形となって配置される。
第４積層半導体チップ構造体２１０ｄの貫通電極領域２２２ｄは、第１半導体チップ２３０の第４辺２３２ｄと対向する第４積層半導体チップ構造体２１０ｄの１頂点２１６ｄをなす２辺（２１２ｄ，２１４ｄ）に隣接するように配置される。第４積層半導体チップ構造体２１０ｄの貫通電極領域２２２ｄは、第１半導体チップ２３０の第４辺２３２ｄと対向する第４積層半導体チップ構造体２１０ｄの１頂点２１６ｄをなす２辺（２１２ｄ，２１４ｄ）に沿って延長され、Ｌ字形となって配置される。
第１半導体チップ２３０が、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄより単位面積当たり発熱量が多い場合、第１半導体チップ２３０で発生した熱のうち、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄに向けて伝達される熱は、貫通電極２２８を介して外部に放出される。従って、第１半導体チップ２３０と、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄとの間で、熱集中現象が発生することを防止することができ、第１半導体チップ２３０で発生した熱によって、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄに含まれる半導体素子、例えば、メモリセルの動作に影響を与えることを防止することができるために、半導体パッケージ２ｄの動作信頼性を得ることができる。
図９は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図９についての説明において、図８についての説明と重複する内容は省略する。
図９を参照すると、半導体パッケージ２ｅは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される４個の積層半導体チップ構造体（２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ）と、を含む。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ）を有することができる。
図９に示した半導体パッケージ２ｅと、図８に示した半導体パッケージ２ｄは、図９に示した半導体パッケージ２ｅの貫通電極領域（２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ）の大きさが、図８に示した半導体パッケージ２ｄの貫通電極領域（２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ）の大きさと異なるという点を除いては同一であるため、詳細な説明は省略する。
図９に示した半導体パッケージ２ｅの貫通電極領域（２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ）は、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）をなす２辺（２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ；２１４ａ，２１４ｂ，２１４ｃ，２１４ｄ）に沿って延長される長さが、図８に示した半導体パッケージ２ｄの貫通電極領域（２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ）に比べて短く、相対的に小さいＬ字形となって配置される。
図１ないし図４を共に参照すると、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄのそれぞれをなす複数の第２半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）のうち少なくとも一つがロジック半導体チップである場合、半導体パッケージ２ｅは、前記ロジック半導体チップと、第１半導体チップ２３０とを電気的に接続するために、パッケージベース基板２０と、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄとの間に配置される接続端子（図示せず）をさらに含んでもよい。
例えば、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄのそれぞれをなす複数の第２半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）のうち最下端の半導体チップ１１０ａがロジック半導体チップである場合、複数の第２半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）を、パッケージベース基板１０または２０と電気的に接続するための貫通電極１２８と電気的に接続される第２接続端子１１６ａは、別に最下端の半導体チップ１１０ａと、第１半導体チップ２３０とを電気的に接続するために、最下端の半導体チップ１１０ａと、パッケージベース基板１０または２０との間に、接続端子（図示せず）をさらに配置することができ、この場合接続端子は、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）をなす２辺（２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ；２１４ａ，２１４ｂ，２１４ｃ，２１４ｄ）に隣接する部分のうち、貫通電極領域（２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ）が配置されない部分に配置される。
図１０は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図１０についての説明において、図８及び図９についての説明と重複する内容は省略する。
図１０を参照すると、半導体パッケージ２ｆは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される４個の積層半導体チップ構造体（２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ）と、を含む。
第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２６ａ，２２７ａ；２２６ｂ，２２７ｂ；２２６ｃ，２２７ｃ；２２６ｄ，２２７ｄ）を有することができる。
図１０に示した半導体パッケージ２ｆと、図８に示した半導体パッケージ２ｄは、図１０に示した半導体パッケージ２ｆの貫通電極領域（２２６ａ，２２７ａ；２２６ｂ，２２７ｂ；２２６ｃ，２２７ｃ；２２６ｄ，２２７ｄ）が、図８に示した半導体パッケージ２ｄの貫通電極領域（２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ）と異なり、２つの部分に分離されているという点を除いては同一であるため、詳細な説明は省略する。
第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄのそれぞれの貫通電極領域（２２６ａ，２２７ａ；２２６ｂ，２２７ｂ；２２６ｃ，２２７ｃ；２２６ｄ，２２７ｄ）は、それぞれの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）をなす２辺（２１２ａ，２１４ａ；２１２ｂ，２１４ｂ；２１２ｃ，２１４ｃ；２１２ｄ，２１４ｄ）に沿って延長されるが、それぞれの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）近辺で分離するように配置される。
このように、貫通電極領域（２２６ａ，２２７ａ；２２６ｂ，２２７ｂ；２２６ｃ，２２７ｃ；２２６ｄ，２２７ｄ）を二つ以上の部分に分離することは、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの設計上、選択的に適用するか、あるいは図１０で説明したロジック半導体チップと第１半導体チップ２３０とを電気的に接続するための接続端子（図示せず）を、１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）に隣接するように配置するために適用する。
図１１は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図１１についての説明において、図７及び図８についての説明と重複する内容は省略する。
図１１を参照すると、半導体パッケージ２ｇは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される４個の積層半導体チップ構造体（２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ）と、を含む。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）と、第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄは、それぞれ互いに対向する。
第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）を有することができる。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）は、第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄと対向する第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）をなす２辺（２１２ａ，２１４ａ；２１２ｂ，２１４ｂ；２１２ｃ，２１４ｃ；２１２ｄ，２１４ｄ）のうち１辺（２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ）に隣接しながら延長されるように配置される。
図１２は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図１２についての説明において、図１１についての説明と重複する内容は省略する。
図１２を参照すると、半導体パッケージ２ｈは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される４個の積層半導体チップ構造体（２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ）と、を含む。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）と、第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄは、それぞれ互いに対向する。
第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）を有することができる。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）は、第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄと対向する第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１頂点（２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ）をなす２辺（２１２ａ，２１４ａ；２１２ｂ，２１４ｂ；２１２ｃ，２１４ｃ；２１２ｄ，２１４ｄ）のうち１辺（２１２ａ，２１４ｂ，２１２ｃ，２１４ｄ）に隣接しながら延長されるように配置される。
図１１及び図１２を共に参照すれば、図１１に示した半導体パッケージ２ｇは、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄがまさに時計方向に９０°ずつ回転したような形態で、第１半導体チップ２３０の周囲に配置される。一方、図１２に示した半導体パッケージ２ｈは、第１積層半導体チップ構造体２１０ａ及び第２積層半導体チップ構造体２１０ｂ、並びに第３積層半導体チップ構造体２１０ｃ及び第４積層半導体チップ構造体２１０ｄが上下対称（または、第１積層半導体チップ構造体２１０ａ及び第４積層半導体チップ構造体２１０ｄ、並びに第２積層半導体チップ構造体２１０ｂ及び第３積層半導体チップ構造体２１０ｃが左右対称）のような形態で、第１半導体チップ２３０の周囲に配置される。
例えば、第１半導体チップ２３０内でも、発熱量がさらに大きい部分がある場合、その部分に、貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）が隣接するように、第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄを回転または対称させ、第１半導体チップ２３０の周囲に配置することができ、図１１及び図１２に示した第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの配置以外にも、多様な変形が可能であるということは、当業者に自明であろう。
図１３は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図１３についての説明において、図５ないし図１２についての説明と重複する内容は省略する。
図１３を参照すると、半導体パッケージ２ｉは、パッケージベース基板２０上に付着される第１半導体チップ２３０と、パッケージベース基板２０上に第１半導体チップ２３０と互いに隣接するように配置されて付着される８個の積層半導体チップ構造体（２１０ａ，２１０ｂ、２１０ｃ、２１０ｄ、２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ）と、を含む。第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの１辺（２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ）と、第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄは、それぞれ互いに対向する。第５積層半導体チップ構造体２１０ｅないし第８積層半導体チップ構造体２１０ｈは、それぞれ第１半導体チップ２３０の第１頂点２３６ｅ、第２頂点２３６ｆ、第３頂点２３６ｇ及び第４頂点２３６ｈに隣接するように配置される。第５積層半導体チップ構造体２１０ｅないし第８積層半導体チップ構造体２１０ｈの１頂点（２１６ｅ，２１６ｆ，２１６ｇ，２１６ｈ）と、第１半導体チップ２３０の第１頂点２３６ｅ、第２頂点２３６ｆ、第３頂点２３６ｇ及び第４頂点２３６ｈは、それぞれ互いに対向する。
図１３に示した第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄは、図７に示した第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄと同一の構造を有するように、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）を有することができる。
図１３に示した第５積層半導体チップ構造体２１０ｅないし第８積層半導体チップ構造体２１０ｈは、図９に示した第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄと同一の構造を有するように、それぞれ複数の貫通電極２２８が形成される貫通電極領域（２２４ｅ，２２４ｆ，２２４ｇ，２２４ｈ）を有することができる。
図１３に示した半導体パッケージ２ｉは、第１半導体チップ２３０の第１辺２３２ａ、第２辺２３２ｂ、第３辺２３２ｃ及び第４辺２３２ｄに隣接するように配置される第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄの貫通電極領域（２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ）と、第１半導体チップ２３０の第１頂点２３６ｅ、第２頂点２３６ｆ、第３頂点２３６ｇ及び第４頂点２３６ｈに隣接するように配置される第５積層半導体チップ構造体２１０ｅないし第８積層半導体チップ構造体２１０ｈの貫通電極領域（２２４ｅ，２２４ｆ，２２４ｇ，２２４ｈ）との形状を異なるように形成することができる。また、例えば、第５積層半導体チップ構造体２１０ｅないし第８積層半導体チップ構造体２１０ｈを、図８、図１０、図１１及び図１２に示した第１積層半導体チップ構造体２１０ａないし第４積層半導体チップ構造体２１０ｄに置き換えて半導体パッケージを構成することも、当業者に自明であろう。
図１４は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。
図１４を参照すると、半導体パッケージ２ｊは、パッケージベース基板２０上に付着される積層半導体チップ構造体２１０と、パッケージベース基板２０上に積層半導体チップ構造体２１０と互いに隣接するように配置されて付着される２個の第１半導体チップ（２３０−１，２３０−２）と、を含む。２個の第１半導体チップ（２３０−１，２３０−２）は、それぞれ積層半導体チップ構造体２１０の互いに対向する第１辺２１２−１及び第２辺２１２−２に隣接するように配置される。２個の第１半導体チップ（２３０−１，２３０−２）それぞれの１辺（２３２−１，２３２−２）と、積層半導体チップ構造体２１０の互いに対向する第１辺２１２−１及び第２辺２１２−２は、それぞれ互いに対向する。
２個の第１半導体チップ（２３０−１，２３０−２）のそれぞれは、図１ないし図４に示したようなサブ半導体パッケージ（１３０ａ，１３０ｂ）を構成し、パッケージベース基板２０上に付着されるが、１つの第１半導体チップ２３０−１が構成するサブ半導体パッケージを、第１サブ半導体パッケージと称することができ、他の１つの第１半導体チップ２３０−２が構成するサブ半導体パッケージを、第２サブ半導体パッケージと称することができる。
積層半導体チップ構造体２１０は、２個の第１半導体チップ（２３０−１，２３０−２）がそれぞれ隣接する、第１辺２１２−１及び第２辺２１２−２に隣接しながら延長される貫通電極領域（２２０−１，２２０−２）をそれぞれ含んでもよい。
２個の第１半導体チップ（２３０−１，２３０−２）が、積層半導体チップ構造体２１０より単位面積当たり発熱量が多い場合、２個の第１半導体チップ（２３０−１，２３０−２）で発生した熱のうち、積層半導体チップ構造体２１０に向けて伝達される熱は、貫通電極２２８を介して外部に放出される。従って、２個の第１半導体チップ（２３０−１，２３０−２）と、積層半導体チップ構造体２１０との間で、熱集中現象が発生することを防止することができ、２個の第１半導体チップ（２３０−１，２３０−２）で発生した熱によって、積層半導体チップ構造体２１０に含まれる半導体素子、例えば、メモリセルの動作に影響を与えることを防止することができるために、半導体パッケージ２ｊの動作信頼性を得ることができる。
図１５は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図１５についての説明において、図１４についての説明と重複する内容は省略する。
図１５を参照すると、半導体パッケージ２ｋは、パッケージベース基板２０上に付着される積層半導体チップ構造体２１０と、パッケージベース基板２０上に積層半導体チップ構造体２１０と互いに隣接するように配置されて付着される４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）と、を含む。４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）は、それぞれ積層半導体チップ構造体２１０の第１辺２１２−１、第２辺２１２−２、第３辺２１２−３及び第４辺２１２−４に隣接するように配置される。４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）それぞれの１辺（２３２−１，２３２−２，２３２−３，２３２−４）と、積層半導体チップ構造体２１０の第１辺２１２−１、第２辺２１２−２、第３辺２１２−３及び第４辺２１２−４は、それぞれ互いに対向する。
４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）のそれぞれは、図１ないし図４に示したようなサブ半導体パッケージ（１３０ａ，１３０ｂ）を構成し、パッケージベース基板２０上に付着されるが、４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）が構成するサブ半導体パッケージを、それぞれ第１サブ半導体パッケージないし第４サブ半導体パッケージと称することができる。
積層半導体チップ構造体２１０は、４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）がそれぞれ隣接する、第１辺２１２−１、第２辺２１２−２、第３辺２１２−３及び第４辺２１２−４に隣接しながら延長される貫通電極領域（２２０−１，２２０−２，２２０−３，２２０−４）をそれぞれ含んでもよい。
４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）が、積層半導体チップ構造体２１０より単位面積当たり発熱量が多い場合、４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）で発生した熱のうち、積層半導体チップ構造体２１０に向けて伝達される熱は、貫通電極２２８を介して外部に放出される。従って、４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）と、積層半導体チップ構造体２１０との間で、熱集中現象が発生することを防止することができ、４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）で発生した熱によって、積層半導体チップ構造体２１０に含まれる半導体素子、例えば、メモリセルの動作に影響を与えることを防止することができるために、半導体パッケージ２ｋの動作信頼性を得ることができる。
図１６は、本発明の一実施形態による半導体パッケージに含まれる半導体チップの配置を示す平面配置図である。図１６についての説明において、図１５についての説明と重複する内容は省略する。
図１６を参照すると、半導体パッケージ２ｌは、パッケージベース基板２０上に付着される積層半導体チップ構造体２１０と、パッケージベース基板２０上に積層半導体チップ構造体２１０と互いに隣接するように配置されて付着される４個の第１半導体チップ（２３０−１，２３０−２，２３０−３，２３０−４）と、を含む。
図１５に示した半導体パッケージ２ｋと、図１６に示した半導体パッケージ２ｌは、図１５に示した積層半導体チップ構造体２１０の第１辺２１２−１、第２辺２１２−２、第３辺２１２−３及び第４辺２１２−４に隣接しながら延長される貫通電極領域（２２０−１，２２０−２，２２０−３，２２０−４）が互いに分離されているが、図１６に示した積層半導体チップ構造体２１０の第１辺２１２−１、第２辺２１２−２、第３辺２１２−３及び第４辺２１２−４に隣接しながら延長される貫通電極領域２２０が互いに連結された形状を有しているという点を除いては同一であるので、詳細な説明は省略する。
図１７は、本発明の一実施形態による半導体パッケージの構成を概略的に示すブロック図である。
図１７を参照すると、半導体パッケージ１１００は、マイクロ処理ユニット（ＭＰＵ）１１１０、メモリ１１２０、インターフェース１１３０、グラフィック処理ユニット（ＧＰＵ）１１４０、機能ブロック１１５０、及びそれを接続するバス１１６０を含んでもよい。半導体パッケージ１１００は、マイクロ処理ユニット１１１０及びグラフィック処理ユニット１１４０をいずれも含んでもよいが、そのうち一つだけを含んでもよい。
マイクロ処理ユニット１１１０は、コア（ｃｏｒｅ）及びＬ２キャッシュ（ｃａｃｈｅ）を含んでもよい。例えば、マイクロ処理ユニット１１１０は、マルチ−コアを含んでもよい。マルチ−コアの各コアは、性能が互いに同一であっても、異なっていてもよい。また、マルチ−コアの各コアは、同時に活性化されてもよく、互いに活性化される時点を異にしてもよい。
メモリ１１２０は、マイクロ処理ユニット１１１０の制御によって、機能ブロック１１５０で処理した結果など保存することができる。例えば、マイクロ処理ユニット１１１０は、Ｌ２キャッシュに保存された内容が、フラッシュ（ｆｌｕｓｈ）されることによってメモリ１１２０に保存される。
インターフェース１１３０は、外部の装置とのインターフェースを行うことができる。例えば、インターフェース１１３０は、カメラ、ＬＣＤ及びスピーカなとどのインターフェースを行うことができる。
グラフィック処理ユニット１１４０は、グラフィック機能を遂行することができる。例えば、グラフィック処理ユニット１１４０は、ビデオコーデックを遂行したり、３Ｄ（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ）グラフィックを処理したりすることができる。
機能ブロック１１５０は、多様な機能を遂行することができる。例えば、半導体パッケージ１１００がモバイル装置に使用されるＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）である場合、機能ブロック１１５０うち一部は、通信機能を遂行することができる。
半導体パッケージ１１００は、図１ないし図１６で例示した半導体パッケージ（１ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ）でもよい。マイクロ処理ユニット１１１０及び／またはグラフィック処理ユニット１１４０は、図１ないし図１６で例示した第１半導体チップ（１３０，２３０，２３０−１，２３０−２，２３０−３，２３０−４）でもよい。
メモリ１１２０は、図１ないし図１６で例示した積層半導体チップ構造体（１００ａ，１００ｂ，２１０，２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ）や、積層半導体チップ構造体（１００ａ，１００ｂ，２１０，２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ）を構成する複数の第２半導体チップ（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ）のうち少なくとも１つの半導体チップでもよい。
インターフェース１１３０及び機能ブロック１１５０は、図１ないし図１６で例示した第１半導体チップ（１３０，２３０，２３０−１，２３０−２，２３０−３，２３０−４）の一部分に該当するか、あるいはロジック半導体チップである第２半導体チップ１１０ｅに該当する。
半導体パッケージ１１００は、マイクロ処理ユニット１１１０及び／またはグラフィック処理ユニット１１４０と、メモリ１１２０とを共に含み、マイクロ処理ユニット１１１０及び／またはグラフィック処理ユニット１１４０で発生する熱を迅速に半導体パッケージ１１００の外部に放出することができるために、半導体パッケージ１１００内部で発生しうる部分的な熱集中現象を防止することができ、それによって、半導体パッケージ１１００の動作信頼性を得ることができる。従って、半導体パッケージ１１００は、高容量、高性能及び高信頼性を有することができる。
図１８は、本発明の一実施形態による半導体パッケージを含む電子システムを示すブロック図である。
図１８を参照すると、電子システム１２００は、ＭＰＵ／ＧＰＵ１２１０が装着される。電子システム１２００は、例えば、モバイル機器、デスクトップコンピュータまたはサーバでもよい。また、電子システム１２００は、メモリ装置１２２０、入出力装置１２３０、ディスプレイ装置１２４０をさらに含み、それら構成要素は、それぞれバス１２５０に電気的に接続される。
ＭＰＵ／ＧＰＵ １２１０とメモリ装置１２２０は、図１ないし図１６で例示した半導体パッケージ（１ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ）でもよい。
電子システム１２００は、高性能のＭＰＵ／ＧＰＵ １２１０と高容量のメモリ装置１２２０とを有しながらも、内部発熱による信頼性低下を防止することができる。
図１９は、本発明の実施形態による半導体パッケージが応用された電子装置を概略的に示す斜視図である。
図１９は、図１８の電子システム１２００が、モバイルフォン１３００に適用される例を示している。モバイルフォン１３００は、半導体パッケージ１３１０を含んでもよい。半導体パッケージ１３１０は、図１ないし図１６で例示した半導体パッケージ（１ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ）でもよい。
モバイルフォン１３００は、高性能のＭＰＵ／ＧＰＵと高容量のメモリ装置とを有しながらも、高信頼性を有する半導体パッケージ１３１０が含まれるが、小型化が可能であり、高性能を有することができる。
それ以外に電子システム１２００は、携帯用ノート型パソコン、ＭＰ３プレイヤ、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、固相ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）、自動車または家電製品（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に適用される。
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想及び範囲内において、当分野で当業者によって、さまざまな変形及び変更が可能であろう。
本発明の半導体パッケージは、例えば、電子装置関連の技術分野に効果的に適用可能である。
１ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，１１００，１３１０ 半導体パッケージ
１０，２０ パッケージベース基板
１００ａ，１００ｂ，２１０，２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ 積層半導体チップ構造体
１１０，１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ，１１０ｅ 第２半導体チップ
１２０，２２０，２２０−１，２２０−２，２２０−３，２２０−４，２２０ａ，２２０ｂ，２２０ｃ，２２０ｄ，２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ，２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ，２２４ｅ，２２４ｆ，２２４ｇ，２２４ｈ，２２６ａ，２２６ｂ，２２６ｃ，２２６ｄ，２２７ａ，２２７ｂ，２２７ｃ，２２７ｄ 貫通電極領域
１２８，２２８ 貫通電極
１３０，２３０，２３０−１，２３０−２，２３０−３，２３０−４ 第１半導体チップ
１３０ａ，１３０ｂ サブ半導体パッケージ
１４０ サブパッケージベース基板
３００ パッケージモールディング層
４００ 熱伝達物質層
５００ 放熱部材

Claims (25)

  1. パッケージベース基板と、
    前記パッケージベース基板上に付着される少なくとも１つの第１半導体チップと、
    前記少なくとも１つの第１半導体チップと隣接するように、前記パッケージベース基板上に付着され、複数の第２半導体チップが積層された少なくとも１つの積層半導体チップ構造体と、を有し、
    前記少なくとも１つの第１半導体チップと隣接する、前記少なくとも１つの積層半導体チップ構造体の少なくとも１辺に、複数の貫通電極が形成された貫通電極領域が隣接するように配置されることを特徴とする半導体パッケージ。
  2. 前記第１半導体チップ及び前記積層半導体チップ構造体それぞれの側面を覆い包むが、上面を覆わないように、前記パッケージベース基板上に形成されるパッケージモールディング層をさらに有し、
    前記第１半導体チップの上面、及び前記少なくとも１つの積層半導体チップ構造体の上面は、前記パッケージベース基板から同一レベルの高さであることを特徴とする請求項１に記載の半導体パッケージ。
  3. 熱伝達物質層（ＴＩＭ）を挟み、前記第１半導体チップ、及び前記少なくとも１つの積層半導体チップ構造体上に付着される放熱部材をさらに有することを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記複数の第２半導体チップのうち最上端の半導体チップに形成された前記複数の貫通電極は、前記熱伝達物質層と接することを特徴とする請求項３に記載の半導体パッケージ。
  5. 前記貫通電極領域は、
    前記少なくとも１つの第１半導体チップの１辺と対向する、前記積層半導体チップ構造体の１辺に隣接するように配置されることを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記少なくとも１つの積層半導体チップ構造体は、第１積層半導体チップ構造体及び第２積層半導体チップ構造体を含み、
    前記第１積層半導体チップ構造体及び第２積層半導体チップ構造体それぞれの１辺は、前記第１半導体チップの互いに対向する２辺とそれぞれ対向することを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記少なくとも１つの積層半導体チップ構造体は、第１積層半導体チップ構造体ないし第４積層半導体チップ構造体を含み、
    第１積層半導体チップ構造体ないし第４積層半導体チップ構造体それぞれの１辺は、前記第１半導体チップの４辺とそれぞれ対向することを特徴とする請求項５に記載の半導体パッケージ。
  8. 前記貫通電極領域は、
    前記少なくとも１つの第１半導体チップの１辺と対向する、前記積層半導体チップ構造体の頂点をなす２辺のうち少なくとも１辺に隣接するように配置されることを特徴とする請求項１に記載の半導体パッケージ。
  9. 前記少なくとも１つの積層半導体チップ構造体は、第１積層半導体チップ構造体ないし第４積層半導体チップ構造体を含み、
    前記第１積層半導体チップ構造体ないし第４積層半導体チップ構造体それぞれは、前記第１半導体チップの４辺それぞれと対向する頂点を含むことを特徴とする請求項８に記載の半導体パッケージ。
  10. 前記貫通電極領域は、
    前記少なくとも１つの第１半導体チップの１辺と対向する、前記積層半導体チップ構造体の頂点をなす２辺に隣接するように、Ｌ字形となって配置されることを特徴とする請求項１に記載の半導体パッケージ。
  11. 前記少なくとも１つの第１半導体チップは、ＭＰＵ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）またはＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）であることを特徴とする請求項１に記載の半導体パッケージ。
  12. 前記第２半導体チップは、メモリ半導体チップであることを特徴とする請求項１に記載の半導体パッケージ。
  13. 前記複数の第２半導体チップは、ロジック半導体チップ、及び前記ロジック半導体チップ上に積層される複数のメモリ半導体チップからなることを特徴とする請求項１に記載の半導体パッケージ。
  14. 前記ロジック半導体チップの面積は、前記複数のメモリ半導体チップの面積より大きいことを特徴とする請求項１３に記載の半導体パッケージ。
  15. 前記第１半導体チップは、前記第２半導体チップより単位面積当たり発熱量が多いことを特徴とする請求項１に記載の半導体パッケージ。
  16. パッケージベース基板と、
    前記パッケージベース基板上に付着され、第１半導体チップを含む少なくとも１つのサブ半導体パッケージと、
    前記少なくとも１つのサブ半導体パッケージと隣接するように、前記パッケージベース基板上に付着され、複数の貫通電極が形成された貫通電極領域を含む複数の第２半導体チップが積層された少なくとも１つの積層半導体チップ構造体と、
    前記サブ半導体パッケージ、及び前記少なくとも１つの積層半導体チップ構造体それぞれの側面を覆い包むように、前記パッケージベース基板上に形成されるパッケージモールディング層と、
    熱伝達物質層を挟み、前記サブ半導体パッケージ上、及び前記少なくとも１つの積層半導体チップ構造体上に付着される放熱部材と、を有し、
    前記貫通電極領域は、
    前記少なくとも１つの第１半導体チップの１辺と対向する、前記少なくとも１つの積層半導体チップ構造体の少なくとも１辺に隣接するように配置されることを特徴とする半導体パッケージ。
  17. 前記貫通電極領域は、前記積層半導体チップ構造体の互いに対向する２辺に隣接するように配置され、
    前記少なくとも１つのサブ半導体パッケージは、前記貫通電極領域が隣接するように配置される前記積層半導体チップ構造体の互いに対向する２辺にそれぞれ隣接する第１サブ半導体パッケージ及び第２サブ半導体パッケージを含むことを特徴とする請求項１６に記載の半導体パッケージ。
  18. 前記貫通電極領域は、前記積層半導体チップ構造体の４辺に隣接するように配置され、
    前記少なくとも１つのサブ半導体パッケージは、前記貫通電極領域が隣接するように配置される前記積層半導体チップ構造体の４辺にそれぞれ隣接する第１サブ半導体パッケージないし第４サブ半導体パッケージを含むことを特徴とする請求項１６に記載の半導体パッケージ。
  19. 前記少なくとも１つの積層半導体チップ構造体は、前記サブ半導体パッケージの互いに対向する２辺にそれぞれ隣接する第１積層半導体チップ構造体及び第２積層半導体チップ構造体を含むことを特徴とする請求項１６に記載の半導体パッケージ。
  20. 前記少なくとも１つの積層半導体チップ構造体は、前記サブ半導体パッケージの４辺にそれぞれ隣接する第１積層半導体チップ構造体ないし第４積層半導体チップ構造体を含むことを特徴とする請求項１６に記載の半導体パッケージ。
  21. 前記第１半導体チップの上面、及び前記複数の第２半導体チップのうち最上端の半導体チップの上面は、前記パッケージベース基板から同一レベルの高さであることを特徴とする請求項２０に記載の半導体パッケージ。
  22. 前記熱伝達物質層は、
    前記第１半導体チップの上面、及び前記複数の第２半導体チップのうち最上端の半導体チップの上面と接することを特徴とする請求項２１に記載の半導体パッケージ。
  23. パッケージベース基板と、
    前記ベース基板上に付着される第１半導体チップと、
    前記第１半導体チップと隣接するように、前記ベース基板上に付着され、複数の貫通電極を介して電気的に接続されるように垂直積層された複数の第２半導体チップと、
    前記第１半導体チップの側面、及び前記複数の第２半導体チップの側面を覆い包むように、前記パッケージベース基板上に形成されるパッケージモールディング層と、
    前記パッケージモールディング層の上に付着される放熱部材と、を有し、
    前記複数の第２半導体チップを電気的に接続する前記複数の貫通電極は、
    前記第１半導体チップと隣接する、前記複数の第２半導体チップの少なくとも１辺に沿って配置されることを特徴とする半導体パッケージ。
  24. 前記複数の貫通電極は、
    前記第１半導体チップの１辺と対向する前記複数の第２半導体チップの１辺に沿って配置されることを特徴とする請求項２３に記載の半導体パッケージ。
  25. 前記パッケージモールディング層は、
    前記パッケージベース基板から同一レベルの高さである前記第１半導体チップの上面と、前記複数の第２半導体チップのうち最上端の半導体チップの上面とを覆わず、
    前記放熱部材は、熱伝達物質層を挟み、前記第１半導体チップ上、及び前記複数の第２半導体チップ上に付着されることを特徴とする請求項２３に記載の半導体パッケージ。
JP2015187642A 2014-09-29 2015-09-25 半導体パッケージ Active JP6584258B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140130335A KR102254104B1 (ko) 2014-09-29 2014-09-29 반도체 패키지
KR10-2014-0130335 2014-09-29

Publications (3)

Publication Number Publication Date
JP2016072626A true JP2016072626A (ja) 2016-05-09
JP2016072626A5 JP2016072626A5 (ja) 2018-10-11
JP6584258B2 JP6584258B2 (ja) 2019-10-02

Family

ID=55585294

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015187642A Active JP6584258B2 (ja) 2014-09-29 2015-09-25 半導体パッケージ

Country Status (3)

Country Link
US (1) US9589945B2 (ja)
JP (1) JP6584258B2 (ja)
KR (1) KR102254104B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087718A (ja) * 2017-11-01 2019-06-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ
JP2019169556A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置およびその製造方法
CN113380783A (zh) * 2021-08-11 2021-09-10 新华三半导体技术有限公司 一种集成电路封装结构及网络芯片

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809284B (zh) * 2015-01-13 2023-07-21 日商迪睿合股份有限公司 異向導電膜、連接構造體及連接構造體之製造方法
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10269682B2 (en) * 2015-10-09 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices
CN107436204A (zh) * 2016-05-28 2017-12-05 鸿富锦精密工业（深圳）有限公司 感测装置
US9918407B2 (en) * 2016-08-02 2018-03-13 Qualcomm Incorporated Multi-layer heat dissipating device comprising heat storage capabilities, for an electronic device
KR101942727B1 (ko) 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102605617B1 (ko) 2016-11-10 2023-11-23 삼성전자주식회사 적층 반도체 패키지
US10109616B2 (en) * 2016-12-22 2018-10-23 Intel Corporation High bandwidth, low profile multi-die package
US10461014B2 (en) 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
EP3688801A4 (en) * 2017-09-28 2021-05-05 INTEL Corporation PACKAGE ON ACTIVE SILICON SEMICONDUCTOR HOUSING
US10312219B2 (en) * 2017-11-08 2019-06-04 Micron Technology, Inc. Semiconductor device assemblies including multiple shingled stacks of semiconductor dies
KR102460720B1 (ko) * 2017-11-16 2022-10-31 삼성전자주식회사 반도체 소자 패키지를 포함하는 전자 장치
KR102439761B1 (ko) * 2017-12-22 2022-09-02 삼성전자주식회사 전자 장치 및 전자 장치의 제조 방법
KR102566974B1 (ko) * 2018-07-11 2023-08-16 삼성전자주식회사 반도체 패키지
US10840229B2 (en) * 2018-11-05 2020-11-17 Micron Technology, Inc. Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer
KR102480014B1 (ko) * 2018-11-23 2022-12-21 삼성전자 주식회사 반도체 패키지 및 그의 제조 방법
US11062971B2 (en) * 2019-01-08 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method and equipment for forming the same
JP7210051B2 (ja) * 2019-01-30 2023-01-23 ウルトラメモリ株式会社 半導体モジュール、半導体部材、及びその製造方法
KR102661833B1 (ko) 2019-04-17 2024-05-02 삼성전자주식회사 반도체 패키지
US11830787B2 (en) 2019-08-06 2023-11-28 Intel Corporation Thermal management in integrated circuit packages
US11784108B2 (en) 2019-08-06 2023-10-10 Intel Corporation Thermal management in integrated circuit packages
US20210043573A1 (en) * 2019-08-06 2021-02-11 Intel Corporation Thermal management in integrated circuit packages
US12007170B2 (en) 2019-08-06 2024-06-11 Intel Corporation Thermal management in integrated circuit packages
US11205630B2 (en) 2019-09-27 2021-12-21 Intel Corporation Vias in composite IC chip structures
US10998302B2 (en) * 2019-09-27 2021-05-04 Intel Corporation Packaged device with a chiplet comprising memory resources
US11094672B2 (en) 2019-09-27 2021-08-17 Intel Corporation Composite IC chips including a chiplet embedded within metallization layers of a host IC chip
KR102717855B1 (ko) 2019-11-28 2024-10-15 삼성전자주식회사 반도체 패키지
JP7161069B1 (ja) 2021-03-11 2022-10-25 株式会社メイコー 記憶装置及び記憶装置モジュール

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0708481A3 (en) 1994-10-20 1997-04-02 Hughes Aircraft Co Improved thermal bumps for higher performance flipchip type monolithic integrated circuits and manufacturing processes
TW413874B (en) 1999-04-12 2000-12-01 Siliconware Precision Industries Co Ltd BGA semiconductor package having exposed heat dissipation layer and its manufacturing method
US6988531B2 (en) 2002-01-11 2006-01-24 Intel Corporation Micro-chimney and thermosiphon die-level cooling
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4205613B2 (ja) * 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
US20070227700A1 (en) 2006-03-29 2007-10-04 Dimitrakopoulos Christos D VLSI chip hot-spot minimization using nanotubes
US7638874B2 (en) 2006-06-23 2009-12-29 Intel Corporation Microelectronic package including temperature sensor connected to the package substrate and method of forming same
KR100777926B1 (ko) * 2006-08-29 2007-11-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US20090084931A1 (en) 2007-09-27 2009-04-02 Intel Corporation Enabling bare die liquid cooling for the bare die and hot spots
US20090305463A1 (en) 2008-06-06 2009-12-10 International Business Machines Corporation System and Method for Thermal Optimized Chip Stacking
KR101004842B1 (ko) 2008-07-25 2010-12-28 삼성전기주식회사 전자 칩 모듈
JP2010161184A (ja) 2009-01-08 2010-07-22 Hitachi Ltd 半導体装置
US7838988B1 (en) 2009-05-28 2010-11-23 Texas Instruments Incorporated Stud bumps as local heat sinks during transient power operations
US8017439B2 (en) 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers
US8633597B2 (en) 2010-03-01 2014-01-21 Qualcomm Incorporated Thermal vias in an integrated circuit package with an embedded die
KR20120005185A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 스택 패키지
DE102010040068A1 (de) 2010-08-31 2012-03-01 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Bewertung der thermisch-mechanischen Eigenschaften komplexer Halbleiterbauelemente durch integrierte Heizsysteme
KR101711048B1 (ko) * 2010-10-07 2017-03-02 삼성전자 주식회사 차폐막을 포함하는 반도체 장치 및 제조 방법
US8378453B2 (en) 2011-04-29 2013-02-19 Georgia Tech Research Corporation Devices including composite thermal capacitors
FR2978870B1 (fr) 2011-08-01 2016-11-18 Commissariat Energie Atomique Dispositif de localisation de points chauds avec des fluxmetres thermiques
KR20130042936A (ko) * 2011-10-19 2013-04-29 에스케이하이닉스 주식회사 칩 캐리어, 이를 이용한 반도체 칩, 반도체 패키지, 및 그 제조방법들
KR20130044052A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 적층 반도체 패키지
US9129929B2 (en) 2012-04-19 2015-09-08 Sony Corporation Thermal package with heat slug for die stacks
KR102031731B1 (ko) * 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
KR20150005113A (ko) * 2013-07-04 2015-01-14 에스케이하이닉스 주식회사 광학 신호 경로를 포함하는 반도체 패키지
JP2015177062A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法および半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087718A (ja) * 2017-11-01 2019-06-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ
JP2019169556A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置およびその製造方法
CN113380783A (zh) * 2021-08-11 2021-09-10 新华三半导体技术有限公司 一种集成电路封装结构及网络芯片
CN113380783B (zh) * 2021-08-11 2021-11-19 新华三半导体技术有限公司 一种集成电路封装结构及网络芯片

Also Published As

Publication number Publication date
KR102254104B1 (ko) 2021-05-20
KR20160037582A (ko) 2016-04-06
US20160093598A1 (en) 2016-03-31
JP6584258B2 (ja) 2019-10-02
US9589945B2 (en) 2017-03-07

Similar Documents

Publication Publication Date Title
JP6584258B2 (ja) 半導体パッケージ
US11664352B2 (en) Semiconductor package having a high reliability
US10134702B2 (en) Semiconductor chip, semiconductor package including the same, and method of manufacturing semiconductor chip
US9941252B2 (en) Semiconductor package
US9412675B2 (en) Interconnect structure with improved conductive properties and associated systems and methods
KR102379704B1 (ko) 반도체 패키지
US9543231B2 (en) Stacked semiconductor package
JP2010050259A (ja) ３次元積層半導体装置
US12087696B2 (en) Semiconductor package
TW201705395A (zh) 具有底部填充控制腔之半導體裝置總成
KR20200026590A (ko) 반도체 칩 및 이의 제조 방법
KR102508526B1 (ko) 반도체 패키지 제조 방법
US12033973B2 (en) Semiconductor package
US11721601B2 (en) Semiconductor package and method of manufacturing the same
KR20230033397A (ko) 반도체 패키지 및 그 제조 방법
JP2017004997A (ja) 半導体装置
US11721604B2 (en) Semiconductor package
KR20170109328A (ko) 반도체 패키지
KR20240148622A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180829

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180829

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190813

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190903

R150 Certificate of patent or registration of utility model

Ref document number: 6584258

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250