JP2015529019A5

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Publication number: JP2015529019A5
Application number: JP2015526712A
Authority: JP
Filing date: 2013-08-08
Publication date: 2016-09-15
Anticipated expiration: 2033-08-08

Claims

半導体デバイスであって、
エンハンスメントモードＧａＮＦＥＴと、
デプリーションモードＧａＮＦＥＴと、
を含み、
前記エンハンスメントモードＧａＮＦＥＴのソースノードが、前記半導体デバイスのソース端子に電気的に結合され、
前記エンハンスメントモードＧａＮＦＥＴのドレインノードが、前記半導体デバイスのドレイン端子に電気的に結合され、
前記エンハンスメントモードＧａＮＦＥＴのゲートノードが、前記デプリーションモードＧａＮＦＥＴのソースノードに電気的に結合され、
前記デプリーションモードＧａＮＦＥＴのゲートノードが、前記エンハンスメントモードＧａＮＦＥＴの前記ソースノードに電気的に結合され、
前記デプリーションモードＧａＮＦＥＴのドレインノードが、前記半導体デバイスのゲート端子に電気的に結合される、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮＦＥＴのゲートが、ガリウム窒化物の低欠陥層上の障壁層上のｐ型ＩＩＩ−Ｎ半導体材料の層を含む、半導体デバイス。
請求項２に記載のデバイスであって、
前記エンハンスメントモードＧａＮＦＥＴのゲートが、前記ｐ型ＩＩＩ−Ｎ半導体材料の層上の金属の層を含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮＦＥＴのゲートが絶縁されたゲートである、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮＦＥＴが、ガリウム窒化物の低欠陥層上の障壁層における窪みを含み、前記エンハンスメントモードＧａＮＦＥＴのゲートが前記窪みに配置される、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮＦＥＴが、ガリウム窒化物の低欠陥層上の障壁層上のガリウム窒化物のキャップ層を含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮＦＥＴが、ガリウム窒化物の低欠陥層と前記低欠陥層上の障壁層とを含み、前記障壁層が、Ａｌ_ｘＧａ_１−ｘＮとＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎとから成るグループから選択される半導体材料を含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮＦＥＴが、金属のデプリーションモードゲートを含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮＦＥＴが、ＩＩＩ−Ｎ半導体材料のデプリーションモードゲートを含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮＦＥＴと前記エンハンスメントモードＧａＮＦＥＴとが、同じ基板でＩＩＩ−Ｎ半導体材料の同じ層構造上に形成される、半導体デバイス。
半導体デバイスを形成するプロセスであって、
エンハンスメントモードＧａＮＦＥＴを形成する工程であって、
ガリウム窒化物を含む第１の低欠陥層を第１の基板の上に形成することと、
前記第１の低欠陥層に二次元電子ガスが生成されるように、アルミニウムガリウム窒化物を含む第１の障壁層を前記低欠陥層の上に形成することであって、前記エンハンスメントモードＧａＮＦＥＴの導電性チャネルを提供する、前記第１の障壁層を形成することと、
前記第１の障壁層の上にエンハンスメントモードゲートを形成することと、
を含むプロセスにより、エンハンスメントモードＧａＮＦＥＴを形成する、前記形成する工程と、
デプリーションモードＧａＮＦＥＴを形成する工程であって、
ガリウム窒化物を含む第２の低欠陥層を第２の基板の上に形成することと、
前記第２の低欠陥層に二次元電子ガスが生成されるように、アルミニウムガリウム窒化物を含む第２の障壁層を前記第２の低欠陥層の上に形成することであって、前記デプリーションモードＧａＮＦＥＴの導電性チャネルを提供する、前記第２の障壁層を形成することと、
前記第２の障壁層の上にデプリーションモードゲートを形成することと、
を含むプロセスにより、デプリーションモードＧａＮＦＥＴを形成する、前記形成する工程と、
前記エンハンスメントモードＧａＮＦＥＴのソースノードを前記半導体デバイスのソース端子に電気的に結合する工程と、
前記エンハンスメントモードＧａＮＦＥＴのドレインノードを前記半導体デバイスのドレイン端子に電気的に結合する工程と、
前記エンハンスメントモードＧａＮＦＥＴの前記エンハンスメントモードゲートを前記デプリーションモードＧａＮＦＥＴのソースノードに電気的に結合する工程と、
前記デプリーションモードＧａＮＦＥＴの前記デプリーションモードゲートを前記エンハンスメントモードＧａＮＦＥＴの前記ソースノードに電気的に結合する工程と、
前記デプリーションモードＧａＮＦＥＴのドレインノードを前記半導体デバイスのゲート端子に電気的に結合する工程と、
を含む、プロセス。
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層上にｐ型ＩＩＩ‐Ｎ半導体材料の層を形成することにより前記エンハンスメントモードＧａＮＦＥＴのゲートを形成することを含む、プロセス。
請求項１２に記載のプロセスであって、
前記エンハンスメントモードＧａＮＦＥＴのゲートの前記ｐ型ＩＩＩ−Ｎ半導体材料の層上に金属の層を形成することを更に含む、プロセス。
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層の上のゲート誘電体層の上に金属ゲートを形成することにより前記エンハンスメントモードＧａＮＦＥＴの絶縁されたゲートを形成することを含む、プロセス。
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層に窪みを形成することと、前記窪みに前記エンハンスメントモードＧａＮＦＥＴのゲートを形成することとを含む、プロセス。
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層上にガリウム窒化物のキャップ層を形成することを含む、プロセス。
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層と、前記低欠陥層上の障壁層とを形成することを含み、前記障壁層が、Ａｌ_ｘＧａ_１−ｘＮとＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎとから成るグループから選択される半導体材料を含む、プロセス。
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮＦＥＴを形成する工程が、金属のデプリーションモードゲートを形成することを含む、プロセス。
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮＦＥＴを形成する工程が、ＩＩＩ−Ｎ半導体材料のデプリーションモードゲートを形成することを含む、プロセス。
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮＦＥＴと前記エンハンスメントモードＧａＮＦＥＴとが、同じ基板でＩＩＩ−Ｎ半導体材料の同じ層構造上に形成される、プロセス。