JP2015528206A - 最適形状を有するｃｍｏｓ撮像素子および写真植字によってそのような素子を生産するための方法 - Google Patents

最適形状を有するｃｍｏｓ撮像素子および写真植字によってそのような素子を生産するための方法 Download PDF

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Abstract

本発明は、デジタル撮像素子の分野であり、特に、Ｘ線医療画像処理を意図する素子である。本発明は、アドレス指定回路によって個別にアドレス指定された画素を含む撮像素子、および、フォトリソグラフィによってそのような撮像素子を生産するための方法に関する。表面積が１０ｃｍ２以上のセンサ（６１）を含む撮像素子であって、− 単一の基板（２２）上に生成され、行と列に配列された画素（２４）グループを含む画像ゾーン（２３）であって、一列当たりの画素数は、すべての画素列に対して一様ではなく、各画素（２４）は、感光要素によって生成された電荷を捕集する、画像ゾーン（２３）と、− 行ごとに画素をリンクする行伝導体と、− 列ごとに画素をリンクする列伝導体と、− 行伝導体にリンクされ、各画素行の個別のアドレス指定を行う行アドレス指定ブロック（１２）と、− 列伝導体にリンクされ、行アドレス指定ブロック（１２）によって選択された行の画素（２４）によって捕集された電荷の読み取りを行う列読取ブロックであって、画像ゾーン（２３）の周辺に位置する、列読取ブロック（１３）とを含み、行アドレス指定ブロック（１２）および列読取ブロック（１３）は、画像ゾーンと同じ基板（２２）上に生成される、撮像素子。

Description

本発明は、デジタル撮像素子の分野であり、特に、Ｘ線医療画像処理を意図する素子である。本発明は、アドレス指定回路によって個別にアドレス指定された画素を含む撮像素子に関する。また、本発明は、フォトリソグラフィによってそのような撮像素子を生産するための方法にも関する。
デジタル撮像素子は、一般に、画像センサと、処理手段とを含む。現代の画像センサは、単結晶シリコン基板に基づく場合が多い様々な技術、すなわち、ＣＣＤ（「電荷結合素子」）技術を使用するセンサ、ＭＯＳ（「金属酸化膜半導体」）およびＣＭＯＳ（「相補型ＭＯＳ」）センサを用いて生産することができるが、ある特定のより具体的なアプリケーションの場合、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）の薄層またはまさに他の材料もしくは基板に基づく技術に関する。使用される技術に関わらず、各カテゴリでは、画像センサは、マトリクスを形成するために行と列で組織化された感光ドット（画素とも呼ばれる）を含む。各画素は、画素に露光した電磁放射線を電荷に変換することができ、入射光子放射線の影響の下で電荷を捕集する電荷捕集要素を含む。電荷は、明らかに、電荷捕集要素と関連付けられた感光要素によって生成することができる。伝統的に、画素は、波長が可視範囲のまたは可視範囲に近い電磁放射線の検出を可能にする１つまたは複数の感光要素を含む。医療分野および産業分野では、Ｘ線またはγ線放射線を使用できる場合、放射源と画像センサとの間に放射線変換器を配置することは普通である。そのような変換器は、例えば、シンチレータまたは光伝導体であり得、それぞれが入射電磁放射線をより大きな波長の放射線（通常、可視光線）にまたは電荷に変換する。特に明記されない限り、光伝導体が入射放射線の影響の下で電荷担体を生成する間、シンチレータは、入射放射線の影響の下で光子を放出する。これらの理由により、シンチレータによる変換は、一般に、間接変換と呼ばれ、光伝導体材料による変換は、直接変換（電気出力信号を参照することによる）と呼ばれる。
ＣＣＤ技術画像センサでは、電荷は、マトリクスの終端部に配置された電荷読取回路まで画素ごとに移動することによって読み取られる。ＭＯＳまたはＣＭＯＳ技術的経路に基づいて生産された画像センサでは、電荷を読み取る手段は、一般に、画素に部分的に組み込まれる。電気信号への電荷の変換は、実際には、画素の内側で行われる。これらの電気信号は、行ごとに、画素列の終端部の各々において読み取られる。この目的のため、各画素は、１つもしくは複数の感光要素に加えてまたは電荷捕集要素に加えて、制御または処理機能（例えば、回路遮断器、リセット、増幅）を有する少なくとも１つの要素を含む。ＣＣＤ以外の素子では、画素は、一般に、２つの大きなカテゴリ（すなわち、一方は、追加の処理なしに画素の外側に電荷を移動させる受動画素、他方は、画素レベルで局所的により若干高度な処理機能（例えば、増幅）を組み込む能動画素）に分類される。また、画像センサは、行ごとに画素をリンクする行伝導体や、列ごとに画素をリンクする列伝導体も含む。行伝導体は、行アドレス指定ブロックとも呼ばれるアドレス指定回路に接続され、列伝導体は、列読取ブロックとも呼ばれる読取回路に接続される。行アドレス指定ブロックおよび列読取ブロックは、マトリクスの周辺の２つの垂直な辺上に配列される。行アドレス指定ブロックは、行ごとの画素の回路遮断器要素の作動を可能にし、列読取ブロックは、列伝導体上の電気信号の読み取りを可能にする。撮像素子の処理手段は、列読取ブロック上で回収された未処理の信号の処理を可能にする。
Ｘ線画像処理の分野では、ＭＯＳまたはＣＭＯＳ技術を使用する画像センサが知られているが、明らかに、このアプリケーションに必要とされる寸法が限られているため、現段階では、歯科口腔内の分野を除いて、ほとんど使用されていない。このことは、２つの要因の融合により生じる。第１の要因は、アプリケーションに適合する距離（すなわち、通常、ほぼ１メートル程度）でＸ線放射線の焦点を合わせることができないということである。結果的に、画像センサの寸法は、少なくとも画像化すべき物体の寸法と等しくなければならない。第２の要因は、ＭＯＳまたはＣＭＯＳセンサが、寸法が比較的制限されるシリコンウエハ上に生産されることである。これらのウエハの大部分は、１００ミリメートル（ｍｍ）〜３００ｍｍの直径を有する。したがって、シリコンウエハ上に生産された長方形の形状のＭＯＳまたはＣＭＯＳ画像センサは、３００ｍｍ未満の寸法を顕著に呈する。したがって、そのようなセンサでは、人体の多くの臓器を画像化することができない。より大きな直径のシリコンウエハを使用する画像センサには、法外な費用がかかるであろう。解決策の１つは、アモルファスシリコン技術（ａ−Ｓｉ：Ｈ）を使用する検出マトリクスと同じように、１つまたは２つの方向に互いに並べて、いくつかのＣＭＯＳ画像センサを隣接させることである。しかし、画像センサの場合、第１のセンサの画素を第２のセンサの画素と隣接させることは、かなり不利であるか、あるいはまさに、行および／または列アドレス指定ブロックが位置する辺上で妨げられるが、その理由は、このゾーンにおいて代表信号を検知することが難しいためである。その上、様々なセンサの互いの駆動が複雑になる。シリコンウエハ上での長方形の形状のＭＯＳまたはＣＭＯＳ画像センサの生産の別の欠点は、一般に、ウエハの外縁に近づくにつれ、欠陥ゾーンの密度がより高くなることである。したがって、シリコンウエハの周辺に除外ゾーンを設けることが好ましく、それにより、利用される表面積がさらに制限される。
本発明の目的は、特に、センサが生産されるシリコンウエハの形状に対してその形状が最適化される製作概念を使用して、ＭＯＳまたはＣＭＯＳ技術、あるいは、任意の同類の技術または近いものもしくは派生したものと考えられる技術（例えば、バイポーラＣＭＯＳに相当するＢｉＣＭＯＳ）を使用するセンサを提供することによって、前述の欠点のすべてまたは一部を改善することである。この目的のため、本発明の対象は、表面積が１０ｃｍ２以上のモノリシックセンサを含む撮像素子であって、センサは、
− 単一の基板上に生成され、行と列に配列された画素グループを含む画像ゾーンであって、一列当たりの画素数は、すべての画素列に対して一様ではなく、各画素は、撮像素子によって受信された光子放射線の関数として生成される電荷を捕集する電荷捕集要素を含む、画像ゾーンと、
− 行ごとに画素をリンクする行伝導体と、
− 列ごとに画素をリンクする列伝導体と、
− 行伝導体にリンクされ、各画素行の個別のアドレス指定を可能にする行アドレス指定ブロックと、
− 列伝導体にリンクされ、行アドレス指定ブロックによって選択された行の画素によって捕集された電荷の読み取りを可能にする列読取ブロックであって、画像ゾーンの周辺に位置する、列読取ブロックと
を含み、
行アドレス指定ブロックおよび列読取ブロックは、画像ゾーンと同じ基板上に生成される、撮像素子である。
生産の特定の形態によれば、少なくとも２つの列読取ブロックは、異なるランクの行に属する画素と接触する。特に明記されない限り、すべての列読取ブロックが画素行に平行に単一の行に沿って相互に位置合わせされるわけではない。
有利には、一列当たりの画素数は、画像ゾーンの周辺画素が少なくとも５つの辺を含む多角形を実質的に形成するように適合される。したがって、画像ゾーンは、非長方形の形状を呈する。センサの生産およびセンサの切断を容易にするため、多角形は、好ましくは、２０未満の数の辺を含む。特に有利な実施形態では、画像ゾーンの周辺画素は、正八角形を実質的に形成する。多角形の形状の画像ゾーンの場合、列読取ブロックは、複数のグループにまとめることができ、各グループは、多角形の辺のうちの１つに平行である。
具体的には、第１のグループの列読取ブロックは、正八角形の第１の辺上に位置し得、第２のグループの列読取ブロックは、第１の辺に隣接する第２の辺上に位置し得、第３のグループの列読取ブロックは、第２の辺に隣接する第３の辺上に位置し得る。
行アドレス指定ブロックは、画像ゾーンの周辺に位置し得る。具体的には、行アドレス指定ブロックは、正八角形の第１、第２および第３の辺に対向する辺上に位置し得、行伝導体は、基板の第１の金属面または層上に形成され、センサは、基板の第２の金属面または層上に形成された制御バスと、画像ゾーンに形成された金属孔とをさらに含み、制御バスは、画素列に平行に配向され、行アドレス指定ブロックにリンクされ、金属孔は、各行伝導体を制御バスのうちの１つにリンクする。別の実施形態では、行アドレス指定ブロックは、列読取ブロックと同じ正八角形の辺上に位置し、行伝導体は、基板の第１の金属面または層上に形成され、センサは、基板の第２の金属面または層上に形成された制御バスと、画像ゾーンに形成された金属孔とをさらに含み、制御バスは、画素列に平行に配向され、行アドレス指定ブロックにリンクされ、金属孔は、各行伝導体を制御バスのうちの１つにリンクする。
別の実施形態によれば、列読取ブロックは、正八角形の第１の辺の一部上、第１の辺に隣接する第２の辺上、第１の辺に対向する第３の辺の一部上および第２の辺に対向する第４の辺上に位置し、第１の辺の一部および第３の辺の一部は、画像ゾーンの画素列の各々の読み取りを可能にするために相補性であり、行アドレス指定ブロックは、第２の辺に隣接する第５の辺の一部上、第３および第５の辺に隣接する第６の辺上、第５の辺に対向する第７の辺の一部上、ならびに、第６の辺に対向する第８の辺上に位置し、第５の辺の一部および第７の辺の一部は、画像ゾーンの画素行の各々のアドレス指定を可能にするために相補性である。
また、行アドレス指定ブロックは、画像ゾーンの内側にも位置し得る。具体的には、行アドレス指定ブロックは、最大の画素数を含む画素列のうちの１つに隣接し得る。
別の実施形態によれば、行アドレス指定ブロックは、画像ゾーンの周辺に位置し、いくつかの行アドレス指定ブロックは、画素行に平行であり、いくつかの行アドレス指定ブロックは、画素行および画素列に対して傾斜しており、行伝導体は、基板の第１の金属面または層上に形成され、センサは、基板の第２の金属面または層上に形成された制御バスと、画像ゾーンに形成された金属孔６２とをさらに含み、制御バスは、画素列に平行に配向され、行アドレス指定ブロックにリンクされ、金属孔は、各行伝導体を制御バスのうちの１つにリンクする。
別の実施形態によれば、列読取ブロックおよび行アドレス指定ブロックは、画像ゾーンの周辺に位置し、画素行に平行であり、行伝導体は、基板の第１の金属面または層上に形成され、センサは、基板の第２の金属面または層上に形成された制御バスと、画像ゾーンに形成された金属孔とをさらに含み、制御バスは、画素列に平行に配向され、行アドレス指定ブロックにリンクされ、金属孔は、各行伝導体を制御バスのうちの１つにリンクする。
別の実施形態によれば、各列読取ブロックは、画素行に平行であり、列読取ブロックの一部は、画素列の第１の終端部に位置し、別の部分は、画素列の第２の終端部に位置し、２つの部分は、画像ゾーンの画素列の各々の読み取りを可能にするために相補性であり、行アドレス指定ブロックは、画像ゾーンの周辺に位置し、画素列に平行であり、行アドレス指定ブロックの一部は、画素行の第１の終端部に位置し、別の部分は、画素行の第２の終端部に位置し、２つの部分は、画像ゾーンの画素行の各々のアドレス指定を可能にするために相補性である。
また、画像ゾーンの周辺画素は、凸状六角形を実質的に形成することもでき、その第１の辺は、画素行に平行であり、両方とも第１の辺に隣接する第２および第３の辺は、画素列に平行であり、第２および第３の辺にそれぞれ隣接する第４および第５の辺は、画素行および画素列に対して傾斜しており、第４および第５の辺に隣接する第６の辺は、画素行に平行である。
センサの各画素は、例えば、撮像素子によって受信された放射線の関数として電荷を生成する感光要素を含む。
シンチレータは、Ｘ線またはガンマ線放射線を感光要素の感度が高い放射線に変換するため、センサと光学的に結合することができる。
感光要素の代わりに、各画素は、電荷捕集要素の少なくとも一部を形成する電荷を捕集するための電極を含み得る。次いで、光伝導体は、センサの画素の電荷を捕集するために電極と電気的に結合することができ、光伝導体は、電荷へのＸ線またはガンマ線放射線の変換を可能にする。光伝導体は、例えば、テルル化カドミウム（ＣｄＴｅ）、テルル化物、カドミウムおよび亜鉛を含む化合物（ＣｄｘＴｅｙＺｎｚ）、ヒ化ガリウム（ＡｓＧａ）、ヨウ化水銀（ＨｇＩ２）、酸化鉛（ＰｂＯ）、ヨウ化鉛（ＰｂＩ２）またはセレニウム（Ｓｅ）で作られている。
各行アドレス指定ブロックおよび各列読取ブロックは、行伝導体と列伝導体を外部の回路にリンクすることができる接続パッドを含み得、前記接続パッドは、１つまたは複数の線状で各ブロックに位置合わせされる。各ブロックの接続パッドは、好ましくは、基板の縁部と位置合わせされる。
また、本発明は、基板を形成する半導体ウエハ上に撮像素子をフォトリソグラフィによって生産するための方法であって、センサは、
− 基板上に生成され、行と列に配列された画素グループを含む画像ゾーンであって、一列当たりの画素数は、すべての画素列に対して一様ではなく、各画素は、撮像素子によって受信された光子放射線の関数として生成される電荷を捕集する電荷捕集要素を含む、画像ゾーンと、
− 行ごとに画素をリンクする行伝導体と、
− 列ごとに画素をリンクする列伝導体と、
− 行伝導体にリンクされ、各画素行の個別のアドレス指定を可能にする行アドレス指定ブロックと、
− 列伝導体にリンクされ、行アドレス指定ブロックによって選択された行の画素によって捕集された電荷の読み取りを可能にする列読取ブロックであって、画像ゾーンの周辺に位置する、列読取ブロックと
を含み、
行アドレス指定ブロックおよび列読取ブロックは、画像ゾーンと同じ基板上に生成される、方法であり、
少なくとも１つのマスクセットを通じて、半導体ウエハの表面がゾーンごとに放射線に露光されるステップを含み、少なくとも１つのマスクセットは、半導体ウエハの表面上に様々なパターンをフォトリソグラフィによって生成することができるように構成され、画像ゾーンは、半導体ウエハの表面上での互いに隣接するパターンの連続生成によって得られ、こうして得られた画像ゾーンは、１０ｃｍ２以上の表面積を呈することを特徴とし、
実装されるパターンの数は、厳密に１超１５未満であることも特徴とする方法にも関する。
有利には、実装されるパターンの数は、８未満である。これにより、撮像素子の生産に必要とされるフォトリソグラフィ方法の一部に対して実装されるフォトレペティションの動作を制限することが可能になる。
有利には、実装されるマスクセットの数は、３未満である。各マスクセットと関連付けられるコストは高く、実装されるマスクセットの数を制限することが適切である。
有利には、マスクセットの各マスクは、ｎ個の異なる領域を含み、ｎ個のパターンのそれぞれのフォトリソグラフィによる生成を可能にする。ｎは、整数であり、好ましくは、１〜１５であり、好ましくは、１〜１０である。
画像ゾーンは、２つまたは３つのマスクセットによって形成されるパターンの生成によって得ることができる。この数は、全く同時に、産業化の全コストを制限するために実質的に低いものでも、各マスク上の小さな表面積のゾーンの数ひいては大きな寸法のセンサの生産に必要とされるフォトレペティションの数の増加を防ぐために実質的にかなり高いものでもある。
したがって、ウエハは基本ゾーンに分割されるため、方法は、各基本ゾーン上にパターンをフォトリソグラフィによって構築することであり、それは、ゾーンごとに行われる。隣接ゾーン上に構築されたパターンは、画像ゾーンを構築するために相互接続される。
特に明記されない限り、画像ゾーンは、様々な隣接パターンを構築するため、様々なフォトリソグラフィ動作を組み合わせることによる写真植字によって生成される。これらのパターンの構造により、パターンの相互接続が可能になる。
有利には、画像ゾーンの周辺画素は、少なくとも５つの辺を含む多角形を実質的に形成する。
有利には、画像ゾーンの周辺画素は、２０未満の数の辺を含む多角形を実質的に形成する。
特に有利な実装形態では、画像ゾーンの周辺画素は、正八角形を実質的に形成する。
センサの各行アドレス指定ブロックは、前記行アドレス指定ブロックに対応する領域を含むパターンの生成によって形成することができ、パターンの少なくとも１つは、画素行および画素列に対して傾斜している形状を呈する行アドレス指定ブロックを形成する。
同様に、センサの各列読取ブロックは、前記ブロックに対応する領域を含むパターンの生成によって形成することができ、パターンの少なくとも１つは、画素行および画素列に対して傾斜している形状を呈する列読取ブロックを形成する。
有利には、１つまたは複数のマスクセットは、長方形の形状であり、半導体ウエハ上に生成すべき各パターンは、１つまたは複数の閉塞フラップによって選択される。
半導体ウエハの表面は、マスクセットを通じて露光することができ、その各マスクは、画像ゾーン、行アドレス指定ブロックおよび列読取ブロックを囲む切断線の形成を可能にする領域を含み、切断線は、半導体ウエハの切断を容易にする。次いで、方法は、センサを形成するために切断線に沿って半導体ウエハを切断するステップもさらに含み得る。
本発明は、物体が実質的に円形または半円形の形状を呈する（例えば、心臓または胸部）電離放射線による画像化の分野における特定の関心を示す。次いで、本発明は、センサが生産されるシリコンウエハの表面をより大幅に利用する利点を示す。
添付の図面に関連して提供される以下の記述を読み進める上で、本発明がより良く理解され、他の利点が明らかになるであろう。
本発明が依存する例示的なＣＭＯＳ画像センサを機能図の形態で表す。 本発明によるセンサの第１の例示的な実施形態を表す。 図２のセンサの生産を可能にするマスクセットの第１の例を概略的に表す。 図２のセンサの生産を可能にするマスクセットの第１の例を概略的に表す。 図２のセンサの生産を可能にする第２の例示的なマスクセットを表す。 図２のセンサの生産を可能にするマスクセットの第３の例を表す。 図２のセンサの生産を可能にするマスクセットの第３の例を表す。 本発明によるセンサの第２の例示的な実施形態を表す。 図６のセンサの生産を可能にするマスクセットの第１の例を表す。 図６のセンサの生産を可能にするマスクセットの第１の例を表す。 図６のセンサの生産を可能にするマスクセットの第２の例を表す。 図６のセンサの生産を可能にするマスクセットの第２の例を表す。 本発明によるセンサの第３の例示的な実施形態を表す。 図９のセンサの生産を可能にするマスクセットの例を表す。 図９のセンサの生産を可能にするマスクセットの例を表す。 本発明によるセンサの第４の例示的な実施形態を表す。 図１１のセンサの生産を可能にするマスクセットの例を表す。 図１１のセンサの生産を可能にするマスクセットの例を表す。 図１１のセンサの生産を可能にするマスクセットの例を表す。 本発明によるセンサの第５の例示的な実施形態を表す。 図１３のセンサの生産を可能にするマスクセットの例を表す。 図１３のセンサの生産を可能にするマスクセットの例を表す。 本発明によるセンサの第６の例示的な実施形態を表す。 図１５のセンサの生産を可能にする例示的なマスクセットを表す。
一般に、本発明は、デジタル撮像素子に組み込まれ、行および／または列に配列された画素グループと、行アドレス指定ブロックと、列読取ブロックと、画素行を行アドレス指定ブロックにリンクする行伝導体と、画素列を列読取ブロックにリンクする列伝導体とを含むセンサに関する。本特許出願の枠組み内では、列と行の概念は、相対的な意味のみを有し、画素行および画素列は、通常は互いに垂直に配列される単なる画素線であることに留意すべきである。行伝導体および列伝導体はそれぞれ、画素行および画素列のそれぞれに平行に配向されるものとして定義される。センサの画素グループ全体は、画像ゾーンを形成する。各画素は、撮像素子の放射線変換器上での光子の受信と同時に誘導された電荷の捕集を可能にする電荷捕集要素を含む。電荷への光子の変換は、１つまたは複数の感光要素（例えば、フォトダイオード、フォトＭＯＳなど）を用いて画素でローカルに、または、例えば、センサ上に直接堆積させるかもしくは任意の接続技法（例えば、バンプボンディングなど）によって電気的に結合させた光伝導層など、リモートに位置付けして保証することができる。シンチレータスタイルの放射線変換器を、センサの画素に組み込んでも、組み込まなくともよい。放射線変換器が組み込まれる際、センサは画像センサと呼ばれ、画像ゾーンは感光ゾーンと呼ぶことができる。画像センサの感光要素は、例えば、フォトダイオードまたはフォトトランジスタである。感光要素は、一般に可視範囲の光子放射線の受信と同時に電荷を生成する。撮像素子がＸ線またはγ線放射線による画像化を意図する場合、撮像素子は、放射線を感光要素の感度が高い放射線に変換するため、画像センサと関連付けられたシンチレータを含み得る。また、本発明は、いかなる感光要素も含まないセンサにも適用される。そのようなセンサでは、放射線変換器は、センサ上に配列された光伝導体からなり得る。各画素は、例えば、電荷を捕集するための電極と、蓄積キャパシタとを含む。光伝導体は、名目上、センサの画素の電荷を捕集するために各電極に接続され、その結果、Ｘ線またはγ線放射線の変換から生じた電荷は、画素でローカルに捕集される。行アドレス指定ブロックは、行伝導体によって各画素行の個別のアドレス指定を可能にする。行アドレス指定ブロックは、各々が１つの画素行をアドレス指定するように、好ましくは、各々が数個の画素行をアドレス指定するように寸法変更される。画素行のアドレス指定は、その行の画素の各々で１つまたは複数のアクチュエータを制御することである。画素行のアドレス指定は、例えば、この行の画素で捕集された電荷の読み取りを制御するための、行伝導体へのいわゆる読取信号の注入を含む。また、画素行のアドレス指定は、この行の画素のゼロへのリセットを制御するための、すなわち、初期量の電荷の回復を制御するための、同じ行伝導体へのまたは別の行伝導体へのいわゆるゼロへのリセット信号の注入も含み得る。列読取ブロックは、一般に、列伝導体上での、行アドレス指定ブロックによって選択された行の画素の平行な読み取りを可能にする。列読取ブロックもまた、各々が１つの画素列を読み取るように、好ましくは、各々が数個の画素列を読み取るように寸法変更される。列と、行アドレス指定ブロックによって選択された行との交差点に位置する画素の読み取りは、リンクされた列伝導体上での、この画素に存在する電荷の量（それ自体がこの画素の照度に比例する）を表す信号の受信を含む。現在のところ、行アドレス指定ブロックと列読取ブロックの両方によってアドレス指定される画素を含むセンサは、明らかに、シリコン基板上にＣＭＯＳ技術で（一般に、円形ウエハの形態で）生産される。
本発明の第１の態様によれば、センサは、一列当たり非一様な画素数を含む（克服すべき技術的困難は、ブロックリソグラフィ技法によって画素が「構成される」という事実に関する）。特に明記されない限り、画素列は、必ずしもすべてが同じ画素数を含むわけではない。結果として、一行当たりの画素数も、すべての行に対して一様ではない。一列当たりの画素数および一行当たりの画素数は、明らかに、センサの周辺画素の一部が円または半円などの円錐曲線を実質的に形成するように適合させることができる。また、一列当たりの画素数および一行当たりの画素数は、センサの画像ゾーンが四角形以外の多角形を形成するように適合させることもできる。具体的には、画像ゾーンは、４つを超える辺を有する多角形を形成することができる。好ましくは、多角形は、凸状の正多角形である。多角形は、好ましくは、基板上に配列された切断線に従ってセンサの切断を容易にするため、２０未満の辺数を含む。多角形は、例えば、八角形であり、八角形は、辺数と円形領域にわたる曲線因子との間の好ましい妥協案を示す。八角形は、さらに、画素行に平行な辺、画素列に平行な辺、ならびに、画素行および画素列に対して４５°傾斜している辺のみを含むという利点を提示する。後者の態様は、写真植字によってセンサを製作するためのプロセスを容易にする。画素は、一般に、正方形または少なくとも長方形の形状を有し、同一の寸法を有する。したがって、センサの形状は、１個単位の画素まで決定することができる、すなわち、所望の形状に最も近い輪郭が得られるように画素を配列することによって決定することができる。また、周辺のある画素は、所望のセンサ形状により忠実に近似させるため、異なる形状も有し得る。また、センサの形状は、数個単位の画素行または画素列まで近似させることもできる。特に明記されない限り、所望のセンサ形状に全体的に近似させるため、数個の連続した画素行および数個の連続した画素列は、全く同一の画素数を含み得る。具体的には、全く同一の画素数を含む画素行および画素列の数は、行アドレス指定ブロックの寸法および列読取ブロックの寸法に適合させることができる。しかし、形状が可能な限り正確に所望の形状に近似するセンサを生産することが好ましい。実際には、ノッチの存在は、行伝導体および列伝導体の長さにおけるかなり大きな不連続性ひいては画像におけるアーチファクトの存在をもたらす。これは、黒画像（すなわち、入射ビームがない状態で得られた画像）における不連続性によって表され、これは、雑音の空間的均一性に不利となる。
本発明の第２の態様によれば、センサは、大きな表面積を呈し、この例では、少なくとも１０ｃｍ２以上であるが、好ましくは、１００ｃｍ２以上、またはまさに、２００ｃｍ２以上である。現在のフォトリソグラフィ方法で使用されるマスクまたはレチクルのセットはかなり小さな寸法（ほぼ２、３平方センチメートル程度）を有するため、センサは、複合フォトリソグラフィ方法（写真植字または文字通り「ステッチング」とも呼ばれる）によって、半導体ウエハ上に形成される。特に明記されない限り、センサは、１つまたは複数のマスクを通じる半導体ウエハのいくつかの露光によって形成される（露光の各々は、センサの複数の要素を含み、例えば、マトリクスゾーンの写真植字の場合は、数十、数百またはまさに数千の画素を含む）。また、この第２の態様は、本発明によるセンサが、長さが５０ｍｍ以上の（すなわち、フォトリソグラフィ方法で現在使用されているマスクの最大寸法を超える）少なくとも１つの金属バス（例えば、行伝導体または列伝導体）を呈するという事実によって表すこともできる。
本発明の第１の態様と第２の態様とを組み合わせると、大きな表面積を有し、非常に魅力的な面積対コスト比を呈するＣＭＯＳセンサの生産が可能になる。具体的には、直径９インチ（約２３０ｍｍ）の放射線画像増強管を、この寸法の円を刻み込むことができる正方形の形状のＣＭＯＳセンサと交換することは、各々が直径２００ｍｍまたは３００ｍｍのシリコンウエハに生産されるいくつかの回路を隣接させることを必要とする。他方では、同様の寸法の単一のウエハに直径２３０ｍｍの円を含む形状を生成することは十分に可能である。したがって、本発明は、明らかに、形状が単一の半導体ウエハに基づく円の形状に近似するＣＭＯＳセンサを生産することを提案する。
本発明の第３の態様によれば、行アドレス指定ブロックおよび列読取ブロックは、画素と全く同一の基板上に生成される。実際には、２つの基板が使用される際（一方は、画素を支え、他方は、読取および／またはアドレス指定ブロックを支える）に連結の技術的困難を回避するため、画素、アドレス指定ブロックおよび読取ブロックを同じ基板上に生成することが必要とされる。
本発明の生産の特定の形態によれば、素子は、接続パッドを含み、接続パッドは、基板上に生成され、外部の回路への連結を意図し、これらの接続パッドは、例えば、電源、収集された信号の同期化または処理専用である。したがって、センサと外部の回路（例えば、処理手段）との接続は、簡単に達成することができる。接続パッドは、行アドレス指定ブロックおよび列読取ブロックで生成することができる。次いで、ブロックは、好ましくは、基板の周辺に配列される。有利には、接続パッドは、基板の縁部からまたは基板に配列された切断線から５ミリメートル未満の距離で、基板の周辺に配列される。通常、接続パッドは、１０マイクロメートル〜５００マイクロメートルの距離で配列される。センサが多角形の形状を呈する場合、接続パッドは、好ましくは、１つまたは複数の線状で基板の縁部と位置合わせされる。接続パッドは、例えば、長さが５０マイクロメートル（μｍ）〜７０μｍである辺および長さが１５０μｍ〜２１０μｍである辺を有する長方形の形状を有する。これらの特性は、以前に言及された外部の回路との接続を容易にすることを可能にする。
図１は、本発明が依存する例示的なＣＭＯＳ画像センサの機能図である。画像センサ１０は、画素Ｐ１〜Ｐ４の２行（Ｌ１およびＬ２）と２列（Ｃｌ１およびＣｌ２）からなるマトリクス１１を含む。例示的な本センサでは、画素は、感光要素を含み、したがって、「感光ドット」とも呼ばれる。マトリクス１１は、いかなる数の行や列も含み得るため、画素は、一般的な形式Ｐ（ｉ，ｊ）で示され、ｉおよびｊはそれぞれ、マトリクス１１の行ランクおよび列ランクを指定する自然数である。画像センサ１０は、行アドレス指定ブロック１２と、列読取ブロック１３と、行伝導体Ｘｉ、ＸＲＡＺｉ、ＸＶｄｄおよびＸＶＲＡＺと、列伝導体Ｙｊとをさらに含む。行アドレス指定ブロック１２は、画素Ｐ（ｉ，ｊ）の各行ｉに対し、最低でも２つの接続点ＳＸｉおよびＳＲＡＺｉを含む。各接続点ＳＸｉは、対応する行伝導体Ｘｉに接続され、各接続点ＳＲＡＺｉは、対応する行伝導体ＸＲＡＺｉに接続される。画素Ｐ（ｉ，ｊ）は、フォトダイオードＤｐ（ｉ，ｊ）と、３つのトランジスタＴ１（ｉ，ｊ）、Ｔ２（ｉ，ｊ）およびＴ３（ｉ，ｊ）とを含む。フォトダイオードＤｐ（ｉ，ｊ）は、光子放射線の下で電荷を生成することができる任意の感光要素と自然に交換することができる。第１のトランジスタＴ１（ｉ，ｊ）は、そのゲートＧ１によって行ｉの行伝導体ＸＲＡＺｉにリンクされ、そのドレインＤ１によって行伝導体ＸＶＲＡＺにリンクされ、そのソースＳ１によってフォトダイオードＤｐ（ｉ，ｊ）のカソードにリンクされる。フォトダイオードＤｐ（ｉ，ｊ）のすべてのアノードは、共通電位（例えば、グランド）にリンクされる。トランジスタＴ１（ｉ，ｊ）のソースＳ１とフォトダイオードＤｐ（ｉ，ｊ）のカソードとの接続点は、浮動点Ａと呼ばれる。トランジスタＴ２（ｉ，ｊ）は、そのゲートＧ２によって浮動点Ａにリンクされ、そのドレインＤ２によって行伝導体ＸＶｄｄにリンクされ、そのソースＳ２によってトランジスタＴ３（ｉ，ｊ）のソースＳ３にリンクされる。トランジスタＴ３（ｉ，ｊ）のゲートＧ３は、行伝導体Ｘｉにリンクされ、そのドレインＤ３は列伝導体Ｙｊにリンクされる。すべての行伝導体ＸＶＲＡＺは、全く同一の電位（ゼロへのリセット電位ＶＲＡＺと呼ばれる）の対象となる。この電位は、例えば、電圧源１４によって提供される。類似の方式では、すべての行伝導体ＸＶｄｄは、全く同一の電位（電源電位Ｖｄｄと呼ばれる）の対象となる。この電位は、例えば、電圧源１５によって提供される。行アドレス指定ブロック１２は、行伝導体ＸｉおよびＸＲＡＺｉに注入すべき信号の生成を可能にする要素をさらに含み得る。これにより、例えば、クロックおよびシフトレジスタが必要とされる。列読取ブロック１３は、最低でも各列伝導体Ｙｊに対する接続点ＥＹｊを含む。列読取ブロック１３は、列伝導体Ｙｊ上で受信された信号の処理を可能にする要素をさらに含み得る。具体的には、これにより、マルチプレクサ、増幅器および／またはアナログ・デジタル変換器が必要とされる。
トランジスタＴ１（ｉ，ｊ）は、フォトダイオードＤｐ（ｉ，ｊ）のカソードの電位を、ゼロへのリセット電位ＶＲＡＺに再初期化することを可能にする。具体的には、行ｉの行伝導体ＸＲＡＺｉに注入された信号がアクティブになると、行ｉのすべてのフォトダイオードＤｐ（ｉ，ｊ）の浮動点Ａの電位は、電位ＶＲＡＺに再初期化される。トランジスタＴ２（ｉ，ｊ）は、フォロワモードで動作し、トランジスタＴ３（ｉ，ｊ）は、浮動点Ａで蓄積された電荷の量を読み取ることが望ましい画素Ｐ（ｉ，ｊ）の行ｉの選択を可能にする。行ｉの行伝導体Ｘｉに注入された信号がアクティブになると、浮動点Ａの電位は、一単位のシフト電圧まで、対応する列伝導体Ｙｊにコピーされる。画像センサ１０は、以下の方式で動作する。好ましくは、浮動点Ａの電位をゼロにリセットする動作の後に起こる画像取込段階の間、放射線へのフォトダイオードＤｐ（ｉ，ｊ）の露光は、浮動点Ａのレベルの電荷を生成する。各浮動点Ａのレベルの電荷の量は、一般に、考慮されている画素Ｐ（ｉ，ｊ）によって受信された放射線の強度に比例する。画像取込段階の後には、行ごとに実行される読取段階が続く。様々な行伝導体に注入された信号は、アクティブ状態に連続的に移動し、その結果、各列伝導体Ｙｊの電位は、列ｊの様々な画素Ｐ（ｉ，ｊ）に蓄積された電荷の量を連続的に表す。
図２は、本発明によるセンサの第１の例示的な実施形態を表す。このセンサ２１は、基板を形成する円形の形状の半導体ウエハ２２上に生産される。センサ２１は、互いに隣接して行と列を形成する画素２４グループから形成される感光ゾーン２３と、行アドレス指定ブロック１２と、列読取ブロック１３とを含む。行伝導体（表示せず）は、各画素２４行を行アドレス指定ブロック１２のうちの１つにリンクする。列伝導体（表示せず）は、各画素２４列を列読取ブロック１３のうちの１つにリンクする。この第１の例示的な実施形態では、感光ゾーン２３は、正八角形を形成する。八辺形の辺は、２３Ａ〜２３Ｈと連続的に示され、辺２３Ａは、画素２４行に平行な辺である。感光ゾーン２３は、正方形の形状の画素２４１と、三角形の形状の画素２４２とを含む。本明細書で三角形の画素について述べる際、実際には、いわゆる三角形の形状のこれらの画素２４２は、現実では、画素のクラスタであり、画素のクラスタでは、各画素は四角形の形状を有するが、画素のクラスタは、辺のうちの１つが階段の形状である実質的に三角形の形状を有することが分かっていることに留意されたい。したがって、三角形の画素という名称は、三角形の画素クラスタとして理解される。具体的には、画素２４２は、直角二等辺三角形の形状を有する。感光ゾーン２３の周辺の画素は、画素２４行または画素２４列に平行な辺（すなわち、辺２３Ａ、２３Ｃ、２３Ｅおよび２３Ｇ）に位置する場合は、正方形の画素２４１であり、画素２４行および画素２４列に対して傾斜している辺（すなわち、辺２３Ｂ、２３Ｄ、２３Ｆおよび２３Ｈ）に位置する場合は、三角形の画素２４２である。三角形の画素２４２は、感光ゾーン２３が八辺形の形状に最も良く近似するように配向される。他のすべての画素２４は、正方形の画素２４１である。図２を考慮すると、行アドレス指定ブロック１２および列読取ブロック１３は、単に２つの相互に垂直な行で感光ゾーン２３の周辺に配列するだけでよいというわけではないことが明確に明らかである。そのような配列には、感光ゾーン２３が刻み込まれた円の直径よりかなり大きな直径のウエハ２２が必要とされるであろう。この第１の例示的な実施形態では、行アドレス指定ブロック１２は、実際には、感光ゾーン２３の内側に位置する。行アドレス指定ブロック１２は、２つの画素２４列間に配列され、八角形の辺２３Ａと２３Ｅとの間に延在する列を形成する。この配列は、すべてのブロック１２を相互に位置合わせすることができるという利点を示す。他方では、感光ゾーン２３は、画像で認識されやすい不連続性を示す。列読取ブロック１３は、感光ゾーン２３の周辺の八角形の辺２３Ｄ、２３Ｅおよび２３Ｆに位置する。これらの辺の各々では、ブロック１３は、八角形の形状をたどるように、相互に位置合わせされる。したがって、ある列読取ブロック１３は、画素２４行および画素２４列に対して傾斜している。ブロック１２および１３は、最低でも、行伝導体と列伝導体を外部の回路に接続することを可能にする接続パッドを含む。行アドレス指定ブロック１２の接続パッドは、例えば、「ビア」とも呼ばれる金属孔によって形成され、半導体ウエハ２２の画素２４が形成される面の反対側の面を通じる接続を可能にする。列読取ブロック１３は、接続パッドに加えて、列伝導体上で受信された信号を処理するための回路を含み得る。これらの回路は、半導体ウエハ２２の画素２４が形成される面と同じ面にも、反対側の面にも配列することができる。任意選択の方式では、感光ゾーン２３および列読取ブロック１３を囲む切断線２５を、半導体ウエハ２２上に形成することができる。「ダイシールリング（ｄｉｅ ｓｅａｌ ｒｉｎｇ）」という表現で指定されるこの切断線２５は、半導体ウエハを局所的に強化する金属層の積層体によって生成することができ、したがって、センサ２１の切断を容易にする。したがって、切断線２５は、センサ２１の縁部を形成する。また、センサ２１は、感光ゾーン２３の列読取ブロック１３によって使用されないまま残されている辺上のルーティングブロック２６も含む。この例では、これらのルーティングブロック２６は、辺２３Ａ、２３Ｂ、２３Ｃ、２３Ｇおよび２３Ｈ上に配列することができる。ルーティングブロック２６は、明らかに、電源ライン（例えば、図１で表される画像センサ１０の行伝導体ＸＶＲＡＺおよびＸＶｄｄ）を接続するために使用することができる。
上記で説明される例示的なセンサ２１および以下で説明される例示的なセンサでは、画素２４は、幾何学的形状、特に、正方形または三角形で表されることに留意すべきである。しかし、これは単なる概略表現である。画素２４は、例えば、図１を参照して説明される画素Ｐ（ｉ，ｊ）に対応する。したがって、画素の表面が主にその感光要素によって占有された場合でも、画素の表面は、他の要素（この例では、トランジスタおよび伝導体のセグメント）によっても占有される。それにも関わらず、各画素は、所望の形状内に実質的に刻み込まれるように設計することができる。その上、各幾何学的形状は単一の画素に対応すると考えられている。しかし、各正方形および各三角形は、多数の画素を含み得る。この場合、画素ブロックについて述べている。例示として、図２で参照２４１によって指定された各要素は、図１のマトリクス１１などの２つの画素行と２つの画素列からなるブロックまたは６４ｘ６４画素ブロックを含み得る。参照２４２によって指定された各要素は、三角形を形成するように配列された同一の寸法の画素ブロックを含み得る。その上、本特許出願で説明されるセンサの様々な例では、各行アドレス指定ブロック１２は、画素の単一の行または適切な場合は画素ブロックの単一の行をアドレス指定するものとして表される。しかし、ここでも同様に、これは簡単な表現である。全く同一の行アドレス指定ブロック１２は、画素の数個の行または画素ブロックの数個の行をアドレス指定することができる。センサ２１の特定の場合では、同じアドレス指定ブロック１２は、感光ゾーン２３のすべての画素行をアドレス指定することができる。同様に、列読取ブロック１３は、画素の数個の列または画素ブロックの数個の列をアドレス指定することができる。
後続の記述に対し、半導体ウエハのゾーン上にパターンを再生するように放射線が通過できる素子は、マスクまたはレチクルのセットと呼ばれる。通常、半導体ウエハは、感光性樹脂でコーティングされ、使用される放射線は、紫外線領域の波長を有する。マスクまたはレチクルのセットは、寸法が、例えば、ほぼ一辺２６ｍｍｘ一辺３２ｍｍ程度の長方形の形状を有する。半導体ウエハ上にパターンを生成するため、いくつかのマスクを含む少なくとも１つのマスクセットが使用される。全く同一のマスクセットの各マスクは、マスクを通じる感光ウエハへの放射線の投影ゾーンに対応する区切られた空間ゾーンを定義する。
マスクを通じる放射線の投影は、生成されるべきパターンの一部の生成を可能にする。したがって、パターンは、フォトリソグラフィによって、マスクセットの様々なマスクを通じる連続露光によって生成される。特に明記されない限り、パターンは、連続露光によって半導体ウエハ上に形成され、その各々は、技術的なレベルの生成を可能にし、これらの技術的なレベルは、例えば、ＮまたはＰ注入レベル、酸化物もしくはポリシリコンの堆積または金属酸化物の堆積に対応することができる。マスクセットのマスクを通じる連続露光の完了時に得られるこれらの技術的なレベルの積層は、半導体ウエハのゾーン上の動作パターンを得ることを可能にする。各露光間では、堆積、エッチング、溶解などのタイプのマイクロ技術方法を実装することができることは言うまでもない。
最終的に写真センサの表面を定義する画像ゾーンは、半導体ウエハの表面上で、互いに隣接する１つまたは複数のパターンを再生することによって得られる。特に明記されない限り、パターンは、画像ゾーンを構成するために相互接続されることが意図される。パターン間のこの相互接続は、以下で説明されるように、本発明で解決される特定の困難をもたらす。
実装されるフォトリソグラフィ方法では、全く同一のマスクセットのマスクは、マスクセットの投影ゾーンを区切るため、閉塞フラップによる同じ方式で部分的に閉塞することができることにも留意されたい。マスクセットのこの部分的な閉塞によって、全く同一のマスクセットは、いくつかのパターンの生成を可能にするように構成できることが想定される。
特に明記されない限り、パターンを生成するため、全く同一のマスクセットの各マスクは、このパターン専用の区切られた領域を含む。ウエハ上での前記パターンの生成の間、前記領域が露光されるように、マスクセットの各マスクは閉塞される。したがって、全く同一のマスクセットのマスクは、いくつかの領域を含み得、各領域は特定のパターンに対応する。
マスクまたはレチクルのセットの高いコストは大きな寸法のセンサに対する設計制約をもたらすため、この実装形態は特に有利である。センサの生産に必要とされるマスクセットの数を制限することが適切である。本発明は、有利には、大きな寸法の複雑な形状を呈するセンサに対する設計の高い柔軟性を提供する一方で、このマスクセットの数の最適化を可能にする。
図３Ａおよび３Ｂは、図２のセンサ２１の生産を可能にするマスクセットの第１の例を概略的に表す。図３Ａは、第１のマスクセットに相当し、図３Ｂは、第２のマスクセットに相当する。第１のマスクセット３１は、２つのパターン３１１および３１２を構成することができる。後続の記述では、図３Ａ、３Ｂ、４、５Ａ、５Ｂ、７Ａ、７Ｂ、８Ａ、８Ｂ、１０Ａ、１０Ｂ、１２Ａ、１２Ｂ、１２Ｃ、１４Ａ、１４Ｂ、１６は、マスクセットによる生成が可能なパターンを表す。これらの図の各々は、マスクセットを実装することによって、フォトリソグラフィによるウエハ上での生成が可能なパターンを表すことが理解される。パターン３１１は、切断線２５セグメントによって分離される上部および下部を含む。上部は、感光ゾーン２３の辺２３Ｆに相当する。上部は、三角形の画素ブロックの形成を可能にする領域と、この画素ブロックと関連付けられた列読取ブロック１３の形成を可能にする領域とを含む。列読取ブロック１３は、切断線２５セグメントに平行にその外縁の近隣に（すなわち、切断線２５セグメントに近接して）位置合わせされる接続パッド１３１を含む。この例示的な実施形態では、接続パッド１３１は、単一のランクに沿って位置合わせされる。しかし、接続パッド１３１は、いくつかのランクに沿って、好ましくは、すべてが切断線２５セグメントに平行に、位置合わせすることもできる。下部は、感光ゾーン２３の辺２３Ｂに相当する。下部は、三角形の画素ブロックの形成を可能にする領域と、ルーティングブロック２６の形成を可能にする領域とを含む。パターン３１１のブロック１３および２６は、画素行および画素列に対して傾斜している軸に沿って延在する。パターン３１２は、感光ゾーン２３の辺２３Ｄおよび２３Ｈを形成することを意図する。パターン３１２は、パターン３１１に対する軸対称を呈する。
したがって、マスクセット３１の各マスクは、２つのパターン３１１、３１２のそれぞれのフォトリソグラフィによる生成を可能にする２つの異なる領域を含む。
対称軸は、画素列に平行な軸である。第２のマスクセット３２は、５つのパターン３２１〜３２５を構成することができる。第１のパターン３２１は、正方形の画素２４１または適切な場合は正方形の画素ブロックを形成することを意図する。パターン３２２は、画素行に平行な切断線２５セグメントによって分離される上部および下部を含む。上部は、感光ゾーン２３の辺２３Ｅに相当する。上部は、列読取ブロック１３の形成および明らかに切断線２５セグメントと位置合わせされる接続パッド１３１の形成を可能にする領域を含む。下部は、感光ゾーン２３の辺２３Ａに相当し、ルーティングブロック２６の形成を可能にする部分を含む。パターン３２２のブロック１３および２６は、画素行に平行に延在する。パターン３２３は、切断線２５セグメントの両側におけるルーティングブロック２６の形成を可能にする領域を含む。パターン３２３は、感光ゾーン２３の辺２３Ｃおよび２３Ｇの形成を可能にする。パターン３２４は、多角形の様々な辺間の切断線２５の接合部を形成することを意図する。パターン３２５は、正方形の画素ブロックの形成を可能にする領域と、画素列に平行な画素２４１の辺のうちの１つに隣接する行アドレス指定ブロック１２の形成を可能にする領域とを含む。マスクセット３１および３２の特定の特徴の１つは、感光ゾーン２３の画素行および画素列に対して傾斜している形状を呈するパターンの生成に適合されることである。したがって、輪郭が長方形の形状のマスクセットに対して傾斜している感光ゾーンを生成することが可能である。この利点は、現在のリソグラフィ方法によって半導体ウエハ２２に対するマスクの配向が可能にならない限り、特定の重要性を帯びている。
マスクセット３２の各マスクは、５つのパターン３２１、３２２、３２３、３２４、３２５のそれぞれのフォトリソグラフィによる生成を可能にする５つの異なる領域を含むことに留意されたい。
図４は、図２のセンサ２１の生産を可能にする第２の例示的なマスクセットを表す。このマスクセット４１は、図３Ａのマスクセット３１と共に使用される。マスクセット４１は、６つのパターン４１１〜４１６を生成することができる。第１のパターン４１１は、２つの正方形の画素２４１ブロックの形成を可能にする。第２のパターン４１２は、マスクセット３２に対応するパターン３２２と同一である。パターン４１３および４１４は、パターン３２３および３２４と同一の構造を有するが、より小さな幅を呈する。パターン４１５は、行アドレス指定ブロック１２に対応する。パターン４１６は、パターン３２２および４１２と同一の構造を有するが、より小さな幅を呈する。マスクセット３２の代わりにパターン４１１〜４１６に対応するマスクセットを使用する利点は、レチクルの全く同一の露光の間、２つの正方形の画素ブロックの形成を可能にする領域４１１を含むパターンの存在が理由で、必要なフォトレペティションの数がかなり減少することである。マスクセット４１の各マスクは、６つのパターン４１１、４１２、４１３、４１４および４１５のそれぞれのフォトリソグラフィによる生成を可能にする６つの異なる領域を含むことに留意されたい。
図５Ａおよび５Ｂは、図２のセンサ２１の生産を可能にするマスクセットの第３の例を表す。図５Ａは、１０のパターン５１０〜５１９の生成を可能にする第１のマスクセット５１を表し、図５Ｂは、１つまたは複数の生成を可能にする第２のマスクセット５２を表す。第１のマスクセット５１は、１０のパターン５１０〜５１９を含む。パターン５１０、５１１および５１２はそれぞれ、マスクセット３１および３２のパターン３１１、３１２および３２１と同一である。パターン５１３は、画素行に平行な接続パッド１３１および切断線２５セグメントを備える列読取ブロック１３の形成を可能にする領域を含む。また、パターン５１３は、画素行に平行なルーティングブロック２６および切断線セグメント２５の形成を可能にする領域も含む。パターン５１４、５１５および５１７は各々、画素列に平行に配向された２つのルーティングブロック２６および切断線セグメント２５の形成を可能にする。パターン５１６は、画素列に平行な行アドレス指定ブロック１２の印刷を可能にする。パターン５１８は、パターン５１３と実質的に同一である。パターン５１８は、より小さな幅という点でパターン５１３とは異なる。第２のマスクセット５２は、４つの正方形の画素２４１ブロックの形成を可能にする単一のパターン５２１を含む。第１のマスクセット５１は、センサ２１全体を形成するため、単独で使用することができる。このマスクセットの欠点は、正方形の画素ブロックを表すパターン５１２の寸法が比較的制限されることである。したがって、第２のマスクセット５２は、補助として、フォトレペティションの数を最小化するために使用することができる。
マスクセット５１の各マスクは、１０のパターン５１０、５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８のそれぞれのフォトリソグラフィによる生成を可能にする１０の異なる領域を含むことに留意されたい。マスクセット５２の各マスクは、パターン５２１の生成を可能にする１つの領域を含み、パターン５２１は、４つの隣接パターン２４１に相当する。
図６は、本発明によるセンサの第２の例示的な実施形態を表す。このセンサ６１は、主に、行アドレス指定ブロック１２の配列において図２のセンサ２１とは異なる。また、センサ６１は、八角形の感光ゾーン２３を形成する正方形または三角形の形状の画素２４ブロックを含む。また、列読取ブロック１３は、３つの隣接する辺（この例では、辺２３Ｄ〜２３Ｆ）に位置する。行アドレス指定ブロック１２は、八角形の反対側の辺上（すなわち、辺２３Ｈ、２３Ａおよび２３Ｂ上）にそれぞれ位置する。これらの辺の各々において、ブロック１２は相互に位置合わせされる。各画素行のアドレス指定を可能にするため、センサ６１は、感光ゾーン２３内に生成された制御バスおよび金属孔６２をさらに含む。具体的には、金属孔は、ビア画素２４３と呼ばれるある画素２４に存在する。金属孔の第１のシリーズは、辺２３Ｇの中間と辺２３Ａの中間との間で生成され、金属孔の第２のシリーズは、辺２３Ｅの中間と辺２３Ｃの中間との間で生成される。画素２４および行伝導体は、半導体ウエハ２２の第１の金属層上（この場合は、その外面のうちの１つ）に形成される。制御バスは、半導体ウエハ２２の別の金属層上（例えば、反対側の外面上）に形成される。制御バスは、画素列に平行に配向され、行アドレス指定ブロック１２にリンクされる。各金属孔６２は、行伝導体のうちの１つを制御バスのうちの１つに接続する。金属孔６２の第１のシリーズは、センサ６１の上半分の画素行のアドレス指定を可能にし、金属孔の第２のシリーズは、下半分の画素行のアドレス指定を可能にする。図６では、明確にするため、１つのビア画素２４３当たり１つの金属孔しか表さない。しかし、ビア画素２４３は、行伝導体と同じ数だけ金属孔を含む。図１で表されるものなどの画素を含むセンサの場合、各ビア画素２４３は、２つの金属孔を含み、第１の金属孔は、伝導体Ｘｉを接続するためのものであり、第２の金属孔は、伝導体ＸＲＡＺｉを接続するためのものである。その上、参照２４が１つの画素よりむしろ画素ブロックを指定する場合、各金属孔６２表現は、金属孔のグループに対応するものと解釈しなければならない。一般に、センサ６２は、行伝導体の総数と等しい多くの金属孔を含む。
図７Ａおよび７Ｂは、図６のセンサ６１の生産を可能にするマスクセットの第１の例を表す。図７Ａで表されるマスクセット７１は、２つのパターン７１１および７１２の生成を可能にする。パターン７１１は、ルーティングブロック２６の形成を可能にする領域の代わりに、行アドレス指定ブロック１２の形成を可能にする領域を含むことを除いて、図３Ａのパターン３１１と実質的に同一である。したがって、上部は、三角形の画素２４２および傾斜している列読取ブロック１３の形成を可能にし、下部は、傾斜している行アドレス指定ブロック１２および三角形の画素２４２ブロックの形成を可能にする。行アドレス指定ブロック１２は、切断線２５セグメントと位置合わせされる接続パッド１２１を含む。パターン７１２は、画素列に平行な軸に沿ったパターン７１１に対する軸対称を呈する。図７Ｂで表されるマスクセット７２は、４つのパターン７２１〜７２４の生成を可能にする。第１のパターン７２１は、２つの正方形の画素２４１ブロックに対応する。パターン７２２および７２３はそれぞれ、マスクセット３２に対応するパターン３２３および３２４に対応する。パターン７２４は、列読取ブロック１３の形成を可能にする領域と、切断線２５セグメントの形成を可能にする領域と、行アドレス指定ブロック１２の形成を可能にする領域とを含む。
マスクセット７１の各マスクは、２つのパターン７１１、７１２のそれぞれのフォトリソグラフィによる生成を可能にする２つの異なる領域を含むことに留意されたい。マスクセット７２の各マスクは、４つのパターン７２１、７２２、７２３および７２４のそれぞれのフォトリソグラフィによる生成を可能にする１０の異なる領域を含む。
図８Ａおよび８Ｂは、図６のセンサ６１の生産を可能にするマスクセットの第２の例を表す。図８Ａで表されるマスクセット８１は、６つのパターン８１１〜８１６の生成を可能にする。パターン８１１および８１２は、マスクセット７１のパターン７１１および７１２と実質的に同一であるが、他のパターンのためにマスクセット上に余裕を残せるように、わずかに小さな寸法を有する。パターン８１３は、正方形のパターン２４１の形成を可能にする。パターン８１４は、画素行に平行な列読取ブロック１３および線セグメント２５の形成を可能にする上部と、画素行に平行な行アドレス指定ブロック１２および線セグメント２５の形成を可能にする下部とを含む。パターン８１５は、ルーティングブロック２６の終端部の形成を可能にする４つの領域を含む。パターン８１６は、画素列に平行な２つのルーティングブロック２６と、２つの線セグメント２５とを含む。図８Ｂで表されるマスクセット８２は、４つの正方形の画素２４１の形成を可能にする単一のパターンを含む。マスクセット８１は、センサ６１全体を形成するため、単独で使用することができる。
図９は、本発明によるセンサの第３の例示的な実施形態を表す。このセンサ９１は、主に、行アドレス指定ブロック１２が列読取ブロック１３と同じ辺上（この例では、辺２３Ｄ〜２３Ｆ上）に位置しているという点で図６のセンサ６１とは異なる。特に明記されない限り、ブロック１２および１３は、共通ブロック（共通アドレス指定ブロック９２と呼ばれる）内で統合される。センサ６１に対するこのセンサ９１の第１の利点は、より多くの辺がルーティングブロック２６の配列のために使用されないまま残されていることである。第２の利点は、八角形のセンサの３つの辺上にすべての接続を生じさせることができることである。
図１０Ａおよび１０Ｂは、図９のセンサ９１の生産を可能にするマスクセットの例を表す。図１０Ａで表されるマスクセット１０１は、２つのパターン１０１１および１０１２の生成を可能にする。これらのパターンはそれぞれ、列読取ブロック１３の形成を可能にする領域が共通アドレス指定ブロック９２の形成を可能にする領域と交換されることを除いて、マスクセット３１のパターン３１１および３１２と同一である。これらのブロック９２は、例えば、行伝導体の接続を可能にする接続パッド９２１の第１の線と、列伝導体の接続を可能にする接続パッド９２２の第２の線とを含む。図１０Ｂで表されるマスクセット１０２は、４つのパターン１０２１〜１０２４の生成を可能にする。パターン１０２１は、２つの正方形の画素２４１の形成を可能にする領域から形成される。パターン１０２２および１０２３はそれぞれ、マスクセット３２のパターン３２３および３２４と同一である。パターン１０２４は、列読取ブロック１３の形成を可能にする領域が接続パッド９２１および９２２と共有される共通アドレス指定ブロック９２の形成を可能にする領域と交換されることを除いて、パターン３２２と同一である。
図１１は、本発明によるセンサの第４の例示的な実施形態を表す。このセンサ１１１は、図６のセンサ６１に似ている。このセンサ１１１は、主に、感光ゾーン２３は八角形ではなく、長方形の形状の画素ブロックによってのみ形成されるという点で図６のセンサ６１とは異なる。具体的には、感光ゾーン２３は、正方形の画素２４１ブロックと、ビア画素２４３と、非正方形の長方形の画素（半画素２４４と呼ばれる）によって形成される。これらの画素２４１、２４３および２４４は、できる限り円１１２の形状に近い形状をたどるように配列される。参照２４１、２４３および２４４は画素ブロックを指定できることも思い出される。行アドレス指定ブロック１２は、感光ゾーン２３の周辺に配列され、半円を実質的に形成する。列読取ブロック１３は、感光ゾーン２３の周辺に配列され、行アドレス指定ブロック１２によって形成された半円の反対側に、半円を実質的に形成する。あるブロック１２および１３は、画素２４行に平行に配向され、他は、画素２４行および画素２４列に対して傾斜している。ブロック１２および１３は、明らかに、その画素数が隣接列の画素数とは異なる列に対して傾斜させることができる。
図１２Ａ、１２Ｂおよび１２Ｃは、図１１のセンサ１１１の生産を可能にするマスクセットの例を表す。図１２Ａで表されるマスクセット１２１は、３つのパターン１２１１〜１２１３の生成を可能にする。第１のパターン１２１１は、傾斜している列読取ブロック１３の形成を可能にする領域と、ブロック１３に隣接する接合線１１３の形成を可能にする領域とを含む。また、第１のパターン１２１１は、傾斜している行アドレス指定ブロック１２の形成を可能にする領域や、ブロック１２に隣接する接合線１１３の形成を可能にする領域も含む。接合線１１３は、一列当たりの画素数の不連続性と同時に、ブロック１２間またはブロック１３間の連続性の確保を可能にする。パターン１２１２は、画素列に平行に配向された軸に沿った対称によって、パターン１２１１対して対称である。パターン１２１３は、２つの正方形の画素２４１の形成を可能にする領域を含む。マスクセット１２２は、７つのパターン１２２１〜１２２７の生成を可能にする。パターン１２２１は、正方形の画素２４１の形成を可能にする。パターン１２２２は、画素行の方向に引き伸ばされた半画素２４４の形成、半画素２４４に隣接する列読取ブロック１３の形成、および、ブロック１３に隣接する接合線１１３の形成を可能にする。パターン１２２３は、画素行の方向に引き伸ばされた半画素２４４の形成、半画素２４４に隣接する行アドレス指定ブロック１２の形成、および、ブロック１２に隣接する接合線１１３の形成を可能にする。パターン１２２４〜１２２７は、各々が、画素列に平行に位置合わせされる部分と、画素行および画素列に対して傾斜している部分とを含む様々な接合線の形成を可能にする。マスクセット１２３は、正方形の画素２４１がビア画素２４３と交換され、各半画素２４４がビア半画素２４５（すなわち、金属孔６２を含む半画素）と交換されることを除いて、パターン１２２１〜１２２３と同一の３つのパターン１２３１〜１２３３の生成を可能にする。
図１３は、本発明によるセンサの第５の例示的な実施形態を表す。このセンサ１９１は、正方形の画素２４１および三角形の画素２４２から形成される八角形の感光ゾーン２３を含む。行アドレス指定ブロック１２は、感光ゾーン２３の周辺の八角形の辺２３Ｄ上、辺２３Ｄに隣接する辺２３Ｃの半分上、辺２３Ｈ上、辺２３Ｈに隣接する辺２３Ｇの半分上に位置する。より一般的な方式では、行アドレス指定ブロック１２は、相互に対向する八角形の第１および第２の辺上、第１の辺に隣接する第３の辺の一部上、第３の辺に対向する第４の辺の一部上に位置し、２つの部分は、画素２４行すべてのアドレス指定を可能にするために互いに相補性である。２つの部分のうちの１つが辺全体を占有することが明らかに可能であり、その際、ブロック１２は、八角形の３つの辺上のみに位置する。同様の方式では、列読取ブロック１３は、相互に対向する第５および第６の辺上、第５の辺に隣接する第７の辺の一部上、第８の辺の相補部分上に位置する。この例では、ブロック１３は、辺２３Ｂおよび２３Ｆ上、辺２３Ｂに隣接する辺２３Ａの半分上、辺２３Ｆに隣接する辺２３Ｅの半分上に位置する。感光ゾーンならびにブロック１２および１３を囲むように半導体ウエハ２２上に切断線２５（表示せず）を形成することもできる。
図１４Ａおよび１４Ｂは、図１３のセンサ１９１の生産を可能にするマスクセットの例を表す。図１４Ａで表されるマスクセット２０１は、４つのパターン２０１１〜２０１４の生成を可能にする。パターン２０１１は、画素行および画素列に対して傾斜している切断線２５セグメントによって分離される上部および下部を含む。各部分は、傾斜している列読取ブロック１３および三角形の画素２４２ブロックの形成を可能にする領域を含む。パターン２０１２は、画素列に平行に配向され、切断線２５セグメントによって分離される２つの行アドレス指定ブロック１２を含む。パターン２０１３は、列に平行に配向された切断線２５セグメントの形成を可能にする領域を含む。パターン２０１４は、画素行に平行に配向され、切断線２５セグメントによって分離される２つの列読取ブロック１３を含む。図１４Ｂで表されるマスクセット２０２は、５つのパターン２０２１〜２０２５を含む。パターン２０２１は、画素行および画素列に対して傾斜している切断線２５セグメントによって分離される左部および右部を含む。各部分は、傾斜している行アドレス指定ブロック１２および三角形の画素２４２の形成を可能にする領域を含む。パターン２０２２および２０２３は、傾斜している切断線セグメント２５の形成を可能にする。パターン２０２４は、２つの正方形の画素２４１ブロックを含み、パターン２０２５は、画素行に平行に配向された切断線２５セグメントの形成を可能にする。
図１５は、本発明によるセンサの第６の例示的な実施形態を表す。このセンサ２１１は、正方形の画素２４１ブロックのみから形成された感光ゾーン２３を含む。行アドレス指定ブロック１２の一部は、画素行の終端部のうちの１つに位置し、行アドレス指定ブロック１２の残りの部分は、画素行の反対側の終端部に位置する。より正確には、この例示的な実施形態では、行アドレス指定ブロック１２は、センサ２１１の上半分では画素行の左方の終端部に位置し、下半分では右方の終端部に位置する。同様の方式では、列読取ブロック１３の一部は、画素列の第１の終端部に位置し、列読取ブロック１３の残りの部分は、画素列の第２の終端部に位置する。この例では、列読取ブロック１３は、センサ２１１の左部では画素列の下方の終端部に位置し、右部では上方の終端部に位置する。したがって、行アドレス指定ブロック１２は、画素列と位置合わせされ、ブロック１３は、画素行と位置合わせされる。
図１６は、図１５のセンサ２１１の生産を可能にする例示的なマスクセットを表す。マスクセット２２１は、８つのパターン２２１１〜２２１８の生成を可能にする。パターン２２１１は、センサ２１１の左部に対する列読取ブロック１３の形成を可能にする。このブロック１３の接続パッド１３１は、その下部に近接して位置する。パターン２２１２は、センサ２１１の右部に対する列読取ブロック１３の形成を可能にする。このブロックの接続パッド１３１は、その上部に近接して位置する。パターン２２１３および２２１４は、センサ２１１の上部および下部のそれぞれに対する行アドレス指定ブロック１２の形成を可能にする。パターン２２１３によって形成されたブロック１２の接続パッド１２１は、その右部に近接して位置し、パターン２２１４によって形成されたブロック１２の接続パッド１２１は、その左部に近接して位置する。パターン２２１５は、画素列に平行に配向された切断線２５セグメントの形成を可能にする。パターン２２１７および２２１８は、画素行に平行に配向された切断線セグメント２５の形成を可能にする。そして、パターン２２１６は、２つの正方形の画素２４１の形成を可能にする。

Claims (35)

  1. 基板を形成する半導体ウエハ（２２）上に撮像素子をフォトリソグラフィによって生産するための方法であって、センサは、
    − 前記基板上に生成され、行と列に配列された画素（２４）グループを含む画像ゾーン（２３）であって、一列当たりの画素数は、すべての前記画素列に対して一様ではなく、各画素（２４）は、前記撮像素子によって受信された光子放射線の関数として生成される電荷を捕集する電荷捕集要素を含む、画像ゾーン（２３）と、
    − 行ごとに前記画素をリンクする行伝導体（Ｘｉ、ＸＲＡＺｉ）と、
    − 列ごとに前記画素をリンクする列伝導体（Ｙｊ）と、
    − 前記行伝導体（Ｘｉ、ＸＲＡＺｉ）にリンクされ、各画素行の個別のアドレス指定を可能にする行アドレス指定ブロック（１２）と、
    − 前記列伝導体（Ｙｊ）にリンクされ、前記行アドレス指定ブロック（１２）によって選択された前記行の前記画素（２４）によって捕集された前記電荷の読み取りを可能にする列読取ブロック（１３）であって、前記画像ゾーン（２３）の周辺に位置する、列読取ブロック（１３）と
    を含み、
    前記行アドレス指定ブロック（１２）および前記列読取ブロック（１３）は、前記画像ゾーンと同じ基板（２２）上に生成される、方法であり、
    少なくとも１つのマスクセットを通じて、前記半導体ウエハ（２２）の表面がゾーンごとに放射線に露光されるステップを含み、前記少なくとも１つのマスクセットは、前記半導体ウエハ（２２）の前記表面上に様々なパターンをフォトリソグラフィによって生成することができるように構成され、前記画像ゾーンは、前記半導体ウエハの前記表面上での互いに隣接するパターンの連続生成によって得られ、こうして得られた前記画像ゾーン（２３）は、１０ｃｍ２以上の表面積を呈することを特徴とし、
    実装されるパターンの数は、厳密に１超１５未満であることも特徴とする方法。
  2. 前記少なくとも１つのマスクセットの各マスクは、ｎ個の異なる領域を含み、ｎ個のパターンのそれぞれのフォトリソグラフィによる前記生成を可能にし、ｎは、整数であり、１〜１５である、請求項１に記載の方法。
  3. 前記実装されるパターンの数は、８未満である、請求項１または２に記載の方法。
  4. 前記画像ゾーンは、２つまたは３つのマスクセット（３１、３２）によって形成されるパターンの前記生成によって得られる、請求項１または２に記載の方法。
  5. 前記画像ゾーンの前記周辺画素は、少なくとも５つの辺を含む多角形を実質的に形成する、請求項１〜４のいずれか一項に記載の方法。
  6. 前記画像ゾーンの前記周辺画素は、２０未満の数の辺を含む多角形を実質的に形成する、請求項１〜５のいずれか一項に記載の方法。
  7. 前記画像ゾーンの前記周辺画素は、正八角形を実質的に形成する、請求項１〜５のいずれか一項に記載の方法。
  8. 前記センサ（６１）の各行アドレス指定ブロック（１２）は、前記行アドレス指定ブロック（１２）に対応する領域を含むパターン（７１１、７１２、７２４）の前記生成によって形成され、前記パターンの少なくとも１つ（７１１、７１２）は、前記画素行および前記画素列に対して傾斜している形状を呈する行アドレス指定ブロックを形成する、請求項１〜７のいずれか一項に記載の方法。
  9. 前記センサ（２１）の各列読取ブロック（１３）は、前記ブロック（１３）に対応する領域を含むパターン（３１１、３１２、３２２）の前記生成によって形成され、前記パターンの少なくとも１つ（３１１、３１２）は、前記画素行および前記画素列に対して傾斜している形状を呈する列読取ブロックを形成する、請求項１〜８のいずれか一項に記載の方法。
  10. 前記１つまたは複数のマスクセット（３１、３２）は、長方形の形状であり、前記半導体ウエハ（２２）上に生成すべき各パターンは、１つまたは複数の閉塞フラップによって選択される、請求項１〜９のいずれか一項に記載の方法。
  11. 前記半導体ウエハ（２２）の前記表面は、マスクセット（３１１、３１２、３２２、３２３、３２４）を通じて露光され、その各マスクは、前記画像ゾーン（２３）、前記行アドレス指定ブロック（１２）および前記列読取ブロック（１３）を囲む切断線（２５）の形成を可能にする領域を含み、前記切断線（２５）は、前記半導体ウエハ（２２）の切断を容易にする、方法であって、前記センサ（２１、６１、９１、１１１、１９１）を形成するために前記切断線（２５）に沿って前記半導体ウエハ（２２）を切断するステップをさらに含む、請求項１〜１０のいずれか一項に記載の方法。
  12. 請求項１〜１１のいずれか一項に記載のフォトリソグラフィ方法によって得られる撮像素子。
  13. 少なくとも２つの列読取ブロック（１３）は、異なるランクの行に属する画素（２４）と接触する、請求項１２に記載の撮像素子。
  14. 前記一列当たりの画素数は、前記画像ゾーン（２３）の前記周辺画素が少なくとも５つの辺を含む多角形を実質的に形成するように適合される、請求項１２または１３に記載の撮像素子。
  15. 前記多角形は、２０未満の数の辺を含む、請求項１４に記載の撮像素子。
  16. 前記画像ゾーン（２３）の前記周辺画素は、正八角形を実質的に形成する、請求項１４に記載の撮像素子。
  17. 前記列読取ブロック（１３）は、複数のグループにまとめることができ、各グループは、前記多角形の前記辺（２３Ｄ、２３Ｅ、２３Ｆ）のうちの１つに平行である、請求項１４〜１６のいずれか一項に記載の撮像素子。
  18. 第１のグループの前記列読取ブロック（１３）は、前記正八角形の第１の辺（２３Ｄ）上に位置し、第２のグループの前記列読取ブロック（１３）は、前記第１の辺に隣接する第２の辺（２３Ｅ）上に位置し、第３のグループの前記列読取ブロック（１３）は、前記第２の辺に隣接する第３の辺（２３Ｆ）上に位置する、請求項１６または１７に記載の撮像素子。
  19. 前記行アドレス指定ブロック（１２）は、前記画像ゾーン（２３）の前記周辺に位置する、請求項１２〜１８のいずれか一項に記載の撮像素子。
  20. 前記行アドレス指定ブロック（１２）は、前記正八角形の前記第１、前記第２および前記第３の辺（２３Ｄ、２３Ｅ、２３Ｆ）に対向する辺（２３Ａ、２３Ｂ、２３Ｈ）上に位置し、前記行伝導体は、前記基板（２２）の第１の面上に形成され、前記センサ（６１）は、前記基板の第２の面（金属層）上に形成された制御バスと、前記画像ゾーン（２３）に形成された金属孔（６２）とをさらに含み、前記制御バスは、前記画素列に平行に配向され、前記行アドレス指定ブロック（１２）にリンクされ、前記金属孔（６２）は、各行伝導体（Ｘｉ、ＸＲＡＺｉ）を前記制御バスのうちの１つにリンクする、請求項１８または１９に記載の撮像素子。
  21. 前記行アドレス指定ブロック（９２）は、前記列読取ブロック（９２）と同じ前記正八角形の辺（２３Ｄ、２３Ｅ、２３Ｆ）上に位置し、前記行伝導体は、前記基板の第１の面（金属層）上に形成され、前記センサ（９１）は、前記基板の第２の面（金属層）上に形成された制御バスと、前記画像ゾーン（２３）に形成された金属孔（６２）とをさらに含み、前記制御バスは、前記画素列に平行に配向され、前記行アドレス指定ブロック（９２）にリンクされ、前記金属孔（６２）は、各行伝導体（Ｘｉ、ＸＲＡＺｉ）を前記制御バスのうちの１つにリンクする、請求項１８または１９に記載の撮像素子。
  22. 前記列読取ブロック（１３）は、前記正八角形の第１の辺（２３Ａ）の一部上、前記第１の辺（２３Ａ）に隣接する第２の辺（２３Ｂ）上、前記第１の辺（２３Ａ）に対向する第３の辺（２３Ｅ）の一部上および前記第２の辺（２３Ｂ）に対向する第４の辺（２３Ｆ）上に位置し、前記第１の辺（２３Ａ）の前記一部および前記第３の辺（２３Ｅ）の前記一部は、前記画像ゾーン（２３）の前記画素列の各々の読み取りを可能にするために相補性であり、前記行アドレス指定ブロック（１２）は、前記第２の辺（２３Ｂ）に隣接する第５の辺（２３Ｃ）の一部上、前記第３および第５の辺（２３Ｅ、２３Ｃ）に隣接する第６の辺（２３Ｄ）上、前記第５の辺（２３Ｃ）に対向する第７の辺（２３Ｇ）の一部上、ならびに、前記第６の辺（２３Ｄ）に対向する第８の辺（２３Ｈ）上に位置し、前記第５の辺（２３Ｃ）の前記一部および前記第７の辺（２３Ｇ）の前記一部は、前記画像ゾーン（２３）の前記画素行の各々のアドレス指定を可能にするために相補性である、請求項１６、１７または１９に記載の撮像素子。
  23. 前記行アドレス指定ブロック（１２）は、前記画像ゾーン（２３）の内側に位置する、請求項１１〜１８のいずれか一項に記載の撮像素子。
  24. 前記行アドレス指定ブロック（１２）は、最大の画素数を含む前記画素列のうちの１つに隣接する、請求項２３に記載の撮像素子。
  25. 前記行アドレス指定ブロック（１２）は、前記画像ゾーン（２３）の前記周辺に位置し、いくつかの行アドレス指定ブロック（１２）は、前記画素行に平行であり、いくつかの行アドレス指定ブロック（１２）は、前記画素行および前記画素列に対して傾斜しており、前記行伝導体は、前記基板の第１の面（金属層）上に形成され、前記センサ（１１１）は、前記基板の第２の面（金属層）上に形成された制御バスと、前記画像ゾーン（２３）に形成された金属孔（６２）とをさらに含み、前記制御バスは、前記画素列に平行に配向され、前記行アドレス指定ブロック（１２）にリンクされ、前記金属孔（６２）は、各行伝導体（Ｘｉ、ＸＲＡＺｉ）を前記制御バスのうちの１つにリンクする、請求項１２〜１８のいずれか一項に記載の撮像素子。
  26. 各列読取ブロック（１３）は、前記画素行に平行であり、前記行アドレス指定ブロック（１２）は、前記画像ゾーン（２３）の前記周辺に位置し、前記画素行に平行であり、前記行伝導体は、前記基板の第１の面（金属層）上に形成され、前記センサは、前記基板の第２の面（金属層）上に形成された制御バスと、前記画像ゾーン（２３）に形成された金属孔（６２）とをさらに含み、前記制御バスは、前記画素列に平行に配向され、前記行アドレス指定ブロック（１２）にリンクされ、前記金属孔（６２）は、各行伝導体（Ｘｉ、ＸＲＡＺｉ）を前記制御バスのうちの１つにリンクする、請求項１２または１３に記載の撮像素子。
  27. 各列読取ブロック（１３）は、前記画素行に平行であり、前記列読取ブロック（１３）の一部は、前記画素列の第１の終端部に位置し、別の部分は、前記画素列の第２の終端部に位置し、前記２つの部分は、前記画像ゾーン（２３）の前記画素列の各々の読み取りを可能にするために相補性であり、前記行アドレス指定ブロック（１２）は、前記画像ゾーン（２３）の前記周辺に位置し、前記画素列に平行であり、前記行アドレス指定ブロック（１２）の一部は、前記画素行の第１の終端部に位置し、別の部分は、前記画素行の第２の終端部に位置し、前記２つの部分は、前記画像ゾーン（２３）の前記画素行の各々のアドレス指定を可能にするために相補性である、請求項１２または１３に記載の撮像素子。
  28. 前記画像ゾーン（２３）の前記周辺画素は、凸状六角形を実質的に形成し、その第１の辺は、前記画素行に平行であり、両方とも前記第１の辺に隣接する第２および第３の辺は、前記画素列に平行であり、前記第２および前記第３の辺にそれぞれ隣接する第４および第５の辺は、前記画素行および前記画素列に対して傾斜しており、前記第４および前記第５の辺に隣接する第６の辺は、前記画素行に平行である、請求項１２〜１５のいずれか一項に記載の撮像素子。
  29. 前記センサの各画素（２４）は、前記撮像素子によって受信された放射線の関数として電荷を生成する感光要素（Ｄｐ（ｉ，ｊ））を含む、請求項１２〜２８のいずれか一項に記載の撮像素子。
  30. 前記センサ（２１、６１、９１、１１１、１９１、２１１）と光学的に結合され、Ｘ線またはガンマ線放射線を前記感光要素（Ｄｐ（ｉ，ｊ））の感度が高い放射線に変換することを可能にするシンチレータをさらに含む、請求項２９に記載の撮像素子。
  31. 各画素（２４）の前記電荷捕集要素は、電荷を捕集するための電極を含む、請求項１２〜２８のいずれか一項に記載の撮像素子。
  32. 前記センサの前記画素（２４）の電荷を捕集するために前記電極と電気的に結合された光伝導体をさらに含み、前記光伝導体は、電荷へのＸ線またはガンマ線放射線の変換を可能にする、請求項３１に記載の撮像素子。
  33. 前記光伝導体は、例えば、テルル化カドミウム（ＣｄＴｅ）、テルル化物、カドミウムおよび亜鉛を含む化合物（ＣｄｘＴｅｙＺｎｚ）、ヒ化ガリウム（ＡｓＧａ）、ヨウ化水銀（ＨｇＩ２）、酸化鉛（ＰｂＯ）、ヨウ化鉛（ＰｂＩ２）またはセレニウム（Ｓｅ）で作られている、請求項３２に記載の撮像素子。
  34. 各行アドレス指定ブロック（１２）および各列読取ブロック（１３）は、前記行伝導体（Ｘｉ、ＸＲＡＺｉ）と前記列伝導体（Ｙｊ）を外部の回路にリンクすることができる接続パッド（１２１、１３１、９２１、９２２）を含み、前記接続パッドは、１つまたは複数の線状で各ブロック（１２、１３）に位置合わせされる、請求項１２〜３３のいずれか一項に記載の撮像素子。
  35. 各ブロック（１２、１３）の前記接続パッド（１２１、１３１、９２１、９２２）は、前記基板（２２）の縁部と位置合わせされる、請求項３４または１５〜１８のいずれか一項に記載の撮像素子。
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