JP2015504533A - 表示装置、薄膜トランジスター、アレイ基板及びその製造方法 - Google Patents

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Abstract

表示装置、薄膜トランジスター、アレイ基板及びその製造方法を提供する。本発明の製造方法は、ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成するステップＡと、活性層及びゲート絶縁層を順次形成し、ゲート絶縁層にデータライン及び外部回路への接続貫通穴を形成するステップＢと、ゲート電極、ゲートライン及び共通電極ラインのパターンを形成する、又は、ゲート電極、ゲートライン及び共通電極のパターンを形成するステップＣとを含む。

Description

本発明は、表示装置、薄膜トランジスター、アレイ基板及びその製造方法に関する。
薄膜トランジスター液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は、省スペース、低エネルギー消費、輻射が無いなどの特徴を有し、現在フラットパネルディスプレイ市場を牽引している。非晶質シリコン（ａ−Ｓｉ）は、十分に確立された製造技術により低温で大面積に製造できるため、ＴＦＴ−ＬＣＤの活性層材料として利用されている。しかし、非晶質シリコン材料のバンドギャップは僅か１．７Ｖなので、可視光に対しては不透明であり、可視光に対し感光性を持つので、ブラックマトリックスを配して光ラインを遮断する必要がある。そのため、ＴＦＴ−ＬＣＤ製造技術が複雑になり、生産コストが上がり、ディスプレイの信頼性と開口率が下がることになる。
また、液晶ディスプレイサイズの拡大に伴って、駆動回路に必要とされる周波数も高まりつつある。非晶質シリコンの薄膜トランジスターの移動度は、一般的に０．５ｃｍ２／Ｖ・ｓ前後であるが、液晶ディスプレイのサイズが８０インチを超えると、その駆動周波数が１２０Ｈｚ以上になり、薄膜トランジスターの移動度１ｃｍ２／Ｖ・ｓ以上が必要になるので、従来の非晶質シリコンの薄膜トランジスターの移動率はその需要を満たすには不十分である。
酸化物半導体薄膜トランジスターは様々な長所を持っているため、研究者に喜ばれるものとしてここ数年来著しく発展してきた。酸化物半導体は移動度が高く、均一性が良く、透明である、という特徴で、大きいサイズの液晶ディスプレイ及びＯＬＥＤの駆動の需要を満たすことができる。しかし、従来の酸化物半導体薄膜トランジスターは、ボトムゲートタイプを採用する場合、少なくとも４回のパターニング工程が必要であり、更にバリア層（ＥＳＬ）と保護層（ＰＶＸ）などによる保護によって薄膜結晶体性能の安定性を確保しなければならない。それらの技術は複雑で、製造コストも高くなる。
本発明は、表示装置、薄膜トランジスター、アレイ基板及びその製造方法を提供する。本発明にかかるアレイ基板は、３回のパターニング工程によって製造されるので、生産時間を短縮し、生産効率を高め、生産コストを削減することができる。
本発明の一側面におけるアレイ基板の製造方法は、下記のステップを含む。
ステップＡ：ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成する。
ステップＢ：活性層及びゲート絶縁層を順次形成し、更に前記ゲート絶縁層に、データライン及び外部回路への接続貫通穴を形成する。
ステップＣ：ゲート電極、ゲートライン及び共通電極ラインのパターンを形成する。共通電極ラインと画素電極との一部を重ねることによって、ストレージコンデンサ、又は、ゲート電極、ゲートライン及び共通電極のパターンを形成する。その共通電極は画素電極と共に駆動電界を形成する。
例えば、ステップＡにおいて、基板上に一層目の導電性透明薄膜を形成し、パターニング工程によってソース電極、ドレイン電極、データライン及び画素電極のパターンを形成する。
例えば、ステップＢにおいて、活性層及びゲート絶縁層を形成し、更にパターニング工程によってデータライン及び外部回路への接続貫通穴を形成する。
例えば、ステップＣにおいて、二層目の導電性透明薄膜を形成し、更にパターニング工程によってゲート電極、ゲートライン及び共通電極ラインのパターンを形成する、又は、パターニング工程によってゲート電極、ゲートライン及び共通電極のパターンを形成する。
例えば、パターニング工程によって、ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成するステップには、一層目の導電性透明薄膜に一層のフォトレジストを形成すること、グレートーン又は半透明マスクを使ってフォトレジストを露光させ、フォトレジスト未保留領域、フォトレジスト部分保留領域及びフォトレジスト保留領域を形成すること、現像処理を行うことで、フォトレジスト未保留領域内の一層目の導電性透明薄膜は全部エッチングされ、ソース電極、ドレイン電極、及びデータラインのパターンを形成し、アッシングによってフォトレジスト保留領域内のフォトレジストを保留して部分保留領域のフォトレジストを除去すること、更に保留領域内の保留された一層目の導電性透明薄膜をエッチングし、この部分の一層目の導電性透明薄膜をより薄くし、画素電極パターンを形成すること、並びに、残存フォトレジストを除去すること、を含む。
例えば、パターニング工程によって、データライン及び外部回路への接続貫通穴、を形成するステップは、ゲート絶縁層に一層のフォトレジストを形成すること、マスクを使ってフォトレジストを露光させ、フォトレジスト保留領域及びフォトレジスト未保留領域を形成すること、現像処理を行うこと、フォトレジスト未保留領域内のゲート絶縁層及び活性層をエッチングにより除去し、貫通穴パターンを形成すること、並びに、残存フォトレジストを除去すること、を含む。
例えば、パターニング工程によって、ゲート電極、ゲートライン及び共通電極ラインのパターンを形成するステップは、二層目の導電性透明薄膜に一層のフォトレジストを形成すること、マスクを使ってフォトレジストを露光させ、フォトレジスト保留領域及びフォトレジスト未保留領域を形成すること、現像処理を行うこと、フォトレジスト未保留領域内の二層目の導電性透明薄膜をエッチングにより除去し、ゲート電極、ゲートライン及び共通電極ラインのパターンを形成すること、並びに、残存フォトレジストを除去すること、を含む。
また、例えば、パターニング工程によって、ゲート電極、ゲートライン及び共通電極のパターンを形成するステップは、二層目の導電性透明薄膜に一層のフォトレジストを形成すること、マスクを使ってフォトレジストを露光させ、フォトレジスト保留領域及びフォトレジスト未保留領域を形成すること、現像処理を行うこと、フォトレジスト未保留領域内の二層目の導電性透明薄膜をエッチングにより除去し、ゲート電極、ゲートライン及び共通電極のパターンを形成すること、並びに、残存フォトレジストを除去すること、を含む。
例えば、前記共通電極がスリットを含む。
例えば、前記活性層の材料は酸化物である。
また、本発明の他の側面では、薄膜トランジスターを提供する。この薄膜トランジスターは、ソース電極及びドレイン電極として基板に形成される導電性透明薄膜、並びに、ソース電極とドレイン電極との間に形成されたチャネル、並びに、ソース電極及びドレイン電極に形成されて活性層となる酸化物、並びに、活性層の上に順次形成されたゲート絶縁層及びゲート電極、を含み、ゲート電極は導電性透明薄膜である。
本発明のさらに他の側面では、アレイ基板を提供する。このアレイ基板は、基板に形成されたソース電極、ドレイン電極、データライン、及び画素電極、並びに、ソース電極、ドレイン電極、データライン、及び画素電極に形成された活性層、並びに、活性層に形成されたゲート絶縁層、を含む。ソース電極とドレイン電極との間にチャネルが形成され、ドレイン電極と画素電極とは電気的接続し、データラインは、貫通穴を通って外部回路と接続し、画素電極は、画素領域全体を覆う形状を有する。
ゲート絶縁層に、ゲート電極、ゲートライン及び共通電極ラインが形成され、共通電極ラインと画素電極との一部は重ねることによってストレージコンデンサを形成する、又は、ゲート絶縁層にゲート電極、ゲートライン及び共通電極が形成され、共通電極は画素電極と共に駆動電界を形成する。
例えば、前記活性層の材料は酸化物である。
例えば、前記共通電極がスリットを含む。
本発明のさらに他の側面では、前記アレイ基板を含む表示装置を提供する。
本発明の実施例にかかるアレイ基板の製造方法は、トップゲート薄膜トランジスター構造を採用することで、工程の簡素化を実現し、３回のパターニングによってアレイ基板を製造できる。これにより、生産時間を短縮し、生産効率を高め、生産コスト削減を実現できる。
本発明の実施例における、アレイ基板の断面図である。 本発明の実施例における、一層目の導電性薄膜を形成した後の断面図である。 本発明の実施例における１回目のパターニング工程において、グレートーン又はハーフトーンマスクによって露光・現像を行った後の断面図である。 本発明の実施例における、１回目のパターニング工程が完成した後の断面図である。 本発明の実施例における、２回目のパターニング工程が完成した後の断面図である。 本発明の実施例における、二層目の導電性薄膜を形成した後の断面図である。 本発明の他の実施例における、アレイ基板の断面図である。
本発明の実施例の技術的方法をより明確に説明するため、以上に実施例の添付図について簡単に説明した。以上の添付図は本発明の実施例として扱うが、本発明の制限内容ではない。
本発明の目的、技術的方法、及び特徴をより正しく説明するため、本発明の添付図を参考に、本発明の実施例を説明する。もちろん説明に挙げられる実施例は、本発明の実施例の一部に限るもので全部ではない。当業者が創造的な活動をせず、単純に本発明の実施例に基づいて得られたすべてのその他の実施例は、すべて本発明の保護範囲に属するものとする。
本発明の実施例におけるアレイ基板は、複数のゲートライン及びデータラインから構成される。これらのゲートラインとデータラインとが互いに交差することによって画素配列ユニットになる。すべての画素配列ユニットは、スイッチ素子となる薄膜トランジスター、及び液晶の配列をコントロールする画素電極を含む。例えば、各画素の薄膜トランジスターのゲート電極及び対応するゲートラインは、電気的に接続される、又は一体に形成される。ソース電極及び対応するデータラインは、電気的に接続される、又は一体に形成される。ドレイン電極及び対応する画素電極は、電気的に接続される、又は一体に形成される。次に、単独又は複数の画素ユニットについて説明するが、その他の画素ユニットも同様に形成される。
図１は本発明の実施例における、アレイ基板の断面図である。図１に示すように、アレイ基板の構造は次の通りとなる。
ソース電極２１、ドレイン電極２２、データライン（示されていない）及び画素電極３がベース基板１に形成される。ソース電極２１とドレイン電極２２との間はチャネル領域に対応する。ドレイン電極２２と画素電極３とは電気的に接続し、データラインは貫通穴を通って外部回路と接続する。外部電気回路は、例えばアレイ基板を駆動する電気回路である。
活性層４は、ソース電極２１、ドレイン電極２２、データライン及び画素電極３の上に形成される。またゲート絶縁層５は活性層４の上に形成される。ゲート電極６、ゲートライン（示されていない）及び共通電極ライン７はゲート絶縁層５の上に形成される。
酸化物半導体材料は、移動度が高く、均一性が優れ、透明であるため、酸化物半導体材料を活性層として採用した薄膜トランジスターは、特に大きなサイズの液晶ディスプレイ及び有機エレクトロルミネッセンスディスプレイの需要を満たすことができる。そのため、好ましい実施例として、本発明の実施例には、例えば、ＩＧＺＯ、ＩＺＯ、ＺｎＯ、Ｉｎ２Ｏ３などの酸化物半導体材料を、アレイ基板の活性層４の材料として採用する。活性層に酸化物半導体材料を採用することによって、本発明のアレイ基板は、大きなサイズのＴＦＴ−ＬＣＤに良く適用され、また高開口率、高移動性、及び広視野角などの利点がある。例えば、活性層４は一層のみの酸化物からなる単層構造であっても良く、少なくとも２層の酸化物を含む多層構造でも良い。ＩＧＺＯ、ＺｎＯ又はＩＺＯのような非晶質酸化物を用いる活性層は、移動度が高く、特にＩＧＺＯ−ＴＦＴを製造する場合、従来のＬＣＤの生産ラインとの適合性に優れ、コストを低く抑えられる。
アレイ基板上の各層パターンを形成する方法としては、まず、層構造体（例えば金属層又は非金属層）を形成し、次に、マスクキング（ｍａｓｋｉｎｇ）やエッチングなどでパターニング工程を実施することにより実現する。或は、直接スクリーン印刷やプリントなどによる通常のパターニング工程を実施し、層構造体の形成は行わない。当業者は具体的な需要に応じて選択する。
また、トップゲート構造（即ちゲート電極が活性層上にある）を有するアレイ基板の場合、ゲート絶縁層は活性層を保護する役割を持ち、保護層やバリア層を省略することができるので３回のパターニング工程だけでアレイ基板の製造が実現される。このように、アレイ基板製造技術は簡素化され、生産コストが削減されることになる。
本発明の実施例におけるアレイ基板の製造方法は次の通りである。
ステップ１００：ベース基板の上に一層目の導電性薄膜を形成し、１回目のパターニング工程によって、ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成する。
まず、ベース基板１は、必要に応じて洗浄する。ベース基板１はガラス基板や石英基板を使用することができる。次に、マグネトロンスパッタリングや蒸着法又はその他の成膜方法で、基板に例えば、厚さが１５０ｎｍ−２５０ｎｍである一層目の導電性薄膜８（図２を参照）を形成する。一層目の導電性薄膜８は、例えば透明の酸化インジウムスズ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅｓ、ＩＴＯ）薄膜を採用する。酸化インジウムスズ薄膜は透過率が高く、導電性が優れる。最後に１回目のパターニング工程によって、ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成する（図４を参照）。
ステップ２００：ステップ１００が完了したベース基板の上に、活性層及びゲート絶縁層を形成し、２回目のパターニングによってデータラインの外部回路への接続貫通穴を形成する。
まず、プラズマ強化化学気相成長法（ＰＥＣＶＤ）、又はマグネトロンスパッタリング法によって、ステップ１００が完了したベース基板１の上に厚さが例えば４０ｎｍ−６０ｎｍである活性層、及び厚さが例えば３００ｎｍ−５００ｎｍであるゲート絶縁層を順次形成する。活性層材料は、例えば、ＩＧＺＯ、ＺｎＯ、Ｉｎ２Ｏ３、又はＩＺＯなどの酸化物を採用する。ゲート絶縁層材料は、酸化物又は窒化物であり、例えば、ＳｉＯ２、Ａｌ２Ｏ３、又はＡｌＮなどを採用する。それから、２回目のパターニング工程によって貫通穴パターンを形成する（図５を参照）。
ステップ３００：ステップ２００が完了したベース基板の上に、二層目の導電性薄膜を形成し、３回目のパターニングによってゲート電極、ゲートライン及び共通電極ラインのパターンを形成する。
例えば、マグネトロンスパッタリング法や蒸着法又はその他の成膜方法によって、ベース基板１の上に厚さが１５０ｎｍ−２５０ｎｍである二層目の導電性薄膜１０を形成する。二層目の導電性薄膜１０は透明ＩＴＯ薄膜（図６を参照）を採用することが好ましい。これにより、透過率が高く、導電性が優れる。更に３回目のパターニング工程によって、ゲート電極、ゲートライン及び共通電極ラインのパターンを形成する（図１を参照）。また画素電極が共通電極ラインの一部と重なることによって、ストレージコンデンサを形成することができる。
ステップ１００では、１回目のパターニングによって、ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成する。その一つの具体例として、次のステップを含む。
ステップＳ１１：一層目の導電性薄膜８の上にフォトレジスト９を塗る。
ステップＳ１２：デュアルトーンマスク（例えばグレートーン又はハーフトーン）を使ってフォトレジストを露光させることで、フォトレジスト未保留領域、フォトレジスト部分保留領域及びフォトレジスト保留領域を形成するための潜像を形成する。フォトレジスト保留領域は、ソース電極、ドレイン電極及びデータラインのパターンの所在領域に、フォトレジスト部分保留領域は、画素電極のパターンの所在領域に、フォトレジスト未保留領域は、前記パターン以外の部分に、それぞれ対応する。
ステップＳ１３：現像処理を行うと、フォトレジスト未保留領域内のフォトレジストは完全に除去され、フォトレジスト部分保留領域内のフォトレジストは薄くなり、フォトレジスト保留領域内のフォトレジスト厚さは維持される。
現像後のパターンは図３のようになる。そこで、ＷＰはフォトレジスト未保留領域、ＨＰはフォトレジスト部分保留領域、ＮＰはフォトレジスト保留領域となる。
ステップＳ１４：フォトレジスト未保留領域内に露出された一層目の導電性薄膜をエッチングして除去し、ソース電極、ドレイン電極及びデータラインのパターンを形成する。
ステップＳ１５：アッシングによってフォトレジスト部分保留領域内のフォトレジストを除去し、フォトレジスト保留領域内のフォトレジストを保留する。
ステップＳ１６：フォトレジスト部分保留領域内に露出された一層目の導電性薄膜をエッチングして除去し、この部分の一層目の導電性薄膜を薄くする。薄くなった一層目の導電性薄膜は画素電極パターンを形成する。
例えば、一層目の導電性薄膜の厚さが２００ｎｍであるとすると、当該ステップでは、１５０ｎｍをエッチングし、５０ｎｍを残す。即ち得られた画素電極の厚さは５０ｎｍとなる。
ステップＳ１７：残存するフォトレジストを除去する。
ステップ２００において、２回目のパターニング工程によってデータライン及び外部電気回路への接続貫通穴の形成する工程は次のステップを含む。
ステップＳ２１：ゲート絶縁層に、例えば塗布により、一層のフォトレジストを形成する。
ステップＳ２２：例えば、シングルトーンマスクを使ってフォトレジストを露光させ、フォトレジスト保留領域及びフォトレジスト未保留領域を形成するための潜像を形成する。フォトレジスト未保留領域は貫通穴パターンの所在領域に、フォトレジスト保留領域は前記パターン以外の部分にそれぞれ対応する。
ステップＳ２３：現像処理を行い、フォトレジスト未保留領域内のフォトレジストは完全に除去され、フォトレジスト保留領域内のフォトレジストの厚さは維持される。
ステップＳ２４：フォトレジスト未保留領域内のゲート絶縁層及び活性層をエッチングして除去し、貫通穴のパターンを形成する。
ステップＳ２５：残存するフォトレジストを除去する。
ステップ３００において、３回目のパターニング工程によってゲート電極、ゲートライン及び共通電極ラインを形成する工程は、次のステップを含む。
ステップＳ３１：二層目の導電性薄膜に、例えば塗布により、フォトレジストを形成する。
ステップＳ３２：シングルトーンマスクを使ってフォトレジストを露光させ、フォトレジスト保留領域及びフォトレジスト未保留領域を形成するための潜像を形成する。フォトレジスト保留領域はゲート電極、ゲートライン及び共通電極ラインの所在領域に、フォトレジスト保留領域は前記パターン以外の部分に、それぞれ対応する。
ステップＳ３３：現像処理を行い、フォトレジスト未保留領域内のフォトレジストは完全に除去され、フォトレジスト保留領域内のフォトレジスト厚さは維持される。
ステップＳ３４：フォトレジスト未保留領域内の二層目の導電性薄膜をエッチングすると、ゲート電極、ゲートライン及び共通電極ラインのパターンを形成する。
ステップＳ３５：残存するフォトレジストを除去する。
本発明の他の実施例における、薄膜トランジスター、アレイ基板構造及び製造方法は上記実施例に類似しているが、ステップ３００の内容だけ異なる。元々は、ステップ３００には３回目のパターニング工程によってゲート電極、ゲートライン及び共通電極ラインのパターンを形成することになっているが、この実施例には、３回目のパターニング工程によってゲート電極、ゲートライン及び共通電極１１のパターンを形成することに変更する。このように違うマスクを使うことによって、１回のパターニング工程で、ゲート電極、ゲートライン及び共通電極１１のパターンを形成することができる。この共通電極１１は数本のスリットを含む。アレイ基板の構造は次の通りである。アレイ基板のそれぞれ異なる層に画素電極及び共通電極１１が設置され、画素電極と共通電極との間にゲート絶縁層が設置される。共通電極はスリットを含み、画素電極は板状で画素領域全体を覆い、図７に示すようになる。同一平面内のスリット状の共通電極の縁部で発生した電界、及び共通電極層と画素電極層との間で発生した電界、によって多次元電界を形成し、液晶セル内のスリット電極間及び電極上方における、あらゆる向きのすべて液晶分子を回転させる。それによって液晶の作動効率と光透過率を高めることができる。このような構造はＴＦＴ−ＬＣＤ画面品質を高め、高解像度、高透過率、低エネルギー消費、広視野角、高開口率、低色収差、押し（ｐｕｓｈ）むらがない、などの長所がある。
なお、本発明の実施例には、上述したあらゆる種類のアレイ基板のディスプレイ装置を含む。ディスプレイ装置とは液晶表示装置や有機エレクトロルミネッセンス（ＯＬＥＤ）装置などを指す。
例えばディスプレイ装置が液晶表示装置である場合、テレビ、コンピュータモニター、デジカメフォトフレーム、電子ペーパー、携帯電話などに利用することができる。これらの液晶表示装置は、アレイ基板及びその対向基板によって液晶セルを構成し、その液晶セルに液晶材料を充填する。対向基板は例えばカラーフィルム基板である。ＴＦＴアレイ基板のすべての画素ユニットの画素電極は、電界を加えて液晶材料の回転をコントロールすることによって、表示操作を行う。今までの実施例における液晶ディスプレイは、アレイ基板のバックライトを含む。
表示装置が有機エレクトロルミネッセンス装置である場合、アレイ基板のすべての画素ユニットの画素電極を、陽極又は陰極として、有機発光材料を駆動することによって、表示操作を行う。
上記内容をまとめると、本発明の実施例は、３回のパターニング工程によって酸化物薄膜のトランジスター、及び酸化物薄膜トランジスターを含むアレイ基板を形成する。トップゲート構造により製造工程を簡略化し、露光工程やレジストの堆積の削減、コスト低下、ＴＦＴ製造時間の短縮、ＴＦＴ特性の向上、開口率の向上などが実現した。
最後に説明すべきことは、以上の実施例は本発明の技術的方法として説明したものであるが、それに限定されるものではない、本発明の技術的方法に対して修正や変更を行うことができるが、あらゆる修正や変更は本発明の技術範囲内、本発明の特許請求の範囲内で行わなければならないことは、勿論である。
１ ベース基板
３ 画素電極
４ 活性層
５ ゲート絶縁層
６ ゲート電極
７ 共通電極ライン
８ 一層目の導電性薄膜
９ フォトレジスト
１０ 二層目の導電性薄膜
１１ 共通電極
２１ ソース電極
２２ ドレイン電極
ＨＰ フォトレジスト部分保留領域
ＮＰ フォトレジスト保留領域
ＷＰ フォトレジスト未保留領域

Claims (14)

  1. アレイ基板を製造する方法であって、
    ソース電極、ドレイン電極、データライン及び画素電極のパターンを形成するステップＡと、
    活性層及びゲート絶縁層を順次形成し、更に前記ゲート絶縁層にデータライン及び外部回路への接続貫通穴を形成するステップＢと、
    ゲート電極、ゲートライン及び共通電極ラインのパターンを形成するステップＣと、
    を含み、
    前記共通電極ラインと前記画素電極との一部を重ねることによってストレージコンデンサを形成し、又は、前記ゲート電極、前記ゲートライン及び前記共通電極ラインのパターンを形成し、前記共通電極ラインは、画素電極と共に駆動電界を形成することを特徴とするアレイ基板の製造方法。
  2. ステップＡは、基板に一層目の導電性透明薄膜を形成し、１回目のパターニング工程によって前記ソース電極、前記ドレイン電極、前記データライン及び前記画素電極のパターンを形成することを含み、
    ステップＢは、前記活性層及び前記ゲート絶縁層を形成し、更に２回目のパターニング工程によって前記データライン及び前記外部回路への接続貫通穴を形成することを含み、
    ステップＣは、二層目の導電性透明薄膜を形成し、更に３回目のパターニング工程によって前記ゲート電極、前記ゲートライン及び前記共通電極ラインのパターンを形成する、又はパターニング工程によって前記ゲート電極、前記ゲートライン及び前記共通電極のパターンを形成することを含む、
    ことを特徴とする請求項１に記載のアレイ基板の製造方法。
  3. 前記１回目のパターニング工程によって、前記ソース電極、前記ドレイン電極、前記データライン及び前記画像電極のパターンを形成する工程は、
    前記一層目の導電性透明薄膜の上にフォトレジストを形成するステップと、
    デュアルトーンマスクを使って前記フォトレジストを露光させ、フォトレジスト未保留領域、フォトレジスト部分保留領域及びフォトレジスト保留領域を形成するための潜像を形成するステップと、
    現像処理を行うステップと、
    前記フォトレジスト未保留領域域内の前記一層目の導電性透明薄膜をエッチングにより除去し、前記ソース電極、前記ドレイン電極、及び前記データラインのパターンを形成するステップと、
    アッシングによって前記フォトレジスト保留領域内の前記フォトレジストを保留して、前記フォトレジスト部分保留領域内のフォトレジストを除去するステップと、
    更に前記フォトレジスト部分保留領域内の保留された前記一層目の導電性透明薄膜をエッチングし、前記フォトレジスト部分保留領域内の前記一層目の導電性透明薄膜を薄くし、前記画素電極パターンを形成するステップと、
    残存するフォトレジストを除去するステップと、を含むことを特徴とする請求項２に記載のアレイ基板の製造方法。
  4. 前記２回目のパターニング工程によって、前記データライン及び前記外部回路への接続貫通穴を形成する工程は、
    前記ゲート絶縁層にフォトレジストを塗るステップと、
    マスクを使って前記フォトレジストを露光させ、フォトレジスト保留領域及びフォトレジスト未保留領域を形成するための潜像を形成するステップと、
    現像処理を行うステップと、
    前記フォトレジスト未保留領域内の前記ゲート絶縁層と前記活性層をエッチングして除去し、前記貫通穴のパターンを形成するステップと、
    残存フォトレジストを除去するステップと、を含むことを特徴とする請求項２に記載のアレイ基板の製造方法。
  5. 前記３回目のパターニング工程によって前記ゲート電極、前記ゲートライン及び前記共通電極ラインのパターンを形成する工程は、
    前記二層目の導電性透明薄膜の上にフォトレジストを塗るステップと、
    マスクを使って前記フォトレジストを露光させ、前記フォトレジスト保留領域及び前記フォトレジスト未保留領域を形成するための潜像を形成するステップと、
    現像処理を行うステップと、
    前記フォトレジスト未保留領域内の前記二層目の導電性透明薄膜をエッチングにより除去し、前記ゲート電極、前記ゲートライン及び前記共通電極ラインのパターンを形成するステップと、
    残存するフォトレジストを除去するステップと、を含むことを特徴とする請求項２に記載のアレイ基板の製造方法。
  6. 前記３回目のパターニング工程によって前記ゲート電極、前記ゲートライン及び前記共通電極のパターンを形成する工程は、
    前記二層目の導電性透明薄膜の上にフォトレジストを塗るステップと、
    マスクを使って前記フォトレジストを露光させ、前記フォトレジスト保留領域及び前記フォトレジスト未保留領域を形成するための潜像を形成するステップと、
    現像処理を行うステップと、
    前記フォトレジスト未保留領域内の前記二層目の導電性透明薄膜をエッチングにより除去し、前記ゲート電極、前記ゲートライン及び前記共通電極のパターンを形成するステップと、
    残存するフォトレジストを除去するステップと、を含むことを特徴とする請求項２に記載のアレイ基板の製造方法。
  7. 前記共通電極は、スリットを含むことを特徴とする請求項１〜４、６の何れか一項に記載のアレイ基板の製造方法。
  8. 前記活性層の材料として酸化物半導体を使用することを特徴とする請求項１〜７の何れか一項に記載のアレイ基板の製造方法。
  9. ベース基板の上に形成されたソース電極、ドレイン電極、データライン及び画素電極と、
    前記ソース電極、前記ドレイン電極、前記データライン及び前記画素電極の上に形成された活性層と、
    前記活性層の上に形成されたゲート絶縁層と、
    前記ゲート絶縁層の上に形成されたゲート電極、ゲートライン及び共通電極ラインと、を含み、
    前記ソース電極と前記ドレイン電極との間にチャネルが形成され、前記ドレイン電極と前記画素電極は電気的に接続され、前記データラインは貫通穴を通して外部回路へ接続し、
    前記共通電極ラインと前記画素電極との一部を重ねることによってストレージコンデンサを形成し、又は、前記ゲート絶縁層の上に前記ゲート電極、前記ゲートライン及び前記共通電極ラインを形成し、前記共通電極ラインは前記画素電極と共に駆動電界を形成することを特徴とするアレイ基板。
  10. 前記活性層の材料として酸化物を使用することを特徴とする請求項９に記載のアレイ基板。
  11. 前記共通電極が、スリットを含むことを特徴とする請求項９又は１０に記載のアレイ基板。
  12. 前記ソース電極、前記ドレイン電極、前記データライン及び前記画素電極は、同一の導電性透明薄膜によって形成されることを特徴とする請求項９〜１１の何れか一項に記載のアレイ基板。
  13. 請求項９〜１２の何れか一項に記載のアレイ基板を含む表示装置。
  14. 前記表示装置は、液晶表示装置又は有機エレクトロルミネッセンス装置（ＯＬＥＤ）であることを特徴とする請求項１３に記載の表示装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629585B (zh) 2011-11-17 2014-07-23 京东方科技集团股份有限公司 一种显示装置、薄膜晶体管、阵列基板及其制造方法
TWI477867B (zh) 2012-07-16 2015-03-21 E Ink Holdings Inc 畫素結構及其製造方法
CN103018974B (zh) * 2012-11-30 2016-05-25 京东方科技集团股份有限公司 液晶显示装置、多晶硅阵列基板及制作方法
CN103022147A (zh) * 2012-12-07 2013-04-03 京东方科技集团股份有限公司 阵列基板及其制备方法、薄膜晶体管及显示装置
CN103018977B (zh) * 2012-12-14 2016-08-17 京东方科技集团股份有限公司 一种阵列基板及其制造方法
JP6180200B2 (ja) * 2013-06-24 2017-08-16 三菱電機株式会社 アクティブマトリクス基板およびその製造方法
US20150187825A1 (en) * 2013-12-31 2015-07-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of Manufacturing Array Substrate of LCD
CN103928406B (zh) * 2014-04-01 2016-08-17 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板、显示装置
KR102322762B1 (ko) * 2014-09-15 2021-11-08 삼성디스플레이 주식회사 디스플레이 장치
KR102304725B1 (ko) 2014-10-16 2021-09-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치
CN104916649A (zh) * 2015-06-16 2015-09-16 深圳市华星光电技术有限公司 阵列基板及其制造方法
CN105140178B (zh) * 2015-07-24 2018-03-27 深圳市华星光电技术有限公司 有机薄膜晶体管阵列基板及其制作方法
CN105514034B (zh) * 2016-01-13 2018-11-23 深圳市华星光电技术有限公司 Tft基板的制作方法
GB2566673B (en) 2017-07-21 2022-10-26 Flexenable Ltd Thin-Film Transistor (TFT) Architecture for Liquid Crystal Displays
KR102495930B1 (ko) 2017-09-12 2023-02-03 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102513333B1 (ko) 2018-01-31 2023-03-23 삼성디스플레이 주식회사 표시 장치
CN108447888B (zh) * 2018-03-15 2020-12-25 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN109449186B (zh) * 2018-11-02 2021-09-21 京东方科技集团股份有限公司 Oled显示基板母板及其制作方法、和oled显示装置
CN109828395A (zh) * 2019-04-24 2019-05-31 南京中电熊猫平板显示科技有限公司 一种阵列基板及其制造方法
CN112542470A (zh) * 2020-12-04 2021-03-23 Tcl华星光电技术有限公司 一种阵列基板及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1062816A (ja) * 1996-08-26 1998-03-06 Toppan Printing Co Ltd 液晶表示装置用電極板
JPH10253983A (ja) * 1997-03-14 1998-09-25 Toshiba Corp 反射型液晶表示装置および反射電極
JP2008175842A (ja) * 2007-01-16 2008-07-31 Hitachi Displays Ltd 表示装置
JP2008241773A (ja) * 2007-03-26 2008-10-09 Hitachi Displays Ltd 液晶表示装置
JP2013525849A (ja) * 2010-04-26 2013-06-20 北京京東方光電科技有限公司 Ｆｆｓ型ｔｆｔ−ｌｃｄアレイ基板の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
KR100683143B1 (ko) 2000-11-25 2007-02-15 비오이 하이디스 테크놀로지 주식회사 에프에프에스 모드의 다결정질 실리콘 박막 트랜지스터제조방법
KR100930916B1 (ko) * 2003-03-20 2009-12-10 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 그 제조방법
US7166499B2 (en) * 2003-12-17 2007-01-23 Au Optronics Corporation Method of fabricating a thin film transistor for an array panel
JP2007019014A (ja) * 2005-07-06 2007-01-25 Samsung Sdi Co Ltd 平板表示装置及びその製造方法
KR20070068772A (ko) * 2005-12-27 2007-07-02 엘지.필립스 엘시디 주식회사 액정표시장치와 그 제조방법
JP4733005B2 (ja) * 2006-04-20 2011-07-27 エルジー ディスプレイ カンパニー リミテッド 有機半導体物質を利用した液晶表示装置用アレイ基板及びその製造方法
KR100846974B1 (ko) * 2006-06-23 2008-07-17 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법
KR101183361B1 (ko) * 2006-06-29 2012-09-14 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR20080013297A (ko) * 2006-08-08 2008-02-13 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
KR100858822B1 (ko) * 2007-05-11 2008-09-17 삼성에스디아이 주식회사 박막 트랜지스터, 이를 포함한 유기 발광 표시장치 및 유기발광 표시장치의 제조방법
KR101058461B1 (ko) * 2007-10-17 2011-08-24 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법
TWI325083B (en) * 2007-11-30 2010-05-21 Au Optronics Corp Transflective licuid crystal panel and pixel structure thereof
CN101561604B (zh) * 2008-04-17 2011-07-06 北京京东方光电科技有限公司 薄膜晶体管液晶显示器阵列基板结构及制造方法
CN101748362A (zh) * 2008-12-09 2010-06-23 上海广电电子股份有限公司 ZnO基粉末靶及薄膜晶体管有源层的制备方法
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN101894807B (zh) * 2009-05-22 2012-11-21 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
KR101182471B1 (ko) * 2009-11-12 2012-09-12 하이디스 테크놀로지 주식회사 에프에프에스 모드 액정표시장치 및 그 제조방법
US8871590B2 (en) * 2009-12-31 2014-10-28 Lg Display Co., Ltd. Thin film transistor array substrate, liquid crystal display device including the same and fabricating methods thereof
CN102237305B (zh) * 2010-05-06 2013-10-16 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
CN201867561U (zh) * 2010-11-09 2011-06-15 北京京东方光电科技有限公司 阵列基板和液晶显示器
CN102629585B (zh) 2011-11-17 2014-07-23 京东方科技集团股份有限公司 一种显示装置、薄膜晶体管、阵列基板及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1062816A (ja) * 1996-08-26 1998-03-06 Toppan Printing Co Ltd 液晶表示装置用電極板
JPH10253983A (ja) * 1997-03-14 1998-09-25 Toshiba Corp 反射型液晶表示装置および反射電極
JP2008175842A (ja) * 2007-01-16 2008-07-31 Hitachi Displays Ltd 表示装置
JP2008241773A (ja) * 2007-03-26 2008-10-09 Hitachi Displays Ltd 液晶表示装置
JP2013525849A (ja) * 2010-04-26 2013-06-20 北京京東方光電科技有限公司 Ｆｆｓ型ｔｆｔ−ｌｃｄアレイ基板の製造方法

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Publication number Publication date
US20140091331A1 (en) 2014-04-03
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