JP2015233097A - 半導体積層構造およびその製造方法 - Google Patents

半導体積層構造およびその製造方法 Download PDF

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Abstract

【課題】イオン注入法によるｐ型ＧａＮ層の形成に関する新規な技術を提供する。
【解決手段】半導体積層構造は、ｎ型ＧａＮ層と、ｎ型ＧａＮ層上に形成され、Ｍｇがイオン注入されたｐ型ＧａＮ層とを有し、ｎ型ＧａＮ層とｐ型ＧａＮ層とが形成するｐｎ接合に電圧を印加することにより、３．０ｅＶ以上のフォトンエネルギーにピークを有するエレクトロルミネセンス発光を示す。
【選択図】図６

Description

本発明は、半導体積層構造およびその製造方法に関する。
窒化ガリウム（ＧａＮ）は、シリコン（Ｓｉ）やヒ化ガリウム（ＧａＡｓ）等の他の半導体材料と比べ、絶縁破壊電界や飽和ドリフト速度が大きいため、高周波・高出力デバイス等に活用できると期待されている。
この優れた物性をより広い分野で用いるためには、結晶成長後に行う不純物ドーピング技術の開発が重要である。ＧａＮのｎ型不純物ドーピングには、ＳｉやＯが用いられ、イオン注入法を用いて作製された様々なデバイスが報告されている。
一方、ＧａＮのｐ型不純物ドーピングには、Ｍｇ、Ｂｅ、Ｍｇ／Ｐ等を用いることが提案されている（例えば特許文献１、非特許文献１参照）。しかし、実際にイオン注入法によってｐ型ＧａＮ層を形成しようとすると、注入層が高抵抗化してしまう等、良好なｐ型層を形成することはできなかった。
特開２００９−９１１７５号公報
E. V. Kalinina et al., Electrical and optical properties of Mg ion implanted GaN p-n junctions. , HITEN 99.
本発明の一目的は、イオン注入法によるｐ型ＧａＮ層の形成に関する新規な技術を提供することである。
本発明の一観点によれば、
ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に形成され、Ｍｇがイオン注入されたｐ型ＧａＮ層と
を有し、
前記ｎ型ＧａＮ層と前記ｐ型ＧａＮ層とが形成するｐｎ接合に電圧を印加することにより、３．０ｅＶ以上のフォトンエネルギーにピークを有するエレクトロルミネセンス発光を示す半導体積層構造
が提供される。
Ｍｇがイオン注入されたｐ型ＧａＮ層を有し、エレクトロルミネセンス発光を生じさせるような良好なｐｎ接合を有する半導体積層構造が得られる。
図１は、実施形態による半導体積層構造の形成工程を示す概略断面図である。 図２（Ａ）は、実施形態による半導体積層構造の形成工程を示す概略断面図であり、図２（Ｂ）は、実施例におけるＭｇ濃度の深さ方向プロファイルである。 図３（Ａ）は、実施形態による半導体積層構造の形成工程を示す概略断面図であり、図３（Ｂ）および図３（Ｃ）は、それぞれ、実施例によるＭｇイオン注入ＧａＮ層の表面のアニール前およびアニール後のＡＦＭ像である。 図４（Ａ）および図４（Ｂ）は、実施例による半導体積層構造のＰＬ発光スペクトルである。 図５（Ａ）は、実施形態による半導体積層構造の形成工程を示す概略断面図であり、図５（Ｂ）は、実施例による半導体積層構造の電流電圧特性を示すグラフである。 図６（Ａ）および図６（Ｂ）は、それぞれ、実施例による半導体積層構造のＥＬ発光を示す写真およびＥＬ発光スペクトルである。 図７（Ａ）は、第１比較例による半導体積層構造の概略断面図であり、図７（Ｂ）および図７（Ｃ）は、それぞれ、第１比較例によるＭｇイオン注入ＧａＮ層の表面のアニール前およびアニール後のＡＦＭ像である。 図８は、第１比較例による半導体積層構造のＰＬ発光スペクトルである。 図９は、第２比較例による半導体積層構造のＥＬ発光スペクトルである。
本願発明者らは、以下に説明するように、ｎ型窒化ガリウム（ＧａＮ）層と、マグネシウム（Ｍｇ）がイオン注入されたｐ型ＧａＮ層とにより形成されたｐｎ接合を有し、３．０ｅＶ以上のフォトンエネルギーにピークを有するエレクトロルミネセンス（ＥＬ）発光を示すＧａＮ積層構造を、世界で初めて作製することに成功した。
ＧａＮは、約３．４ｅＶのバンドギャップエネルギーを有する。ｎ型ＧａＮ層とｐ型ＧａＮ層とにより良好にｐｎ接合が形成されているとき、電圧を印加してＥＬ発光させると、バンドギャップエネルギーの約３．４ｅＶよりもやや低いフォトンエネルギー、例えば３．０ｅＶ以上のフォトンエネルギーにピークを有する発光が観察されるはずである。このような発光は、例えばドナーアクセプターペア（ＤＡＰ）の再結合によるものである。
上記のようなＥＬ発光が確認されれば、良好なｐ型ＧａＮ層が形成されていることの確認ともなる。Ｍｇのイオン注入によりｐ型ＧａＮ層を形成しようとする試みはこれまでにもなされてきた。しかしながら、本願発明者らが作製するまでは、上記のようなＥＬ発光を示すＧａＮ積層構造を実際に作製できた例はなかった。つまり、Ｍｇイオン注入による良好なｐ型ＧａＮ層を実際に形成できた例はなかった。
本願発明者らは、このようなｐ型ＧａＮ層を形成できた理由の一つは、Ｍｇがイオン注入されるＧａＮ層（Ｍｇイオン注入ＧａＮ層の下地となるＧａＮ層）を、非常に良い結晶性で形成できたことにあるのではないかと考えている。Ｍｇがイオン注入されるＧａＮ層は、成長基板上にエピタキシャル成長された層である。したがって、成長基板として非常に結晶性の良い単結晶ＧａＮ自立基板を用いたことにより、このようなｐ型ＧａＮ層を形成できたのではないかと考えることもできる。
以下、本発明の実施形態による半導体積層構造として、上記のようなＧａＮ積層構造について説明する。実施形態による半導体積層構造の特徴、例えば成長基板の特徴等を、半導体積層構造の形成工程に沿って説明する。併せて、本実施形態の一例である実験（実施例）の結果について説明する。図１、図２（Ａ）、図３（Ａ）、および図５（Ａ）は、実施形態による半導体積層構造の形成工程を示す概略断面図である。
図１を参照する。成長基板として、ＧａＮ基板１を用意する。ＧａＮ基板１は、単結晶ＧａＮの自立基板であり、ハイドライド気相エピタキシー（ＨＶＰＥ）を用いた一手法であるボイド形成剥離（ＶＡＳ）法で形成することができる。ＧａＮ基板１は、例えば、直径２インチの大面積のウエハとして製造される。実施例では、直径２インチのウエハから切り出した１ｃｍ角の領域を、ＧａＮ基板１として用いた。また、実施例では、ｎ型不純物としてシリコン（Ｓｉ）を２×１０１８／ｃｍ３程度含み、電子濃度が２×１０１８／ｃｍ３程度のｎ型導電性を有するＧａＮ基板１を用いた。
ある一枚のＧａＮ基板１について、例えばカソードルミネセンス（ＣＬ）法により、例えば、３ｍｍ角の測定領域中で、１箇所当たり直径５００μｍの大きさの観察領域を走査して、１０箇所程度の測定を行った場合、最小の欠陥密度が例えば３×１０５／ｃｍ２程度であり、最大の欠陥密度が例えば３×１０６／ｃｍ２程度であり、平均的な欠陥密度が例えば１×１０６／ｃｍ２程度であり、最小の欠陥密度に対する最大の欠陥密度の比が例えば高々１０倍程度である。
このように、ＧａＮ基板１は、平均欠陥密度が非常に低く、また、面内での欠陥密度のばらつきが非常に少ない欠陥密度分布を有するという点で、結晶性が非常に良い。なお、ＧａＮ基板１上の測定領域をより広げても（例えば２０ｍｍ角程度の広さとしても）、このような平均欠陥密度の低さ、および、面内での欠陥密度のばらつきの少なさは同程度といえ、測定箇所ごとの欠陥密度は、最大でも例えば３×１０６／ｃｍ２以下といえる。ＧａＮ基板１の平均欠陥密度は、基板ごとに（製造ロットごとに）ある程度ばらつき得るが、例えば５×１０５／ｃｍ２程度〜３×１０６／ｃｍ２程度の範囲内に収まり、典型的には２×１０６／ｃｍ２程度である。
上述のようなＧａＮ基板１、つまり、平均欠陥密度が非常に低いとともに、面内での欠陥密度のばらつきが非常に少ないＧａＮ基板１を用いたことを理由の一つとして、これまで作製することができなかったＧａＮ積層構造を形成できたのではないかと、本願発明者らは考えている。
より具体的には、ＧａＮ基板１として、平均欠陥密度が、例えば、２×１０６／ｃｍ２以下であるものを用いることが好ましく、１×１０６／ｃｍ２以下であるものを用いることがより好ましく、５×１０５／ｃｍ２以下であるものを用いることがさらに好ましいと考えている。また、ＧａＮ基板１として、面内における最小の欠陥密度に対する最大の欠陥密度の比が、例えば、１０倍以下であるものを用いることが好ましく、５倍以下であるものを用いることがより好ましいと考えている。平均欠陥密度が非常に低いとともに、面内での欠陥密度のばらつきが非常に少ないことは、測定される最大の欠陥密度が例えば３×１０６／ｃｍ２以下に抑制されていることによると言うこともできる。
ＧａＮ基板１上に、ＧａＮ層２をエピタキシャル成長させる。ＧａＮ層２の成膜方法として例えば有機金属気相エピタキシー（ＭＯＶＰＥ）を用いることができる。ガリウム（Ｇａ）原料として例えばトリメチルガリウムを用いることができ、窒素（Ｎ）原料として例えばアンモニアを用いることができる。ＧａＮ層２はＧａＮ基板１の結晶性を引き継いで成長するので、ＧａＮ基板１と同程度に平均欠陥密度が低く、欠陥密度のばらつきが少ない良好な結晶性を有するＧａＮ層２を形成することができる。
実施例では、例えば厚さ２０００ｎｍ〜３０００ｎｍ（例えば厚さ２５００ｎｍ）のアンドープのＧａＮ層２を形成した。ただし、実施例のＧａＮ層２は、２次イオン質量分析（ＳＩＭＳ）により、５×１０１５／ｃｍ３程度のＳｉを含んでいることがわかった。Ｇａ原料または反応管に含まれたＳｉが不純物として取り込まれた可能性がある。実施例のＧａＮ層２は、結果的に、ｎ型不純物としてＳｉを５×１０１５／ｃｍ３程度含み、電子濃度が１×１０１５／ｃｍ３程度のｎ型導電性を有するＧａＮ層として形成された。なお、ＧａＮ層２は、必要に応じ、ｎ型不純物を含む原料を成膜時に用いてｎ型不純物を積極的にドープした層として形成することもできる。
図２（Ａ）を参照する。ＧａＮ層２の上層部に、ｐ型不純物としてＭｇイオンを注入して、Ｍｇの注入されたＧａＮ層３を形成する。ＧａＮ層２上に例えば酸化シリコン膜や窒化シリコン膜等の注入保護膜４を形成し、注入保護膜４を介してＭｇイオン注入を行うことができる。注入保護膜４を介したイオン注入により、Ｍｇ濃度のピーク位置をＧａＮ層３の表面に近づけることが容易になる。
実施例では、ＧａＮ層２上に、注入保護膜４として酸化シリコン膜をスパッタ法により厚さ５０ｎｍ堆積させた。注入保護膜４を介し、Ｍｇイオンを注入エネルギー６０ｋｅＶ、ドーズ量１．０×１０１４／ｃｍ２で注入して、Ｍｇの注入されたＧａＮ層３を形成した。注入保護膜４は、その後、フッ酸で除去した。
図２（Ｂ）を参照する。図２（Ｂ）は、実施例におけるＭｇ濃度の深さ方向プロファイルであり、イオン注入のシミュレーションソフトウェアであるＳＲＩＭにより計算されたシミュレーション結果である。厚さ５０ｎｍの注入保護膜（ＳｉＯ２膜）４の表面から深さ８０ｎｍの位置で、つまり、ＧａＮ層３の表面から深さ３０ｎｍの位置で１×１０１９／ｃｍ３程度のピークを有するＭｇ濃度分布が形成されていると見積もられる。
図３（Ａ）を参照する。Ｍｇイオン注入ＧａＮ層３を形成した後、不純物活性化アニールを行う。不純物活性化アニールによりＧａＮ層３がｐ型導電性に反転し、ｎ型導電性を有するｎ型ＧａＮ層２とｐ型導電性を有するｐ型ＧａＮ層３とが形成され、ｐｎ接合が形成されて、実施形態による半導体積層構造（ｎ型ＧａＮ基板１、ｎ型ＧａＮ層２、およびｐ型ＧａＮ層３が積層されたＧａＮ積層構造）が形成される。なお、ＧａＮ基板１とエピタキシャル成長ＧａＮ層２とをまとめて、上述のような良好な結晶性を有しｐ型ＧａＮ層３の下地となるＧａＮ層と捉えることもできる。
不純物活性化アニールを、以下、単にアニールと呼ぶこともある。アニールは、例えば、窒素（Ｎ２）雰囲気において、１１００℃〜１３５０℃の範囲の温度で、一定温度が２０秒〜３０分維持されるような条件で行うことができる。ＧａＮ層３上に例えば窒化シリコン膜等のアニール保護膜５を例えば厚さ４０ｎｍ〜６０ｎｍ形成し、アニール保護膜５が形成された状態でアニールを行うことができる。アニール保護膜５により、アニールの際の高温に起因したＧａＮ層３の表面の荒れを防ぐことができる。
実施例では、ＧａＮ層３上に、アニール保護膜５として窒化シリコン膜をスパッタ法により厚さ５０ｎｍ堆積させた。そして、アニール保護膜５が形成された状態で、Ｎ２雰囲気においてアニールを行った。アニール温度を１２００℃、１２３０℃と変化させた２種の試料を作製した。アニール保護膜５は、その後、フッ酸系溶液で除去した。
図３（Ｂ）および図３（Ｃ）を参照する。図３（Ｂ）および図３（Ｃ）は、それぞれ、実施例によるＭｇイオン注入ＧａＮ層３の表面のアニール前およびアニール後の原子間力顕微鏡（ＡＦＭ）像である。ここで図示された試料のアニール温度は１２３０℃である。ＧａＮ層３の二乗平均表面粗さ（ＲＭＳ）は、アニール前で０．４６３ｎｍであり、アニール後で０．２７４ｎｍであり、ＧａＮ層３は、アニールの前後とも同程度の高い表面平坦性を有していた。なお、アニール後のＲＭＳの方がやや小さく、表面平坦性が良くなっているように見えるのは、アニール前後で正確に同じ場所を測定できなかったことに起因すると考えられる。
図４（Ａ）および図４（Ｂ）を参照する。図４（Ａ）は、実施例による半導体積層構造のフォトルミネセンス（ＰＬ）発光スペクトルであり、図４（Ｂ）は、図４（Ａ）のフォトンエネルギー３．１ｅＶ〜３．６ｅＶの部分を拡大したスペクトルである。図４（Ａ）および図４（Ｂ）のそれぞれにおいて、横軸はフォトンエネルギーをｅＶ単位で示し、縦軸はＰＬ発光強度を任意単位で示す。ＰＬ発光スペクトルは、温度７７Ｋにおいて、波長３２５ｎｍのヘリウム−カドミウム（Ｈｅ−Ｃｄ）レーザーを３ｍＷのパワーで照射して測定した。
曲線Ｃａｉが、イオン注入後でアニール前（ａｓ ｉｍｐｌａｎｔｅｄ）の試料のスペクトルであり、曲線Ｃ１２００が、１２００℃でアニールされた試料のスペクトルであり、曲線Ｃ１２３０が、１２３０℃でアニールされた試料のスペクトルである。１２００℃でアニールされた試料および１２３０℃でアニールされた試料の両方で、３．２８ｅＶ付近にピークを有する発光が観察された。この発光は、エネルギーの値から、ドナーアクセプターペア（ＤＡＰ）再結合による発光であると考えられる。なお、ＭＯＶＰＥでＭｇドープのｐ型ＧａＮ層を成長させた試料についてこれと同様のＰＬ発光スペクトルを確認しており、この発光は、Ｍｇアクセプタ起因の発光であると思われる。
１２３０℃でアニールされた試料では、３．４７ｅＶ付近にピークを有する発光が明瞭に観察された。この発光は、エネルギーの値、またピークの形状から、アクセプタ束縛エキシトン（ＡＢＥ）による発光であると考えられる。アニール温度を１２００℃から１２３０℃に上昇させることにより、イオン注入によって生じた欠陥をより回復させ、結晶性をより向上させることができるといえる。なお、ＤＡＰ−１ＬＯ、ＡＢＥ−１ＬＯと示した発光ピークは、それぞれ、ＤＡＰ再結合による発光、ＡＢＥによる発光のフォノンレプリカによるものと考えられる。
図５（Ａ）を参照する。ｐ型ＧａＮ層３の表面上にｐ側電極６ｐを形成し、ｎ型ＧａＮ基板１の裏面上にｎ側電極６ｎを形成する。ｐ側電極６ｐとｎ側電極６ｎとを形成することで、電圧印加により、実施形態による半導体積層構造の電流電圧特性およびＥＬ発光特性を測定することができる。
実施例では、厚さ２０ｎｍのＰｄ層を真空蒸着法により堆積してｐ側電極６ｐを形成し、厚さ３０ｎｍのＴｉ層と厚さ２００ｎｍのＡｌ層を真空蒸着法により堆積してｎ側電極６ｎを形成した。ｎ側電極６ｎはｎ型ＧａＮ基板１の裏面上の全面に形成した。一方、ｐ側電極６ｐはｐ型ＧａＮ層３の表面上に離散的に複数個形成して、ｐ側電極６ｐごとに電圧印加できる素子構造を形成した。具体的には、直径３ｍｍ、直径１ｍｍ、直径４００μｍ、直径２００μｍ、および直径１００μｍのｐ側電極６ｐを形成した。
図５（Ｂ）を参照する。図５（Ｂ）は、実施例による半導体積層構造の電流電圧特性を示すグラフである。ここで図示された試料のアニール温度は１２３０℃であり、直径４００μｍのｐ側電極６ｐが形成された素子構造部分に対する測定である。横軸は電圧をＶ単位で示し、縦軸は電流をＡ単位で示す。順方向バイアス５Ｖ付近で電流が立ち上がる整流性が観察され、ｐｎ接合ダイオードが形成されていることがわかった。なお、ホール測定も行ったところ、プラスの値を有するホール係数を得ることができた。
図６（Ａ）および図６（Ｂ）を参照する。図６（Ａ）および図６（Ｂ）は、それぞれ、実施例による半導体積層構造のＥＬ発光を示す写真およびＥＬ発光スペクトルである。ここで図示された試料のアニール温度は１２３０℃であり、直径４００μｍのｐ側電極６ｐが形成された素子構造部分に対する測定である。図６（Ｂ）の横軸はフォトンエネルギーをｅＶ単位で示し、縦軸はＥＬ発光強度を任意単位で示す。ＥＬ発光は室温で観察し、ＥＬ発光スペクトルは、微量な光を感度良く測定できるＨｏｒｉｂａ製ＬａｂＲＡＭ ＨＲ−８００で測定した。
順方向バイアス印加により、青緑色のＥＬ発光が観察された。ＥＬ発光スペクトルには、３．１ｅＶ付近のピークと２．４ｅＶ付近のピークとが観察された。３．１ｅＶ付近のピークは、ドナーとＭｇアクセプタとの間の再結合（ＤＡＰ再結合）の発光によるものと考えられ、半値幅（全幅）が０．６ｅＶ以下または０．５ｅＶ以下と見積もられる。２．４ｅＶ付近のピークは、Ｍｇアクセプタと酸素（Ｏ）とに関連する発光によるものと考えられる。これらのピーク波長は、それぞれ、紫外、青緑に対応しているため、発光色は青緑色に観察されたと考えられる。なお、３．３ｅＶ付近で発光強度が急激に低下しているのは、ＧａＮ基板１が光を吸収してしまったためであると考えられる。
以上説明したように、実施例による半導体積層構造は、整流性を持つ電流電圧特性を示すとともに、ＤＡＰ再結合に対応するフォトンエネルギーにピークを有するＥＬ発光を示した。これらのことより、実施例による半導体積層構造はｐｎ接合を有し、Ｍｇイオン注入ＧａＮ層３はｐ型導電性を示していると判断することができる。
次に、比較形態として、第１比較例および第２比較例による半導体積層構造について説明する。
図７（Ａ）は、第１比較例による半導体積層構造の概略断面図である。サファイア（Ａｌ２Ｏ３）基板１１上に、バッファ層１２を介し、アンドープのＧａＮ層１３が厚さ２０００ｎｍ形成されている。ＧａＮ層１３の上層部にＭｇイオンが注入されて、Ｍｇイオン注入ＧａＮ層１４が形成されている。
Ｍｇイオン注入ＧａＮ層１４が形成された第１比較例の半導体積層構造に対し、不純物活性化アニールを行った。アニール温度を１２００℃、１２５０℃と変化させた２種の試料を作製した。
図７（Ｂ）および図７（Ｃ）を参照する。図７（Ｂ）および図７（Ｃ）は、それぞれ、第１比較例によるＭｇイオン注入ＧａＮ層１４の表面のアニール前およびアニール後のＡＦＭ像である。ここで図示された試料のアニール温度は１２５０℃である。ＧａＮ層１４のＲＭＳは、アニール前で１．４１９ｎｍであり、アニール後で２．２８６ｎｍであり、ＧａＮ層１４の表面平坦性は、アニールにより悪化してしまうことがわかった。
図８を参照する。図８は、第１比較例による半導体積層構造のＰＬ発光スペクトルである。測定温度は７７Ｋである。曲線Ｃａｉが、イオン注入後でアニール前（ａｓ ｉｍｐｌａｎｔｅｄ）の試料のスペクトルであり、曲線Ｃ１２００が、１２００℃でアニールされた試料のスペクトルであり、曲線Ｃ１２５０が、１２５０℃でアニールされた試料のスペクトルである。高い方のアニール温度である１２５０℃でアニールされた試料においても、アクセプタ束縛エキシトン（ＡＢＥ）による発光によるピークが観察されなかった。これは、イオン注入による欠陥がアニールによって十分には回復できないことを示している。
このように、第１比較例では、アニールを行っても、Ｍｇイオン注入ＧａＮ層１４の表面平坦性が悪化し、イオン注入による欠陥の回復が行われないことがわかった。なお、アニール後のＭｇイオン注入ＧａＮ層１４はかなり高抵抗な層となっていた。
第１比較例では、異種基板であるサファイア基板１１上にＧａＮ層１３をエピタキシャル成長させている。このため、ＧａＮ層１３の結晶性を良くすることが困難である。例えば、ＧａＮ層１３の欠陥密度は、１×１０８／ｃｍ２以上のオーダーとなってしまう。これに起因して、Ｍｇイオン注入によるｐ型ＧａＮ層の形成が困難となるものと考えられる。
図９は、第２比較例による半導体積層構造のＥＬ発光スペクトルである。このＥＬ発光スペクトルは、E. V. Kalinina et al., Electrical and optical properties of Mg ion implanted GaN p-n junctions. , HITEN 99.（非特許文献１）に記載されているものである。この文献では、異種基板である炭化シリコン（ＳｉＣ）基板上に形成されたＧａＮ層にＭｇイオンを注入することにより、ｐ型ＧａＮ層を形成することが試みられている。
図９のスペクトルはブロードであり、発光色は白色とされている。図９のスペクトルでは、Ｍｇアクセプタ起因の発光によるピークが観察されていない。
第１比較例および第２比較例より、異種基板上に成長させたＧａＮ層にＭｇイオンを注入して良好なｐ型ＧａＮ層を形成することは困難であるといえる。Ｍｇイオン注入による良好なｐ型ＧａＮ層の形成には、Ｍｇイオンが注入されるＧａＮ層を結晶性良く成長させるために、少なくとも、単結晶ＧａＮの自立基板を用いることが好ましい。
上述のように、本願発明者らは、実施例として説明した実験において、非常に良好な結晶性を持つ単結晶ＧａＮ自立基板を用いて、Ｍｇイオン注入ＧａＮ層の下地となるエピタキシャル成長ＧａＮ層を非常に良好な結晶性で成長させることにより、ｎ型ＧａＮ層と、Ｍｇがイオン注入されたｐ型ＧａＮ層とにより形成されたｐｎ接合を有し、ＧａＮのバンドギャップエネルギーである約３．４ｅＶよりもやや低いフォトンエネルギー、例えば３．０ｅＶ以上のフォトンエネルギーにピークを有するＥＬ発光を示すＧａＮ積層構造を作製することができた。
なお、上記実施例では、Ｍｇイオン注入によるｐ型ＧａＮ層の形成を確認するため、発光ダイオードを作製し、ＥＬ発光を観察した。しかし、Ｍｇイオン注入によるｐ型ＧａＮ層の用途は、発光ダイオードに限定されない。例えば、パワートランジスタ等のトランジスタに応用することもできる。
近年、発光ダイオードやパワートランジスタ等の半導体素子は大型化する趨勢があり、例えば０．５ｃｍ角以上や１ｃｍ角以上等の大型の素子を形成できることが望まれている。実施形態で説明したＧａＮ基板１は、面内での欠陥密度のばらつきが少ない。このため、大型（例えば１ｍｍ角以上の大きさ）の素子を形成するのに好適という利点も有する。面内での欠陥密度のばらつきが大きく、欠陥密度の非常に高い領域が存在すると、素子全体としての性能を高めることが難しい。例えば、発光効率が低下したり、逆耐圧が低下したりしてしまう。
以上、実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１ ＧａＮ基板
２ エピタキシャル成長ＧａＮ層、ｎ型ＧａＮ層
３ Ｍｇイオン注入ＧａＮ層、ｐ型ＧａＮ層
４ 注入保護膜
５ アニール保護膜
６ｐ ｐ側電極
６ｎ ｎ側電極

Claims (10)

  1. ｎ型ＧａＮ層と、
    前記ｎ型ＧａＮ層上に形成され、Ｍｇがイオン注入されたｐ型ＧａＮ層と
    を有し、
    前記ｎ型ＧａＮ層と前記ｐ型ＧａＮ層とが形成するｐｎ接合に電圧を印加することにより、３．０ｅＶ以上のフォトンエネルギーにピークを有するエレクトロルミネセンス発光を示す半導体積層構造。
  2. 前記ｎ型ＧａＮ層は、測定される最大の欠陥密度が３×１０６／ｃｍ２以下である請求項１に記載の半導体積層構造。
  3. 前記ｎ型ＧａＮ層は、面内における最小の欠陥密度に対する最大の欠陥密度の比が１０倍以下である請求項１または２に記載の半導体積層構造。
  4. 前記ｎ型ＧａＮ層は、平均欠陥密度が２×１０６／ｃｍ２以下である請求項１〜３のいずれか１項に記載の半導体積層構造。
  5. 測定される最大の欠陥密度が３×１０６／ｃｍ２以下であるＧａＮ層と、
    前記ＧａＮ層上に形成され、Ｍｇがイオン注入されたｐ型ＧａＮ層と
    を有する半導体積層構造。
  6. 前記ｎ型ＧａＮ層は、面内における最小の欠陥密度に対する最大の欠陥密度の比が１０倍以下である請求項５に記載の半導体積層構造。
  7. 前記ｎ型ＧａＮ層は、平均欠陥密度が２×１０６／ｃｍ２以下である請求項５または６に記載の半導体積層構造。
  8. 測定される最大の欠陥密度が３×１０６／ｃｍ２以下であるＧａＮ基板上に、ＧａＮ層をエピタキシャル成長させる工程と、
    前記ＧａＮ層に、Ｍｇイオンを注入する工程と、
    前記Ｍｇイオンを注入する工程の後、アニールを行う工程と
    を有する半導体積層構造の製造方法。
  9. 前記ＧａＮ層は、面内における最小の欠陥密度に対する最大の欠陥密度の比が１０倍以下である請求項８に記載の半導体積層構造の製造方法。
  10. 前記ＧａＮ層は、平均欠陥密度が２×１０６／ｃｍ２以下である請求項８または９に記載の半導体積層構造の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170335A (ja) * 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法
JP2019062139A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置の製造方法
US10636663B2 (en) 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region
US10868124B2 (en) 2017-12-12 2020-12-15 Kabushiki Kaisha Toyota Chuo Kenkyusho Group III nitride semiconductor substrate

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388778B2 (en) * 2016-11-18 2019-08-20 Nexperia B.V. Low resistance and leakage device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657335A (en) * 1993-11-01 1997-08-12 The Regents, University Of California P-type gallium nitride
JP2004128189A (ja) * 2002-10-02 2004-04-22 Sanyo Electric Co Ltd 窒化ガリウム系化合物半導体の製造方法
JP2004356257A (ja) * 2003-05-28 2004-12-16 Toyota Central Res & Dev Lab Inc ｐ型ＩＩＩ族窒化物半導体の製造方法
JP2005340747A (ja) * 2003-11-04 2005-12-08 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法、ｉｉｉ−ｖ族窒化物系半導体デバイス、ｉｉｉ−ｖ族窒化物系半導体基板のロット
JP2009170604A (ja) * 2008-01-15 2009-07-30 Sumitomo Electric Ind Ltd ｐ型窒化ガリウム系半導体領域を形成する方法
JP2010182936A (ja) * 2009-02-06 2010-08-19 Sumitomo Electric Ind Ltd 複合基板、エピタキシャル基板、半導体デバイス及び複合基板の製造方法
JP2014086698A (ja) * 2012-10-26 2014-05-12 Furukawa Electric Co Ltd:The 窒化物半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
US7276779B2 (en) * 2003-11-04 2007-10-02 Hitachi Cable, Ltd. III-V group nitride system semiconductor substrate
JP4340866B2 (ja) * 2003-11-14 2009-10-07 日立電線株式会社 窒化物半導体基板及びその製造方法
US7339255B2 (en) 2004-08-24 2008-03-04 Kabushiki Kaisha Toshiba Semiconductor device having bidirectionally inclined toward <1-100> and <11-20> relative to {0001} crystal planes
JP2009091175A (ja) 2007-10-04 2009-04-30 Sumitomo Electric Ind Ltd ＧａＮエピタキシャル基板、半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法
JP5434111B2 (ja) 2009-02-06 2014-03-05 三菱化学株式会社 自立基板の製造方法
JP2010182950A (ja) 2009-02-06 2010-08-19 Japan Gore Tex Inc 太陽電池モジュール用裏面保護シート
JP2012064926A (ja) 2010-08-17 2012-03-29 Toyobo Co Ltd 太陽電池用易接着性黒色ポリエステルフィルムおよびそれを用いたバックシート
JP2014051423A (ja) 2012-09-10 2014-03-20 Hitachi Metals Ltd Ｉｉｉ族窒化物系半導体結晶、ｉｉｉ族窒化物半導体基板、ｉｉｉ族窒化物半導体自立基板、窒化物半導体デバイス、及び整流ダイオード
JP6082229B2 (ja) 2012-10-30 2017-02-15 住友化学株式会社 窒化物半導体素子およびその製造方法
JP6242678B2 (ja) 2013-12-25 2017-12-06 住友化学株式会社 窒化物半導体素子及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657335A (en) * 1993-11-01 1997-08-12 The Regents, University Of California P-type gallium nitride
JP2004128189A (ja) * 2002-10-02 2004-04-22 Sanyo Electric Co Ltd 窒化ガリウム系化合物半導体の製造方法
JP2004356257A (ja) * 2003-05-28 2004-12-16 Toyota Central Res & Dev Lab Inc ｐ型ＩＩＩ族窒化物半導体の製造方法
JP2005340747A (ja) * 2003-11-04 2005-12-08 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法、ｉｉｉ−ｖ族窒化物系半導体デバイス、ｉｉｉ−ｖ族窒化物系半導体基板のロット
JP2009170604A (ja) * 2008-01-15 2009-07-30 Sumitomo Electric Ind Ltd ｐ型窒化ガリウム系半導体領域を形成する方法
JP2010182936A (ja) * 2009-02-06 2010-08-19 Sumitomo Electric Ind Ltd 複合基板、エピタキシャル基板、半導体デバイス及び複合基板の製造方法
JP2014086698A (ja) * 2012-10-26 2014-05-12 Furukawa Electric Co Ltd:The 窒化物半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170335A (ja) * 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法
US10636663B2 (en) 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region
JP2019062139A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置の製造方法
US10868124B2 (en) 2017-12-12 2020-12-15 Kabushiki Kaisha Toyota Chuo Kenkyusho Group III nitride semiconductor substrate

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