JP2015177167A - アバランシェフォトダイオード - Google Patents

アバランシェフォトダイオード Download PDF

Info

Publication number
JP2015177167A
JP2015177167A JP2014054897A JP2014054897A JP2015177167A JP 2015177167 A JP2015177167 A JP 2015177167A JP 2014054897 A JP2014054897 A JP 2014054897A JP 2014054897 A JP2014054897 A JP 2014054897A JP 2015177167 A JP2015177167 A JP 2015177167A
Authority
JP
Japan
Prior art keywords
layer
electric field
field control
avalanche
light absorption
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014054897A
Other languages
English (en)
Other versions
JP6130318B2 (ja
Inventor
允洋 名田
Masahiro Nada
允洋 名田
好史 村本
Yoshifumi Muramoto
好史 村本
松崎　秀昭
Hideaki Matsuzaki
秀昭 松崎
石橋　忠夫
Tadao Ishibashi
忠夫 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2014054897A priority Critical patent/JP6130318B2/ja
Publication of JP2015177167A publication Critical patent/JP2015177167A/ja
Application granted granted Critical
Publication of JP6130318B2 publication Critical patent/JP6130318B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Light Receiving Elements (AREA)

Abstract

【課題】反転型のアバランシェフォトダイオードの信頼性がより向上できるようにする。
【解決手段】電界緩和層１０７および電界緩和層１０７より上の層は、電界緩和層１０７の下層より内側に配置され、電界緩和層１０７および電界緩和層１０７より上の層は、光吸収層１０３より小さい面積に形成されて光吸収層１０３の形成領域の内側に配置されている。これらは平面視の状態である。また、電界緩和層１０７は、動作時に、アバランシェ層１０５より電界強度が低い状態とされている。
【選択図】 図１

Description

本発明は、アバランシェ現象を利用したアバランシェフォトダイオードに関する。
アバランシェフォトダイオード（ＡＰＤ）は、光吸収で発生したキャリアの数をなだれ増倍機構により増幅することで、ノイズの低い光レシーバとして用いるデバイスである。最近の長波長帯のアバランシェフォトダイオードは、光吸収層となだれアバランシェ層（増倍層）とを分離した、ＳＡＭ（Separeted Absorption and Multiplication）構造が一般的である。
アバランシェフォトダイオードは、様々なセンサの他、光通信用途に幅広く用いられ、今なおより高性能なアバランシェフォトダイオードが、活発に研究開発されている。光通信用途のアバランシェフォトダイオードとしては、光吸収層として、通信波長帯（１．５μｍ帯または１．３μｍ帯）にバンドギャップが存在するＩｎＧａＡｓが、一般的に用いられる。
ところで、アバランシェフォトダイオードの信頼性を確保することは、一般的なＰＩＮ−ＰＤ（Photo Diode）と比較して容易ではない。これは、アバランシェフォトダイオードの動作では、２０−４０Ｖもの高電圧が印加されるためである。
とりわけ、アバランシェフォトダイオードの素子側面（側部）にかかる電界は、表面暗電流の生成の他、表面からの素子劣化を誘発する。このため、アバランシェフォトダイオードの素子設計をするうえで、素子側面の電界を緩和することは最も重要な事項の１つである。特に、アバランシェフォトダイオードを構成する層の中で、光吸収層を構成するＩｎＧａＡｓは、最も小さいバンドギャップを有するため、信頼性上課題になりうる。
これらの問題を解決するため、光通信用のアバランシェフォトダイオードでは、選択拡散やイオン注入および再成長により、導電層を局所的に形成し、電界を素子内部に閉じ込める構造がとられてきた（非特許文献１，非特許文献２，非特許文献３参照）。ただし、これらの構造は、素子の作製プロセスが複雑になり、製造スループットが低下するという問題があった。また、選択拡散による作製方法に関しては、選択ドーピングの拡散フロントの制御を、ウエハ内で均一性良くすることは困難であり、歩留まりの低下を招いていた。
これらの課題を解決するため、選択拡散やイオン注入・再成長のプロセスを必要としない、所謂「反転型アバランシェフォトダイオード」が提案されている（特許文献１，特許文献２，非特許文献４参照）。反転型アバランシェフォトダイオードにおいては、エッチング、蒸着・リフトオフによる簡易な工程の組み合わせで、素子内部に電界を閉じ込めることが可能である。
ところで、特許文献２に示されている反転型アバランシェフォトダイオードの構造は、基板の側から見て、ｐ型コンタクト層、光吸収層、ｐ型電界制御層、アバランシェ層、ｎ型電界制御層の順に積層されている。また、この反転型アバランシェフォトダイオードは、ｎ型電界制御層が、アバランシェ層の外周よりも小さい構成としている。
上述した構成の反転型アバランシェフォトダイオードでは、素子への電圧印加と共にｎ型電界制御層の空乏化が進行するが、アバランシェ層以下の層の外周部上にはｎ型層が存在しないため、信頼性上課題となる光吸収層の側面の電界を緩和するとしている。
特開２０１０−１４７１７７号公報 特開２０１２−０５４４７８号公報
E. Ishimura et al. , "Degradation Mode Analysis on Highly Reliable Guardring-Free Planar InAlAs Avalanche Photodiodes",JOURNAL OF LIGHTWAVE TECHNOLOGY, vol.25, no.12, pp.3683-3639, 2007. Y. Hirota et al. , "Reliable non-Zn-diffused InP/InGaAs avalanche photodiode with buried n-InP layer operated by electron injection mode",ELECTRONICS LETTERS, vol.40,no.21, pp.1378-1388, 2004. I. Watanabe et al. , "A New Planar-Structure InAlGaAs-InAlAs Superlattice Avalanche Photodiode with a Ti--Implanted Guard-Ring", IEEE PHOTONICS TECHNOLOGY LETTERS, vol.8, no.6, pp.827-829, 1996. M. Nada et al. , "Inverted InAlAs/InGaAs Avalanche Photodiode with Low.High.Low Electric Field Profile", Japanese Journal of Applied Physics, vol.51, 02BG03, 2012. Y. Muramoto and T. Ishibashi, "InP/InGaAs pin photodiode structure maximising bandwidth and efficiency", ELECTRONICS LETTERS, vol.39, no.24, pp.1749-1750, 2003.
しかしながら、特許文献２に示されている反転型アバランシェフォトダイオードでは、ｎ型電界制御層によるエッジ電界が、アバランシェ層において著しく発生する。エッジ電界が発生している箇所では、アバランシェ層表面は露出しているため、エッジ電界による強い局所電界により、表面欠陥に起因するアバランシェ層内の故障モードが顕著になる恐れがある。
高性能のアバランシェフォトダイオードでは、ＩｎＡｌＡｓからアバランシェ層を構成している。この場合、特に、高Ａｌ組成材料が表面露出し、更に局所的に電界がかかり続けることになり、エレクトロマイグレーションなどに起因する信頼性の低下が懸念される。
本発明は、以上のような問題点を解消するためになされたものであり、反転型のアバランシェフォトダイオードの信頼性がより向上できるようにすることを目的とする。
本発明に係るアバランシェフォトダイオードは、基板の上に形成された第１導電型のＩＩＩ−Ｖ族化合物半導体からなる第１コンタクト層と、第１コンタクト層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる光吸収層と、光吸収層の上に形成された第１導電型のＩＩＩ−Ｖ族化合物半導体からなる第１電界制御層と、第１電界制御層の上に形成されたアンドープのＩＩＩ−Ｖ族化合物半導体からなるアバランシェ層と、アバランシェ層の上に形成された第２導電型のＩＩＩ−Ｖ族化合物半導体からなる第２電界制御層と、第２電界制御層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる電界緩和層と、電界緩和層の上に形成された第２導電型のＩＩＩ−Ｖ族化合物半導体からなる第２コンタクト層とを備え、電界緩和層は、アバランシェ層より電界強度が低い状態とされ、電界緩和層および電界緩和層より上の層は、電界緩和層の下層より内側に配置され、電界緩和層および電界緩和層より上の層は、光吸収層より小さい面積に形成されて光吸収層の形成領域の内側に配置されている。
上記アバランシェフォトダイオードにおいて、第１電界制御層および第１電界制御層より上の層は、光吸収層より小さい面積に形成され、光吸収層の形成領域の内側に配置されているようにすればよい。
上記アバランシェフォトダイオードにおいて、第１電界制御層，アバランシェ層，およびアバランシェ層側の部分の第２電界制御層は、光吸収層と同形状に形成されているようにしてもよい。この場合、第２電界制御層は、基板に近い側に比較して、基板より離れる側の径が小さくなっている構造としてもよい。また、第２電界制御層は、基板に近い側の光吸収層と同形状の下側第２電界制御層と、下側第２電界制御層の上に形成されて下側第２電界制御層より小さい径の上側第２電界制御層とから構成され、下側電界制御層は、ウエットエッチングによる上側第２電界制御層のパターニングで用いられるエッチング液でエッチングされにくい材料から構成してもよい。
上記アバランシェフォトダイオードにおいて、第２コンタクト層は、電界緩和層より小さい面積に形成され、電界緩和層の形成領域の内側に配置されているようにしてもよい。
以上説明したことにより、本発明によれば、反転型のアバランシェフォトダイオードの信頼性がより向上できるようになるという優れた効果が得られる。
図１は、本発明の実施の形態１におけるアバランシェフォトダイオードの構成を示す構成図である。 図２は、本発明の実施の形態１におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルを示す説明図である。 図３は、本発明の実施の形態２におけるアバランシェフォトダイオードの構成を示す構成図である。 図４は、本発明の実施の形態２におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルを示す説明図である。 図５は、本発明の実施の形態３におけるアバランシェフォトダイオードの構成を示す構成図である。 図６は、本発明の実施の形態３におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルを示す説明図である。 図７は、本発明の実施の形態４におけるアバランシェフォトダイオードの構成を示す構成図である。 図８は、本発明の実施の形態４におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルを示す説明図である。 図９は、本発明の実施の形態５におけるアバランシェフォトダイオードの構成を示す構成図である。 図１０は、本発明の実施の形態５におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルを示す説明図である。 図１１は、本発明の実施の形態６におけるアバランシェフォトダイオードの構成を示す構成図である。 図１２は、本発明の実施の形態６におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルを示す説明図である。 図１３は、本発明の実施の形態７におけるアバランシェフォトダイオードの構成を示す構成図である。
以下、本発明の実施の形態について図を参照して説明する。
［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１におけるアバランシェフォトダイオードの構成を示す構成図である。図１では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板１０１の上に、第１コンタクト層１０２，光吸収層１０３，第１電界制御層１０４，アバランシェ層１０５，第２電界制御層１０６，電界緩和層１０７，および第２コンタクト層１０８が、これらの順に積層されている。
第１コンタクト層１０２は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、 光吸収層１０３は、ＩＩＩ−Ｖ族化合物半導体から構成され、第１電界制御層１０４は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、アバランシェ層１０５は、アンドープのＩＩＩ−Ｖ族化合物半導体から構成され、第２電界制御層１０６は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
また、電界緩和層１０７は、ＩＩＩ−Ｖ族化合物半導体から構成され、第２コンタクト層１０８は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層１０７および電界緩和層１０７より上の層は、電界緩和層１０７の下層より内側に配置され、電界緩和層１０７および電界緩和層１０７より上の層は、光吸収層１０３より小さい面積に形成されて光吸収層１０３の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層１０７は、動作時に、アバランシェ層１０５より電界強度が低い状態とされている。
なお、実施の形態１では、第１電界制御層１０４，アバランシェ層１０５，第２電界制御層１０６，電界緩和層１０７，および第２コンタクト層１０８が、平面視で同一の形状とされている。実施の形態１では、第１電界制御層１０４および第１電界制御層１０４より上の層が、光吸収層１０３より小さい面積に形成されている。
なお、当然ではあるが、光吸収層１０３は、目的とする光の波長に対応するバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成され、他の層は、光吸収層１０３とは、異なるバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成されている。また、第１電界制御層１０４，第２電界制御層１０６のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層１０５のバンドギャップエネルギー以下となっていればよい。なお、第１導電型がｐ型であり、第２導電型がｎ型であればよい。また、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
例えば、基板１０１は、鉄をドープすることで高抵抗とされた半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１コンタクト層１０２は、高濃度に不純物が導入されたｐ型のＩｎＡｌＧａＡｓから構成されていればよい。また、光吸収層１０３は、ＩｎＧａＡｓから構成されていればよい。
また、第１電界制御層１０４は、ｐ型のＩｎＡｌＡｓから構成されていればよい。また、アバランシェ層１０５は、アンドープのＩｎＡｌＡｓから構成されていればよい。また、第２電界制御層１０６は、ｎ型のＩｎＡｌＡｓから構成されていればよい。また、電界緩和層１０７は、アンドープのＩｎＰから構成されていればよい。また、第２コンタクト層１０８は、高濃度に不純物が導入されたｎ型のＩｎＧａＡｓＰから構成されていればよい。
なお、光吸収層１０３，第１電界制御層１０４，アバランシェ層１０５，第２電界制御層１０６，電界緩和層１０７，および第２コンタクト層１０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層１０３は、円柱形状の第１メサに加工され、第１電界制御層１０４，アバランシェ層１０５，第２電界制御層１０６，電界緩和層１０７，および第２コンタクト層１０８は、第１メサより小さい径とした円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサの基板法線方向の中心軸となっていればよい。
また、第２コンタクト層１０８には、リング状の第１電極１１１が接続し、第１コンタクト層１０２には、第２電極１１２が接続している。例えば、第２コンタクト層１０８の側より光が入射する。また、メサの側面（側壁）は、ＳｉＮ、ＳｉＯ2、ＢＣＢ、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜（不図示）で保護されている。なお、図示していないが、第１電極１１１および第２電極１１２には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板１０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層１０２）、アンドープのＩｎＧａＡｓ（光吸収層１０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層１０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層１０５）、ｎ型のＩｎＡｌＡｓ（第２電界制御層１０６）、アンドープのＩｎＰ（電界緩和層１０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層１０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長（ＭＯＶＰＥ）法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極１１２を形成する。例えば、第２電極１１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層１０８）にオーミック接続する第２電極１１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、まず、アンドープのＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＡｌＡｓ、アンドープのＩｎＰの層をパターニングし、平面視で前述した第２メサと同じ形状を形成する。このパターニングにより、第１電界制御層１０４，アバランシェ層１０５，第２電界制御層１０６，電界緩和層１０７，第２コンタクト層１０８を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓの層をパターニングし、前述した第１メサを形成する。このパターニングにより、このパターニングにより、光吸収層１０３が形成される。また、形成した第１メサの周囲には、一部の第１コンタクト層１０２が露出する。
最後に、上記パターニングにより露出した第１コンタクト層１０２の上に、第１電極１１１を形成する。第１電極１１１は、チタン層／白金層／金層の３層構造とする。第１電極１１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極１１１を形成すればよい。
次に、実施の形態１におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図２を用いて説明する。図２において、実線は、図１のＡＡ’線における電界強度プロファイルを示し、点線は、図１のＢＢ’線における電界強度プロファイルを示している。
素子が動作する電圧において、素子中心部は、第１電界制御層１０４，第２電界制御層１０６は空乏化しており、実線で示すように、光吸収層１０３ならびに電界緩和層１０７にも一定の電界が生じている。
これに対し、ＢＢ’線の領域の光吸収層１０３の周辺部（側面）は、第１電界制御層１０４，アバランシェ層１０５，第２電界制御層１０６が存在せず、いかなるバイアス印加条件においてもこの部分に電界は生じない。また、アバランシェ層１０５は、メサ側面を除き、表面が露出しておらず、またアバランシェ層１０５の外径よりも小さいメサも存在しない。このため、アバランシェ層１０５にエッジ電界は生じず、表面露出による劣化の懸念も小さい。これらの結果、光吸収層１０３の周辺部の劣化およびアバランシェ層１０５の劣化に起因した素子故障が抑制できるようになる。
［実施の形態２］
次に、本発明の実施の形態２について図３を用いて説明する。図３は、本発明の実施の形態２におけるアバランシェフォトダイオードの構成を示す構成図である。図３では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板２０１の上に、第１コンタクト層２０２，光吸収層２０３，第１電界制御層２０４，アバランシェ層２０５，第２電界制御層２０６，電界緩和層２０７，および第２コンタクト層２０８が、これらの順に積層されている。
第１コンタクト層２０２は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、 光吸収層２０３は、ＩＩＩ−Ｖ族化合物半導体から構成され、第１電界制御層２０４は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、アバランシェ層２０５は、アンドープのＩＩＩ−Ｖ族化合物半導体から構成され、第２電界制御層２０６は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
また、電界緩和層２０７は、ＩＩＩ−Ｖ族化合物半導体から構成され、第２コンタクト層２０８は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層２０７および電界緩和層２０７より上の層は、電界緩和層２０７の下層より内側に配置され、電界緩和層２０７および電界緩和層２０７より上の層は、光吸収層２０３より小さい面積に形成されて光吸収層２０３の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層２０７は、動作時に、アバランシェ層２０５より電界強度が低い状態とされている。また、第１電界制御層２０４，アバランシェ層２０５，第２電界制御層２０６，電界緩和層２０７，および第２コンタクト層２０８が、平面視で同一の形状とされている。
上述した構成は、前述した実施の形態１と同様である。実施の形態２では、第１電界制御層２０４および第１電界制御層２０４より上の層が、光吸収層２０３より小さい面積に形成されていることに加え、第２コンタクト層２０８が、電界緩和層２０７より小さい面積に形成されている。また、第２コンタクト層２０８は、電界緩和層２０７の形成領域の内側に配置されている。
なお、光吸収層２０３は、目的とする光の波長に対応するバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成され、他の層は、光吸収層２０３とは、異なるバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成されている。また、第１電界制御層２０４，第２電界制御層２０６のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層２０５のバンドギャップエネルギー以下となっていればよい。なお、第１導電型がｐ型であり、第２導電型がｎ型であればよい。また、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
例えば、基板２０１は、鉄をドープすることで高抵抗とされた半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１コンタクト層２０２は、高濃度に不純物が導入されたｐ型のＩｎＡｌＧａＡｓから構成されていればよい。また、光吸収層２０３は、ＩｎＧａＡｓから構成されていればよい。
また、第１電界制御層２０４は、ｐ型のＩｎＡｌＡｓから構成されていればよい。また、アバランシェ層２０５は、アンドープのＩｎＡｌＡｓから構成されていればよい。また、第２電界制御層２０６は、ｎ型のＩｎＡｌＡｓから構成されていればよい。また、電界緩和層２０７は、アンドープのＩｎＰから構成されていればよい。また、第２コンタクト層２０８は、高濃度に不純物が導入されたｎ型のＩｎＧａＡｓＰから構成されていればよい。
なお、光吸収層２０３，第１電界制御層２０４，アバランシェ層２０５，第２電界制御層２０６，電界緩和層２０７，および第２コンタクト層２０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層２０３は、円柱形状の第１メサに加工され、第１電界制御層２０４，アバランシェ層２０５，第２電界制御層２０６，および電界緩和層２０７は、第１メサより小さい径の円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。また、第２コンタクト層２０８は、第２メサより小さい径の円柱形状の第３メサに加工され、平面視で第２メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサおよび第３メサの基板法線方向の中心軸となっていればよい。
また、第２コンタクト層２０８には、リング状の第１電極２１１が接続し、第１コンタクト層２０２には、第２電極２１２が接続している。例えば、第２コンタクト層２０８の側より光が入射する。また、メサの側面（側壁）は、ＳｉＮ、ＳｉＯ2、ＢＣＢ、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜（不図示）で保護されている。なお、図示していないが、第１電極２１１および第２電極２１２には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板２０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層２０２）、アンドープのＩｎＧａＡｓ（光吸収層２０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層２０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層２０５）、ｎ型のＩｎＡｌＡｓ（第２電界制御層２０６）、アンドープのＩｎＰ（電界緩和層２０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層２０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極２１２を形成する。例えば、第２電極２１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層２０８）にオーミック接続する第２電極２１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、まず、ｎ型のＩｎＧａＡｓＰの層をパターニングし、前述した第３メサを形成する。このパターニングにより、第２コンタクト層２０８を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＡｌＡｓ、およびアンドープのＩｎＰをパターニングし、前述した第２メサを形成する。このパターニングにより、第１電界制御層２０４，アバランシェ層２０５，第２電界制御層２０６，電界緩和層２０７を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓの層をパターニングし、平面視で前述した第１メサと同じ形このパターニングにより、光吸収層２０３が形成される。また、形成したメサ部の周囲には、一部の第１コンタクト層２０２が露出する。
最後に、上記パターニングにより露出した第１コンタクト層２０２の上に、第１電極２１１を形成する。第１電極２１１は、チタン層／白金層／金層の３層構造とする。第１電極２１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極２１１を形成すればよい。
次に、実施の形態２におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図４を用いて説明する。図４において、実線は、図３のＡＡ’線における電界強度プロファイルを示し、一点鎖線は、図３のＢＢ’線における電界強度プロファイルを示し、点線は、図３のＣＣ’線における電界強度プロファイルを示している。
前述した実施形態１では、光吸収層の周辺部の電界は完全に緩和できるものの、素子構造に起因するエッジ電界が、光吸収層に加わる懸念があった。実施の形態２によれば、素子が動作する電圧において、ＡＡ’線の部分の素子中心部では、第１電界制御層２０４，第２電界制御層２０６は空乏化しており、実線で示すように、光吸収層２０３ならびに電界緩和層２０７にも一定の電界が生じている。
これに対し、第２メサの周辺部のＢＢ’線の部分では、第２コンタクト層２０８が形成されていないため、図４の一点鎖線で示すように、空乏化していない電界緩和層２０７における電界の増大は起きない。また、光吸収層２０３（第１メサ）の周辺部のＣ−Ｃ’線の部分では、第１電界制御層２０４，アバランシェ層２０５，第２電界制御層２０６が存在しないため、図４の点線で示すように、いかなるバイアス印加条件においても電界は生じない。
上述した構成においては、素子動作電圧における電界強度は、素子中心部のみに非常に強く生じ、第２メサの周辺部（側面）においては第１電界制御層２０４の空乏化が第２電界制御層２０６の空乏化よりも早く完了した場合に限り、光吸収層２０３に弱く生じる。
このように、実施の形態２によれば、素子の動作領域は、第１メサおよび第２メサの外径によらず、第３メサ（第２コンタクト層２０８）の外径によって支配される。また、アバランシェ層２０５は、メサ側面を除いて表面露出していない。また、動作状態での電界強度は、第３メサの外径によって支配されるため、アバランシェ層２０５周辺部（側面）の電界強度は、動作状態での素子中心部の電界強度よりも小さい。また、第３メサに起因する、アバランシェ層２０５に生じるエッジ電界については、電界緩和層２０７の存在により緩和される。
これらの結果、実施の形態２によれば、光吸収層２０３の側部の劣化およびアバランシェ層２０５の劣化に起因した素子故障を抑制できるようになる。更に、実施の形態２によれば、アバランシェ層２０５の側部の劣化に起因する素子故障も抑制する。この結果、実施の形態２によれば、素子の安定性および信頼性を向上させることができるようになる。
［実施の形態３］
次に、本発明の実施の形態３について図５を用いて説明する。図５は、本発明の実施の形態３におけるアバランシェフォトダイオードの構成を示す構成図である。図５では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板３０１の上に、第１コンタクト層３０２，光吸収層３０３，第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６，電界緩和層３０７，および第２コンタクト層３０８が、これらの順に積層されている。
第１コンタクト層３０２は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、 光吸収層３０３は、ＩＩＩ−Ｖ族化合物半導体から構成され、第１電界制御層３０４は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、アバランシェ層３０５は、アンドープのＩＩＩ−Ｖ族化合物半導体から構成され、第２電界制御層３０６は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
また、電界緩和層３０７は、ＩＩＩ−Ｖ族化合物半導体から構成され、第２コンタクト層３０８は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層３０７および電界緩和層３０７より上の層は、電界緩和層３０７の下層より内側に配置され、電界緩和層３０７および電界緩和層３０７より上の層は、光吸収層３０３より小さい面積に形成されて光吸収層３０３の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層３０７は、動作時に、アバランシェ層３０５より電界強度が低い状態とされている。
また、実施の形態３では、光吸収層３０３，第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６が、平面視で同一の形状とされている。実施の形態３では、電界緩和層３０７および電界緩和層３０７より上の層が、光吸収層３０３より小さい面積に形成されている。ここで、実施の形態３では、光吸収層３０３，第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６が、平面視で同一の形状とされているので、これらの積層構造に比較して、電界緩和層３０７および電界緩和層３０７より上の層が、小さい面積に形成されていることになる。
なお、光吸収層３０３は、目的とする光の波長に対応するバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成され、他の層は、光吸収層３０３とは、異なるバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成されている。また、第１電界制御層３０４，第２電界制御層３０６のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層３０５のバンドギャップエネルギー以下となっていればよい。なお、第１導電型がｐ型であり、第２導電型がｎ型であればよい。また、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
例えば、基板３０１は、鉄をドープすることで高抵抗とされた半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１コンタクト層３０２は、高濃度に不純物が導入されたｐ型のＩｎＡｌＧａＡｓから構成されていればよい。また、光吸収層３０３は、ＩｎＧａＡｓから構成されていればよい。
また、第１電界制御層３０４は、ｐ型のＩｎＡｌＡｓから構成されていればよい。また、アバランシェ層３０５は、アンドープのＩｎＡｌＡｓから構成されていればよい。また、第２電界制御層３０６は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。また、電界緩和層３０７は、アンドープのＩｎＰから構成されていればよい。また、第２コンタクト層３０８は、高濃度に不純物が導入されたｎ型のＩｎＧａＡｓＰから構成されていればよい。
実施の形態３では、光吸収層３０３，第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６，電界緩和層３０７，および第２コンタクト層３０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層３０３，第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６は、円柱形状の第１メサに加工され，電界緩和層３０７および第２コンタクト層３０８は、第１メサより小さい径の円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサの基板法線方向の中心軸となっていればよい。
また、第２コンタクト層３０８には、リング状の第１電極３１１が接続し、第１コンタクト層３０２には、第２電極３１２が接続している。例えば、第２コンタクト層３０８の側より光が入射する。また、メサの側面（側壁）は、ＳｉＮ、ＳｉＯ2、ＢＣＢ、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜（不図示）で保護されている。なお、図示していないが、第１電極３１１および第２電極３１２には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板３０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層３０２）、アンドープのＩｎＧａＡｓ（光吸収層３０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層３０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層３０５）、ｎ型のＩｎＧａＡｓＰ（第２電界制御層３０６）、アンドープのＩｎＰ（電界緩和層３０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層３０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長（ＭＯＶＰＥ）法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極３１２を形成する。例えば、第２電極３１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層３０８）にオーミック接続する第２電極３１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＰ、およびｎ型のＩｎＧａＡｓＰの層をパターニングし、前述した第２メサを形成する。このパターニングにより、電界緩和層３０７，第２コンタクト層３０８を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＧａＡｓＰの層をパターニングし、平面視で前述した第１メサと同じ形状を形成する。このパターニングにより、光吸収層３０３、第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６が形成される。また、形成した第１メサの周囲には、一部の第１コンタクト層３０２が露出する。
最後に、上記パターニングにより露出した第１コンタクト層３０２の上に、第１電極３１１を形成する。第１電極３１１は、チタン層／白金層／金層の３層構造とする。第１電極３１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極３１１を形成すればよい。
ところで、実施の形態３では、第２電界制御層３０６を、化学的により安定なＩｎＧａＡｓＰから構成している。これは、第２電界制御層３０６は、上面の周辺部が、電界緩和層３０７より外側に配置され、露出するためである。ＩｎＧａＡｓＰは、ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓなどのＡｌを含む化合物半導体に比較して、一般的に酸化しにくい。このため、表面に露出するような場合に、エレクトロマイグレーションなどによる欠陥の成長に伴う素子の摩耗故障が起きにくい。このため、実施の形態３における素子構造では、第２電界制御層３０６がＩｎＧａＡｓＰから構成されていると、ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓなどの場合と比較して、よりよいものとなる。なお、第２電界制御層３０６は、ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓから構成してもよいことは言うまでもない。
次に、実施の形態３におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図６を用いて説明する。図６において、実線は、図５のＡＡ’線における電界強度プロファイルを示し、点線は、図５のＢＢ’線における電界強度プロファイルを示している。
実施の形態３によれば、光吸収層３０３上には、光吸収層３０３と同じ外径とされた第１電界制御層３０４，アバランシェ層３０５，第２電界制御層３０６が存在し、光吸収層３０３上には直接的なエッジ部分が存在しない。このため、光吸収層３０３へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、ＡＡ’線の部分の素子中心部では、第１電界制御層３０４，第２電界制御層３０６は空乏化しており、実線で示すように、光吸収層３０３ならびに電界緩和層３０７にも一定の電界が生じている。
これに対し、第１メサの周辺部のＢＢ’線の部分（第２メサの外側）では、図６の点線で示すように、第１電界制御層３０４，第２電界制御層３０６の空乏化が完了した時点で、光吸収層３０３の電界の増大は停止する。結果として、実施の形態３の構造においては、動作状態で光吸収層３０３の周辺部には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層３０３の周辺部は、第１電界制御層３０４，第２電界制御層３０６の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第２電界制御層３０６が先に空乏化するよう設計した場合、光吸収層３０３の周辺部（側面）の電界強度はほぼ０に近い状態となる。
アバランシェ層３０５の動作状態の電界強度は、実線で示すように、第２メサ（電界緩和層３０７）の直下が最も高く、点線で示すように、第１メサ周辺部の電界強度は緩和されている。アバランシェ層３０５に一定のエッジ電界は生じるものの、アバランシェ層３０５は、側面を除き表面露出していない。このため、アバランシェ層３０５の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
以上に説明したように、実施の形態３によれば、光吸収層３０３周辺部の劣化に起因した素子故障を抑制できるとともに、光吸収層３０３に加わるエッジ電界をより低減でき、更にアバランシェ層３０５の周辺部および表面の劣化に起因する素子故障も抑制できる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
［実施の形態４］
次に、本発明の実施の形態４について図７を用いて説明する。図７は、本発明の実施の形態４におけるアバランシェフォトダイオードの構成を示す構成図である。図７では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板４０１の上に、第１コンタクト層４０２，光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６，電界緩和層４０７，および第２コンタクト層４０８が、これらの順に積層されている。
第１コンタクト層４０２は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、 光吸収層４０３は、ＩＩＩ−Ｖ族化合物半導体から構成され、第１電界制御層４０４は、第１導電型のＩＩＩ−Ｖ族化合物半導体から構成され、アバランシェ層４０５は、アンドープのＩＩＩ−Ｖ族化合物半導体から構成され、第２電界制御層４０６は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
また、電界緩和層４０７は、ＩＩＩ−Ｖ族化合物半導体から構成され、第２コンタクト層４０８は、第２導電型のＩＩＩ−Ｖ族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層４０７および電界緩和層４０７より上の層は、電界緩和層４０７の下層より内側に配置され、電界緩和層４０７および電界緩和層４０７より上の層は、光吸収層４０３より小さい面積に形成されて光吸収層４０３の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層４０７は、動作時に、アバランシェ層４０５より電界強度が低い状態とされている。
また、実施の形態４では、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６が、平面視で同一の形状とされている。実施の形態４では、電界緩和層４０７および電界緩和層４０７より上の層が、光吸収層４０３より小さい面積に形成されている。ここで、実施の形態４では、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６が、平面視で同一の形状とされているので、これらの積層構造に比較して、電界緩和層４０７および電界緩和層４０７より上の層が、小さい面積に形成されていることになる。
上述した構成は、前述した実施の形態３と同様である。実施の形態４では、第１電界制御層４０４および第１電界制御層４０４より上の層が、光吸収層４０３より小さい面積に形成されていることに加え、第２コンタクト層４０８が、電界緩和層４０７より小さい面積に形成されている。また、第２コンタクト層４０８は、電界緩和層４０７の形成領域の内側に配置されている。
なお、光吸収層４０３は、目的とする光の波長に対応するバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成され、他の層は、光吸収層４０３とは、異なるバンドギャップエネルギーのＩＩＩ−Ｖ族化合物半導体から構成されている。また、第１電界制御層４０４，第２電界制御層４０６のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層４０５のバンドギャップエネルギー以下となっていればよい。なお、第１導電型がｐ型であり、第２導電型がｎ型であればよい。また、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
例えば、基板４０１は、鉄をドープすることで高抵抗とされた半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１コンタクト層４０２は、高濃度に不純物が導入されたｐ型のＩｎＡｌＧａＡｓから構成されていればよい。また、光吸収層４０３は、ＩｎＧａＡｓから構成されていればよい。
また、第１電界制御層４０４は、ｐ型のＩｎＡｌＡｓから構成されていればよい。また、アバランシェ層４０５は、アンドープのＩｎＡｌＡｓから構成されていればよい。また、第２電界制御層４０６は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。また、電界緩和層４０７は、アンドープのＩｎＰから構成されていればよい。また、第２コンタクト層４０８は、高濃度に不純物が導入されたｎ型のＩｎＧａＡｓＰから構成されていればよい。
実施の形態４では、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６，電界緩和層４０７，および第２コンタクト層４０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６は、円柱形状の第１メサに加工され，電界緩和層４０７は、第１メサより小さい径の円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。また、第２コンタクト層４０８は、第２メサより小さい径の円柱形状の第３メサに加工され、平面視で第２メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサおよび第３メサの基板法線方向の中心軸となっていればよい。
また、第２コンタクト層４０８には、リング状の第１電極４１１が接続し、第１コンタクト層４０２には、第２電極４１２が接続している。例えば、第２コンタクト層４０８の側より光が入射する。また、メサの側面（側壁）は、ＳｉＮ、ＳｉＯ2、ＢＣＢ、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜（不図示）で保護されている。なお、図示していないが、第１電極４１１および第２電極４１２には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板４０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層４０２）、アンドープのＩｎＧａＡｓ（光吸収層４０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層４０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層４０５）、ｎ型のＩｎＧａＡｓＰ（第２電界制御層４０６）、アンドープのＩｎＰ（電界緩和層４０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層４０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極４１２を形成する。例えば、第２電極４１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層４０８）にオーミック接続する第２電極４１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、ｎ型のＩｎＧａＡｓＰの層をパターニングし、前述した第３メサを形成する。このパターニングにより、第２コンタクト層４０８が形成される。次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＰの層をパターニングし、前述した第２メサを形成する。このパターニングにより、電界緩和層４０７を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＧａＡｓＰをパターニングし、平面視で前述した第１メサと同じ形状を形成する。このパターニングにより、第１メサの光吸収層４０３、第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６が形成される。また、形成したメサ部の周囲には、一部の第１コンタクト層４０２が露出する。
最後に、上記パターニングにより露出した第１コンタクト層４０２の上に、第１電極４１１を形成する。第１電極４１１は、チタン層／白金層／金層の３層構造とする。第１電極４１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極４１１を形成すればよい。
ところで、実施の形態４でも、前述した実施の形態３と同様に、第２電界制御層４０６を、化学的により安定なＩｎＧａＡｓＰから構成している。なお、第２電界制御層４０６は、ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓから構成してもよいことは言うまでもない。
次に、実施の形態４におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図８を用いて説明する。図８において、実線は、図７のＡＡ’線における電界強度プロファイルを示し、点線は、図７のＢＢ’線における電界強度プロファイルを示し、一点鎖線は、図７のＣＣ’線における電界強度プロファイルを示している。
実施の形態４によれば、前述した実施の形態３と同様に、光吸収層４０３上には、光吸収層４０３と同じ外径とされた第１電界制御層４０４，アバランシェ層４０５，第２電界制御層４０６が存在し、光吸収層４０３上には直接的なエッジ部分が存在しない。このため、光吸収層４０３へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、ＡＡ’線の部分の素子中心部では、第１電界制御層４０４，第２電界制御層４０６は空乏化しており、実線で示すように、光吸収層４０３ならびに電界緩和層４０７にも一定の電界が生じている。
これに対し、第１メサの周辺部のＢＢ’線の部分（第２メサの外側）では、図８の点線で示すように、第１電界制御層４０４，第２電界制御層４０６の空乏化が完了した時点で、光吸収層４０３の電界の増大は停止する。結果として、実施の形態４の構造においては、動作状態で光吸収層４０３の周辺部（側面）には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層４０３の周辺部は、第１電界制御層４０４，第２電界制御層４０６の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第２電界制御層４０６が先に空乏化するよう設計した場合、光吸収層４０３の周辺部の電界強度はほぼ０に近い状態となる。
アバランシェ層４０５の動作状態の電界強度は、実線で示すように、第２メサ（電界緩和層４０７）の直下が最も高く、点線で示すように、第１メサ周辺部の電界強度は緩和されている。アバランシェ層４０５に一定のエッジ電界は生じるものの、アバランシェ層４０５は、側面を除き表面露出していない。このため、アバランシェ層４０５の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
加えて、実施の形態４では、第２メサ（電界緩和層４０７）の周辺部のＢＢ’線での部分では、第２コンタクト層４０８が形成されていないため、電界の増加は起きない。このように、実施の形態４では、実施の形態３と異なり、第２メサ周辺部の電界も緩和されているため、アバランシェ層４０５に生じるエッジ電界は十分に緩和されている。
以上に説明したように、実施の形態４によれば、光吸収層４０３周辺部の劣化に起因した素子故障を抑制でき、光吸収層４０３に加わるエッジ電界を更に低減でき、また、アバランシェ層４０５の周辺部および表面の劣化に起因する素子故障も抑制できる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
［実施の形態５］
次に、本発明の実施の形態５について図９を用いて説明する。図９は、本発明の実施の形態５におけるアバランシェフォトダイオードの構成を示す構成図である。図９では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板４０１の上に、第１コンタクト層４０２，光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層５０６，電界緩和層４０７，および第２コンタクト層４０８が、これらの順に積層されている。
上述した各層の構成は、第２電界制御層５０６以外は、前述した実施の形態４と同様である。実施の形態５では、第２電界制御層５０６が、基板４０１より離れるに従って、平面視の径が小さくなっている。実施の形態５では、第２電界制御層５０６が、アバランシェ層４０５側の部分は、光吸収層４０３と同形状に形成され、基板４０１（アバランシェ層４０５）より離れるに従って、平面視の径が徐々に小さくなっている。なお、第２電界制御層５０６のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層４０５のバンドギャップエネルギー以下となっていればよい。例えば、第２電界制御層５０６は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。
実施の形態５では、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層５０６，電界緩和層４０７，および第２コンタクト層４０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層５０６は、円柱形状の第１メサに加工され，電界緩和層４０７は、第１メサより小さい径の円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。また、第２コンタクト層４０８は、第２メサより小さい径の円柱形状の第３メサに加工され、平面視で第２メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサおよび第３メサの基板法線方向の中心軸となっていればよい。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板４０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層４０２）、アンドープのＩｎＧａＡｓ（光吸収層４０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層４０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層４０５）、ｎ型のＩｎＧａＡｓＰ（第２電界制御層５０６）、アンドープのＩｎＰ（電界緩和層４０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層４０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極４１２を形成する。例えば、第２電極４１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層４０８）にオーミック接続する第２電極４１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、ｎ型のＩｎＧａＡｓＰの層をパターニングし、前述した第３メサを形成する。このパターニングにより、第２コンタクト層４０８が形成される。次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＰの層をパターニングし、前述した第２メサを形成する。このパターニングにより、電界緩和層４０７を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＧａＡｓＰをパターニングし、平面視で前述した第１メサと同じ形状を形成する。このパターニングにより、第１メサの光吸収層４０３、第１電界制御層４０４，アバランシェ層４０５，第２電界制御層５０６が形成される。また、形成したメサ部の周囲には、一部の第１コンタクト層４０２が露出する。
ここで、実施の形態５では、上述したエッチングにおいて用いるｎ型のＩｎＧａＡｓＰ層上に形成するレジストマスクパターンの密着性を意図的に低下させておく。レジストマスクパターンは、ｎ型のＩｎＧａＡｓＰ層の上に接して形成され、これらの間の密着性を低下させておく。このことにより、レジストパターンの周縁部の下層との界面に、エッチング液が浸入する状態となる。このため、エッチング時間などを制御することにより、ｎ型のＩｎＧａＡｓＰ層の側面のエッチング形状を制御することが可能となり、前述したように、上方に行くほど平面視の径が徐々に小さくなる、断面がテーパー形状の第２電界制御層５０６が形成できる。
最後に、上記パターニングにより露出した第１コンタクト層４０２の上に、第１電極４１１を形成する。第１電極４１１は、チタン層／白金層／金層の３層構造とする。第１電極４１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極４１１を形成すればよい。
ところで、実施の形態５でも、前述した実施の形態３と同様に、第２電界制御層５０６を、化学的により安定なＩｎＧａＡｓＰから構成している。なお、第２電界制御層５０６は、ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓから構成してもよいことは言うまでもない。
次に、実施の形態５におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図１０を用いて説明する。図１０において、実線は、図９のＡＡ’線における電界強度プロファイルを示し、一点鎖線は、図９のＢＢ’線における電界強度プロファイルを示し、点線は、図９のＣＣ’線における電界強度プロファイルを示している。
実施の形態５によれば、前述した実施の形態３と同様に、光吸収層４０３上には、光吸収層４０３と同じ外径とされた第１電界制御層４０４，アバランシェ層４０５，第２電界制御層５０６が存在し、光吸収層４０３上には直接的なエッジ部分が存在しない。このため、光吸収層４０３へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、ＡＡ’線の部分の素子中心部では、第１電界制御層４０４，第２電界制御層５０６は空乏化しており、実線で示すように、光吸収層４０３ならびに電界緩和層４０７にも一定の電界が生じている。
これに対し、第１メサの周辺部のＢＢ’線の部分（第２メサの外側）では、図８の点線で示すように、第１電界制御層４０４，第２電界制御層５０６の空乏化が完了した時点で、光吸収層４０３の電界の増大は停止する。結果として、実施の形態５の構造においては、動作状態で光吸収層４０３の周辺部には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層４０３の周辺部は、第１電界制御層４０４，第２電界制御層５０６の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第２電界制御層５０６が先に空乏化するよう設計した場合、光吸収層４０３の周辺部の電界強度はほぼ０に近い状態となる。
アバランシェ層４０５の動作状態の電界強度は、実線で示すように、第２メサ（電界緩和層４０７）の直下が最も高く、点線で示すように、第１メサ周辺部の電界強度は緩和されている。アバランシェ層４０５に一定のエッジ電界は生じるものの、アバランシェ層４０５は、側面を除き表面露出していない。このため、アバランシェ層４０５の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
また、実施の形態５でも、第２メサ（電界緩和層４０７）の周辺部のＢＢ’線での部分では、第２コンタクト層４０８が形成されていないため、電界の増加は起きない。このように、実施の形態５では、実施の形態３と異なり、第２メサ周辺部の電界も緩和されているため、アバランシェ層４０５に生じるエッジ電界は十分に緩和されている。
また、実施の形態５では、側面をテーパー形状とした第２電界制御層５０６を備えている。このテーパー部（ＣＣ’線部）における第２電界制御層５０６は、これより内側の領域（ＢＢ’線部）の第２電界制御層５０６より薄くなる。このため、電圧印加時において、テーパー部の第２電界制御層５０６の空乏化が先に完了する。光吸収層４０３の側部電界強度の上昇は、先述のとおり、第２電界制御層５０６の空乏化が完了した時点で停止する。従って、テーパー部（ＣＣ’線部）の光吸収層４０３の電界強度は、第１メサ側部（ＢＢ’線部）の電界強度よりも低く保たれる。
以上に説明したように、実施の形態５によれば、光吸収層４０３周辺部の劣化に起因した素子故障を抑制でき、光吸収層４０３に加わるエッジ電界を更に低減でき、また、アバランシェ層４０５の周辺部および表面の劣化に起因する素子故障も抑制できる。特に、光吸収層４０３の周辺部の劣化に起因した素子故障が、前述した実施の形態４に比較して更に抑制できるようになる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
［実施の形態６］
次に、本発明の実施の形態６について図１１を用いて説明する。図１１は、本発明の実施の形態６におけるアバランシェフォトダイオードの構成を示す構成図である。図１１では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板４０１の上に、第１コンタクト層４０２，光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層６０６，電界緩和層４０７，および第２コンタクト層４０８が、これらの順に積層されている。
上述した各層の構成は、第２電界制御層６０６以外は、前述した実施の形態４，５と同様である。実施の形態６では、第２電界制御層６０６が、アバランシェ層４０５側の部分は、光吸収層４０３と同形状に形成され、基板４０１（光吸収層４０３）より離れるに従って、平面視の径が小さくなっている。実施の形態６では、第２電界制御層６０６が、基板４０１に近い側の光吸収層４０３と同形状の下側第２電界制御層６０６ａと、下側第２電界制御層６０６ａの上に形成されて下側第２電界制御層６０６ａより小さい径の上側第２電界制御層６０６ｂとから構成されている。
なお、第２電界制御層６０６（下側第２電界制御層６０６ａ，上側第２電界制御層６０６ｂ）のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層４０５のバンドギャップエネルギー以下となっていればよい。例えば、下側第２電界制御層６０６ａは、ｎ型のＩｎＡｌＡｓから構成されていればよい。また、上側第２電界制御層６０６ｂは、ｎ型のＩｎＰから構成されていればよい。
実施の形態６では、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層６０６，電界緩和層４０７，および第２コンタクト層４０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層６０６は、円柱形状の第１メサに加工され，電界緩和層４０７は、第１メサより小さい径の円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。また、第２コンタクト層４０８は、第２メサより小さい径の円柱形状の第３メサに加工され、平面視で第２メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサおよび第３メサの基板法線方向の中心軸となっていればよい。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板４０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層４０２）、アンドープのＩｎＧａＡｓ（光吸収層４０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層４０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層４０５）、ｎ型のＩｎＡｌＡｓ（下側第２電界制御層６０６ａ）、ｎ型のＩｎＰ（上側第２電界制御層６０６ｂ）、アンドープのＩｎＰ（電界緩和層４０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層４０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極４１２を形成する。例えば、第２電極４１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層４０８）にオーミック接続する第２電極４１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、ｎ型のＩｎＧａＡｓＰの層をパターニングし、前述した第３メサを形成する。このパターニングにより、第２コンタクト層４０８が形成される。次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＰの層をパターニングし、前述した第２メサを形成する。このパターニングにより、電界緩和層４０７を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）によりｎ型のＩｎＰの層をパターニングし、上側第２電界制御層６０６ｂを形成する。上側第２電界制御層６０６ｂは、第２メサより大きく、第３メサより小さな径とする。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＡｌＡｓをパターニングし、平面視で前述した第１メサと同じ形状を形成する。このパターニングにより、第１メサの光吸収層４０３、第１電界制御層４０４，アバランシェ層４０５，下側第２電界制御層６０６ａが形成される。また、形成したメサ部の周囲には、一部の第１コンタクト層４０２が露出する。
ここで、上述した製造プロセスによれば、下側第２電界制御層６０６ａの上には、第３メサより小さな径の上側第２電界制御層６０６ｂが形成される。このため、下側第２電界制御層６０６ａおよび上側第２電界制御層６０６ｂから構成される第２電界制御層６０６は、基板４０１より離れるに従って、平面視の径が小さい形状となる。
最後に、上記パターニングにより露出した第１コンタクト層４０２の上に、第１電極４１１を形成する。第１電極４１１は、チタン層／白金層／金層の３層構造とする。第１電極４１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極４１１を形成すればよい。
次に、実施の形態６におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図１２を用いて説明する。図１２において、実線は、図１１のＡＡ’線における電界強度プロファイルを示し、一点鎖線は、図１１のＢＢ’線における電界強度プロファイルを示し、点線は、図１１のＣＣ’線における電界強度プロファイルを示している。
実施の形態６によれば、前述した実施の形態３と同様に、光吸収層４０３上には、光吸収層４０３と同じ外径とされた第１電界制御層４０４，アバランシェ層４０５，第２電界制御層６０６が存在し、光吸収層４０３上には直接的なエッジ部分が存在しない。このため、光吸収層４０３へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、ＡＡ’線における部分の素子中心部では、第１電界制御層４０４，第２電界制御層６０６は空乏化しており、実線で示すように、光吸収層４０３ならびに電界緩和層４０７にも一定の電界が生じている。
これに対し、第１メサの周辺部のＢＢ’線の部分（第２メサの外側）では、図１２の点線で示すように、第１電界制御層４０４，第２電界制御層６０６の空乏化が完了した時点で、光吸収層４０３の電界の増大は停止する。結果として、実施の形態６の構造においては、動作状態で光吸収層４０３の周辺部には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層４０３の周辺部は、第１電界制御層４０４，第２電界制御層６０６の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第２電界制御層６０６が先に空乏化するよう設計した場合、光吸収層４０３の周辺部の電界強度はほぼ０に近い状態となる。
アバランシェ層４０５の動作状態の電界強度は、実線で示すように、第２メサ（電界緩和層４０７）の直下が最も高く、点線で示すように、第１メサ周辺部の電界強度は緩和されている。アバランシェ層４０５に一定のエッジ電界は生じるものの、アバランシェ層４０５は、側面を除き表面露出していない。このため、アバランシェ層４０５の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
また、実施の形態６でも、第２メサ（電界緩和層４０７）の周辺部のＢＢ’線における部分では、第２コンタクト層４０８が形成されていないため、電界の増加は起きない。このように、実施の形態６では、実施の形態３と異なり、第２メサ周辺部の電界も緩和されているため、アバランシェ層４０５に生じるエッジ電界は十分に緩和されている。
また、実施の形態６では、上方（上側第２電界制御層６０６ｂ）は、小さい面積とされている第２電界制御層６０６を備えている。小さい面積とされている上側第２電界制御層６０６ｂ（ＣＣ’線部）では、これより内側の領域（ＢＢ’線部）の第２電界制御層６０６より薄くなる。このため、電圧印加時において、周縁部近傍の第２電界制御層６０６の空乏化が先に完了する。光吸収層４０３の側部電界強度の上昇は、先述のとおり、第２電界制御層６０６の空乏化が完了した時点で停止する。従って、ＣＣ’線部の光吸収層４０３の電界強度は、第１メサ側部（ＢＢ’線部）の電界強度よりも低く保たれる。
以上に説明したように、実施の形態６によれば、光吸収層４０３周辺部の劣化に起因した素子故障を抑制でき、光吸収層４０３に加わるエッジ電界を更に低減でき、また、アバランシェ層４０５の周辺部および表面の劣化に起因する素子故障も抑制できる。特に、光吸収層４０３の周辺部の劣化に起因した素子故障が、前述した実施の形態４に比較して更に抑制できるようになる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
［実施の形態７］
次に、本発明の実施の形態７について図１３を用いて説明する。図１３は、本発明の実施の形態７におけるアバランシェフォトダイオードの構成を示す構成図である。図１３では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板４０１の上に、第１コンタクト層４０２，光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層７０６，電界緩和層４０７，および第２コンタクト層４０８が、これらの順に積層されている。
上述した各層の構成は、第２電界制御層７０６以外は、前述した実施の形態４，５と同様である。実施の形態７では、第２電界制御層７０６が、基板４０１より離れるに従って、平面視の径が小さくなっている。実施の形態７では、第２電界制御層７０６が、基板４０１に近い側の光吸収層４０３と同形状の下側第２電界制御層７０６ａと、下側第２電界制御層７０６ａの上に形成された上側第２電界制御層７０６ｂとから構成されている。
実施の形態７では、上側第２電界制御層７０６ｂの、電界緩和層４０７より外側の領域に、リング状の開口部７６１を形成し、これより外周部に、一部の上側第２電界制御層７０６ｂを残すようにしている。
ここで、開口部７６１の形成位置、また幅などを適宜に設計することで、開口部７６１より内側の上側第２電界制御層７０６ｂに、前述した実施の形態６の上側第２電界制御層６０６ｂと同等の機能が発現される状態とすることが重要である。また、開口部７６１より外側の一部の上側第２電界制御層７０６ｂは、動作時に、他に影響する電界が発生しないようにすることが重要となる。言い換えると、後述する第１メサの最上層の周縁部に、上側第２電界制御層７０６ｂを構成する材料の層が、素子の動作に影響しない範囲の幅で形成されていることが重要である。
なお、第２電界制御層７０６（下側第２電界制御層７０６ａ，上側第２電界制御層７０６ｂ）のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層４０５のバンドギャップエネルギー以下となっていればよい。実施の形態７では、下側第２電界制御層７０６ａは、ｎ型のＩｎＰから構成し、上側第２電界制御層７０６ｂは、ｎ型のＩｎＡｌＡｓから構成する。
実施の形態７では、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層７０６，電界緩和層４０７，および第２コンタクト層４０８は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層４０３，第１電界制御層４０４，アバランシェ層４０５，第２電界制御層７０６は、円柱形状の第１メサに加工され，電界緩和層４０７は、第１メサより小さい径の円柱形状の第２メサに加工されている。また、第２メサは、平面視で第１メサの内側に配置されている。また、第２コンタクト層４０８は、第２メサより小さい径の円柱形状の第３メサに加工され、平面視で第２メサの内側に配置されている。例えば、第１メサの基板法線方向の中心軸が、第２メサおよび第３メサの基板法線方向の中心軸となっていればよい。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板４０１上に、ｐ型のＩｎＡｌＧａＡｓ（第１コンタクト層４０２）、アンドープのＩｎＧａＡｓ（光吸収層４０３）、ｐ型のＩｎＡｌＡｓ（第１電界制御層４０４）、アンドープのＩｎＡｌＡｓ（アバランシェ層４０５）、ｎ型のＩｎＰ（下側第２電界制御層７０６ａ）、ｎ型のＩｎＡｌＡｓ（上側第２電界制御層７０６ｂ）、アンドープのＩｎＰ（電界緩和層４０７）、およびｎ型のＩｎＧａＡｓＰ（第２コンタクト層４０８）を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、ｎ型のＩｎＧａＡｓＰの層の上に、例えばリング状の第２電極４１２を形成する。例えば、第２電極４１２となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層／白金層／金層の３層積層膜を形成する。この後、レジストマスクパターンを除去すれば、ｎ型のＩｎＧａＡｓＰの層（第２コンタクト層４０８）にオーミック接続する第２電極４１２が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、ｎ型のＩｎＧａＡｓＰの層をパターニングし、前述した第３メサを形成する。このパターニングにより、第２コンタクト層４０８が形成される。次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＰの層をパターニングし、前述した第２メサを形成する。このパターニングにより、電界緩和層４０７を形成する。
次に、電界緩和層４０７の周辺部に露出したｎ型のＩｎＡｌＡｓの層に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、リング状の開口部７６１を形成する。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）によりｎ型のＩｎＰの層をパターニングし、上側第２電界制御層７０６ｂを形成する。上側第２電界制御層７０６ｂは、第２メサより大きく、第３メサより小さな径とする。
次に、公知のリソグラフィー技術およびエッチング技術（ウエットエッチング）により、アンドープのＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＡｌＡｓ、ｎ型のＩｎＰ、および開口部７６１を形成したｎ型のＩｎＡｌＡｓの層をパターニングし、平面視で前述した第１メサと同じ形状を形成する。このパターニングにより、第１メサの光吸収層４０３、第１電界制御層４０４，アバランシェ層４０５，下側第２電界制御層７０６ａ，上側第２電界制御層７０６ｂが形成される。また、形成したメサ部の周囲には、一部の第１コンタクト層４０２が露出する。
ここで、上述した第１メサの形成で用いるレジストマスクパターンは、一般にＩｎＰとの密着性があまり高くない。実施の形態６と同様に、より小さい径の上側第２電界制御層を形成した後で、第１メサのパターニングを実施する場合、レジストパターンの周縁部は、ｎ型のＩｎＰの層上に形成された状態となる。このように密着性の低い状態では、側方からのエッチングが進行することになり、下側第２電界制御層７０６ａを所望とする径に形成することが容易ではない。
上述した状態に対し、実施の形態７では、上側第２電界制御層７０６ｂの周縁部には、この層を構成するｎ型のＩｎＡｌＡｓがリング状に残っている状態である。このため、第１メサのパターニングで用いるレジストパターンの周縁部の下層は、ＩｎＡｌＡｓの層となり、密着性の観点で良好な状態となり、上述したような側方からのエッチングが抑制できるようになり、所望の形状が形成できるようになる。このように、開口部７６１を形成することで、下側第２電界制御層７０６ａにレジスト材料との密着性が低い材料を用いることが可能となり、材料選択の自由度が高くなる。
最後に、上記パターニングにより露出した第１コンタクト層４０２の上に、第１電極４１１を形成する。第１電極４１１は、チタン層／白金層／金層の３層構造とする。第１電極４１１と同様に、電子ビーム蒸着法とリフトオフ法とにより第１電極４１１を形成すればよい。
以上に説明した実施の形態７によれば、前述した実施の形態６と同様に、素子の安定性および信頼性を向上させることができるようになる。また、第２電界制御層７０６を構成する上側第２電界制御層７０６ｂに、開口部７６１を形成するようにしたので、上述したように材料選択自由度が向上する。
以上に説明したように、本発明では、電界緩和層および電界緩和層より上の層を、電界緩和層の下層より内側に配置し、かつ光吸収層より小さい面積に形成して光吸収層の形成領域の内側に配置し、電界緩和層は、アバランシェ層より電界強度が低い状態としたところに大きな特徴がある。この特徴により、光吸収層の周辺部では、非常に弱い電界強度に抑制できるようになり、光吸収層の周辺部（側面）の劣化に起因した素子故障を抑制できるようになる。この結果、本発明によれば、反転型のアバランシェフォトダイオードの信頼性を、より向上させることができる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
例えば、上述では、光吸収層をアンドープのＩｎＧａＡｓから構成した場合を例示したが、ｐ型の層およびアンドープの層を積層した、所謂ＭＩＣ吸収層としてもよい（非特許文献５参照）。また、アバランシェ層をＩｎＡｌＡｓから構成した場合を例示したが、これに限るものではなく、アバランシェ層は、ＩｎＰから構成しても同様である。また、有機金属気相成長で各層を成長するプロセスを示したが、これに限るものではなく、
分子線エピタキシー（ＭＢＥ）法など、他の成長方法を用いてもよい。また、パターニングで用いるエッチング技術として、ウエットエッチングを例に挙げたが、ドライエッチングを用いてもよい。
また、上述では、第１コンタクト層の素子分離（アイソレーション）については説明していないが、第２コンタクト層（第２電極）より配線を引き回す構成をとる場合には、配線容量の低減のため、第１コンタクト層を例えばメサ形状にして素子分離すればよい。また第２コンタクト層を十分に大きく形成し、例えばフリップチップ実装により第２コンタクト層上部が直接パッド部となる場合には、アイソレーションは必須では無い。いずれの構造をとっても、本発明による本質的な効果を失うものではない。
１０１…基板、１０２…第１コンタクト層、１０３…光吸収層、１０４…第１電界制御層、１０５…アバランシェ層、１０６…第２電界制御層、１０７…電界緩和層、１０８…第２コンタクト層、１１１…第１電極、１１２…第２電極。

Claims (6)

  1. 基板の上に形成された第１導電型のＩＩＩ−Ｖ族化合物半導体からなる第１コンタクト層と、
    前記第１コンタクト層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる光吸収層と、
    前記光吸収層の上に形成された第１導電型のＩＩＩ−Ｖ族化合物半導体からなる第１電界制御層と、
    前記第１電界制御層の上に形成されたアンドープのＩＩＩ−Ｖ族化合物半導体からなるアバランシェ層と、
    前記アバランシェ層の上に形成された第２導電型のＩＩＩ−Ｖ族化合物半導体からなる第２電界制御層と、
    前記第２電界制御層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる電界緩和層と、
    前記電界緩和層の上に形成された第２導電型のＩＩＩ−Ｖ族化合物半導体からなる第２コンタクト層と
    を備え,
    前記電界緩和層は、前記アバランシェ層より電界強度が低い状態とされ、
    前記電界緩和層および前記電界緩和層より上の層は、前記電界緩和層の下層より内側に配置され、
    前記電界緩和層および前記電界緩和層より上の層は、前記光吸収層より小さい面積に形成されて前記光吸収層の形成領域の内側に配置されている
    ことを特徴とするアバランシェフォトダイオード。
  2. 請求項１記載のアバランシェフォトダイオードにおいて、
    前記第１電界制御層および前記第１電界制御層より上の層は、前記光吸収層より小さい面積に形成され、前記光吸収層の形成領域の内側に配置されていることを特徴とするアバランシェフォトダイオード。
  3. 請求項１記載のアバランシェフォトダイオードにおいて、
    前記第１電界制御層，前記アバランシェ層，および前記アバランシェ層側の部分の前記第２電界制御層は、前記光吸収層と同形状に形成されていることを特徴とするアバランシェフォトダイオード。
  4. 請求項３記載のアバランシェフォトダイオードにおいて、
    前記第２電界制御層は、前記基板に近い側に比較して、前記基板より離れる側の径が小さくなっていることを特徴とするアバランシェフォトダイオード。
  5. 請求項４記載のアバランシェフォトダイオードにおいて、
    前記第２電界制御層は、
    前記基板に近い側の前記光吸収層と同形状の下側第２電界制御層と、
    前記下側第２電界制御層の上に形成されて前記下側第２電界制御層より小さい径の上側第２電界制御層とから構成され、
    前記下側電界制御層は、ウエットエッチングによる前記上側第２電界制御層のパターニングで用いられるエッチング液でエッチングされにくい材料から構成されていることを特徴とするアバランシェフォトダイオード。
  6. 請求項１〜５のいずれか１項に記載のアバランシェフォトダイオードにおいて、
    前記第２コンタクト層は、前記電界緩和層より小さい面積に形成され、前記電界緩和層の形成領域の内側に配置されていることを特徴とするアバランシェフォトダイオード。
JP2014054897A 2014-03-18 2014-03-18 アバランシェフォトダイオード Active JP6130318B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014054897A JP6130318B2 (ja) 2014-03-18 2014-03-18 アバランシェフォトダイオード

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014054897A JP6130318B2 (ja) 2014-03-18 2014-03-18 アバランシェフォトダイオード

Publications (2)

Publication Number Publication Date
JP2015177167A true JP2015177167A (ja) 2015-10-05
JP6130318B2 JP6130318B2 (ja) 2017-05-17

Family

ID=54256009

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014054897A Active JP6130318B2 (ja) 2014-03-18 2014-03-18 アバランシェフォトダイオード

Country Status (1)

Country Link
JP (1) JP6130318B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168610A (ja) * 2016-03-16 2017-09-21 日本電信電話株式会社 受光素子
KR101959141B1 (ko) * 2017-11-30 2019-03-15 주식회사 우리로 애벌란치 포토 다이오드
JP2020017664A (ja) * 2018-07-26 2020-01-30 株式会社デンソー 半導体装置
US12009450B2 (en) 2019-11-18 2024-06-11 Nippon Telegraph And Telephone Corporation Optical receiving element and manufacturing method therefor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005286000A (ja) * 2004-03-29 2005-10-13 Anritsu Corp 受光素子およびアバランシェフォトダイオード
JP2010147177A (ja) * 2008-12-17 2010-07-01 Ntt Electornics Corp アバランシ・フォトダイオード
JP2012054478A (ja) * 2010-09-02 2012-03-15 Ntt Electornics Corp アバランシ・フォトダイオード

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005286000A (ja) * 2004-03-29 2005-10-13 Anritsu Corp 受光素子およびアバランシェフォトダイオード
JP2010147177A (ja) * 2008-12-17 2010-07-01 Ntt Electornics Corp アバランシ・フォトダイオード
JP2012054478A (ja) * 2010-09-02 2012-03-15 Ntt Electornics Corp アバランシ・フォトダイオード

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168610A (ja) * 2016-03-16 2017-09-21 日本電信電話株式会社 受光素子
KR101959141B1 (ko) * 2017-11-30 2019-03-15 주식회사 우리로 애벌란치 포토 다이오드
JP2020017664A (ja) * 2018-07-26 2020-01-30 株式会社デンソー 半導体装置
JP7115108B2 (ja) 2018-07-26 2022-08-09 株式会社デンソー 半導体装置
US12009450B2 (en) 2019-11-18 2024-06-11 Nippon Telegraph And Telephone Corporation Optical receiving element and manufacturing method therefor

Also Published As

Publication number Publication date
JP6130318B2 (ja) 2017-05-17

Similar Documents

Publication Publication Date Title
JP6755285B2 (ja) アバランシェ・フォトダイオード
JP5433948B2 (ja) 半導体受光素子
JP6130318B2 (ja) アバランシェフォトダイオード
JP5327892B2 (ja) アバランシ・フォトダイオード
JP5497686B2 (ja) アバランシェフォトダイオード
JP2010135360A (ja) アバランシェフォトダイオード
JP5501814B2 (ja) アバランシェフォトダイオード
JP2006040919A (ja) アバランシェフォトダイオード
JP2016213362A (ja) アバランシェフォトダイオード
JP6542732B2 (ja) 受光素子の評価方法および評価用素子
JP2011187607A (ja) 半導体受光素子
US20110303949A1 (en) Semiconductor light-receiving element
JP2013519241A (ja) 光−電子デバイス
JP5700561B2 (ja) 受光素子
US20220123163A1 (en) Avalanche Photodiode and Method for Manufacturing Same
JP6332096B2 (ja) 半導体受光素子
JP2012124404A (ja) フォトダイオードおよびその製造方法
JP5992867B2 (ja) アバランシェフォトダイオード
JP5303793B2 (ja) フォトダイオード
US12009450B2 (en) Optical receiving element and manufacturing method therefor
JP2011176094A (ja) フォトダイオード
JP5429175B2 (ja) 半導体受光素子およびその製造方法
JP2013008719A (ja) 半導体受光素子
JP2008177510A (ja) 半導体受光素子
JP2015170686A (ja) アバランシェフォトダイオード

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170413

R150 Certificate of patent or registration of utility model

Ref document number: 6130318

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150