JP2020017664A - 半導体装置 - Google Patents

Abstract

【課題】電界集中が発生することを抑制しつつ、小型化を図ることができる半導体装置を提供する。【解決手段】第１半導体層１と、第２半導体層２とを備える。第２半導体層２は、第１半導体層１上に配置された第２導電型の中間層２０と、中間層２０上に配置され、第１電極３１と電気的に接続されると共に中間層２０よりも高不純物濃度とされた第２導電型層としての接続層２１と、中間層２０上に配置され、接続層２１を囲むと共に中間層２０を介して接続層２１と電気的に接続される第２導電型のガードリング層２２とを有するようにする。中間層２０には、第１半導体層１と第２半導体層２との積層方向から視たとき、接続層２１とガードリング層２２との間に位置する部分に凹部２０ａを形成する。凹部２０ａは、積層方向に沿った対向する側面のうちの一方の側面が接続層２１における積層方向に沿った側面と同一平面上に位置している。【選択図】図１

Description

本発明は、ダイオードが形成された半導体装置に関するものである。

従来より、アバランシェフォトダイオードが形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、カソード層となるｎ型の基板上に、ｎ型のバッファ層が形成されている。バッファ層上には、吸収層、遷移層、電界制御層、増倍層として機能するキャップ層が形成されている。そして、キャップ層には、ｐ型のアノード層が形成されていると共に、アノード層の周囲にガードリング層が形成されている。なお、アノード層およびガードリング層は、不純物をイオン注入またはデポした後に熱拡散されることで構成される。つまり、アノード層およびガードリング層は、拡散層で構成されている。

このような半導体装置は、ガードリング層が形成されているものの、アノード層における外縁端部に電界集中が発生し易い。このため、アノード層における外縁端部での電界集中がさらに抑制されるように、アノード層は、深い拡散層を用いて拡散層の外縁端部に丸みを持たせ、また外縁端部に内縁部よりも浅い領域が形成されていると共に、当該浅い領域が基板の面方向に沿って引き延ばされている。なお、アノード層における外縁端部の浅い領域およびガードリング層も端部に丸みを有する構成とされている。

米国特許第６５１５３１５号明細書

しかしながら、上記半導体装置では、アノード層およびガードリング層が端部に丸みを持たせた構成とされているために基板の面方向への拡がりが大きくなる。また、上記半導体装置では、アノード層における外縁端部が基板の面方向に引き延ばされている。したがって、上記半導体装置では、基板の面方向の面方向に大型化し易い。そして、現状では、半導体装置を小型化することが望まれている。なお、このような問題は、上記半導体装置において導電型を反対にした場合にも同様に発生する。

本発明は上記点に鑑み、電界集中が発生することを抑制しつつ、小型化を図ることができる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、第１導電型層（１０）および第２導電型層（２１）を有し、第１導電型層および第２導電型層のうちの一方がアノードとなると共に他方がカソードとなるダイオードが形成された半導体装置であって、第１導電型層を有する第１半導体層（１）と、第１半導体層上に配置され、第２導電型層を有する第２半導体層（２）と、第２半導体層のうちの第１半導体層側と反対側に配置され、第２導電型層と電気的に接続される第１電極（３１）と、第１半導体層のうちの第２半導体層側と反対側に配置され、第１導電型層と電気的に接続される第２電極（３２）と、を備え、第２半導体層は、第１半導体層上に配置された第２導電型の中間層（２０）と、中間層上に配置され、第１電極と電気的に接続されると共に中間層よりも高不純物濃度とされた第２導電型層としての接続層（２１）と、中間層上に配置され、接続層を囲むと共に中間層を介して接続層と電気的に接続される第２導電型のガードリング層（２２）とを有し、中間層には、第１半導体層と第２半導体層との積層方向から視たとき、接続層とガードリング層との間に位置する部分に凹部（２０ａ）が形成されており、凹部は、積層方向に沿った対向する側面のうちの一方の側面が接続層における積層方向に沿った側面と同一平面上に位置している。

これによれば、外縁端部で電界集中が発生し難くなり、耐圧の向上を図ることができる。また、中間層のうちの接続層とガードリング層との間に位置する部分に凹部を形成することによって電界集中が発生することを抑制しており、中間層とガードリング層との間に構成される部分を有効に利用している。このため、半導体装置の小型化を図ることができる。

また、請求項７は、請求項１の半導体装置に関する製造方法であり、第１半導体層を用意することと、第１半導体層上に、中間層を構成する第２導電型の第１構成層（４０）を形成することと、第１構成層上に、接続層およびガードリング層を構成する第２導電型の第２構成層（４１）を形成することと、第２構成層をパターニングして接続層およびガードリング層を形成することと、を行い、接続層およびガードリング層を形成することでは、ドライエッチングによって第２構成層をパターニングし、接続層およびガードリング層を形成することの後、ドライエッチングを続けて行うことにより、第１構成層のうちの接続層とガードリング層との間に位置する部分に凹部を形成するようにする。

これによれば、外縁端部で電界集中が発生し難くなり、耐圧の向上を図った半導体装置を製造できる。また、接続層およびガードリング層を形成する工程のドライエッチングをそのまま利用することで凹部を形成するため、製造工程が増加することも抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の断面図である。 図１に示す中間層、アノード層、ガードリング層の位置関係を示す平面図である。 図１に示す半導体装置の中間層の面積濃度と耐圧との関係のシミュレーション結果を示す図である。 図１に示す半導体装置の製造工程を示す断面図である。 図４Ａに続く半導体装置の製造工程を示す断面図である。 図４Ｂに続く半導体装置の製造工程を示す断面図である。 図４Ｃに続く半導体装置の製造工程を示す断面図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 図６に示す半導体装置の製造工程を示す断面図である。 図７Ａに続く半導体装置の製造工程を示す断面図である。 図７Ｂに続く半導体装置の製造工程を示す断面図である。 図６に示す半導体装置の中間層の面積濃度と耐圧との関係のシミュレーション結果を示す図である。 第４実施形態における半導体装置の断面図である。 図９に示す半導体装置の製造工程を示す断面図である。 図１０Ａに続く半導体装置の製造工程を示す断面図である。 図１０Ｂに続く半導体装置の製造工程を示す断面図である。 第５実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図１および図２を参照しつつ説明する。以下では、アバランシェフォトダイオードに適用した半導体装置について説明する。なお、本実施形態の半導体装置は、複数の素子領域を有しており、各素子領域にそれぞれ図１に示すアバランシェフォトダイオードが形成されている。また、図１は、図２中のI−I線に沿った断面図である。

図１に示されるように、半導体装置は、ｎ型層を含む第１半導体層１と、ｐ型層を含む第２半導体層２とを有する構成とされている。

具体的には、第１半導体層１は、基板１０、バッファ層１１、吸収層１２、遷移層１３、電界制御層１４、増倍層１５が順に積層されて構成されている。詳しくは、基板１０は、ｎ^＋型のリン化インジウム（ＩｎＰ）で構成されている。バッファ層１１は、ｎ^＋型のリン化インジウムで構成されている。なお、本実施形態では、基板１０が第１導電型層に相当すると共にカソードを構成している。

吸収層１２は、ｉ型のヒ化インジウムガリウム（ＩｎＧａＡｓ）で構成されている。遷移層１３は、ｉ型のインジウムガリウムヒ素リン（ＩｎＧａＡｓＰ）で構成されている。この遷移層１３は、吸収層１２と電界制御層１４の間でキャリアに対する大きなヘテロ接合障壁が発生してキャリアが滞留するのを抑制するために挿入されるものである。そして、遷移層１３は、インジウムガリウムヒ素リンで構成されることにより、障壁を２か所に分散して障壁そのものを小さくし易くできる。

電界制御層１４は、後述する第１電極３１および第２電極３２に対して逆バイアスが印加された際に増倍層１５が高電界となるように、不純物濃度が設定されたｎ⁻型のリン化インジウムで構成されている。増倍層１５は、ｉ型のリン化インジウムで構成されている。なお、増倍層１５は、エピタキシャル成長によって形成されるため、膜厚が基板１０の面方向に沿って一定とされていると共に、不純物濃度が基板１０の面方向に対する法線方向（以下では、単に法線方向という）に沿って一定とされている。なお、法線方向とは、第１半導体層１と第２半導体層２との積層方向に沿った方向でもある。また、膜厚とは、法線方向に沿った長さともいえる。

第２半導体層２は、第１半導体層１上に配置されており、中間層２０、アノード層２１、ガードリング層２２を備えている。なお、本実施形態では、アノード層２１が第２導電型層および接続層に相当し、アノードを構成している。

中間層２０は、ｐ⁻型のリン化インジウムで構成され、増倍層１５上に配置されている。本実施形態では、中間層２０は、厚さが０．２〜０．６μｍ、不純物濃度が２×１０^１６〜２×１０^１７ｃｍ^−３とされている。

アノード層２１およびガードリング層２２は、それぞれ、中間層２０よりも高不純物濃度とされたｐ^＋型のリン化インジウムで構成され、中間層２０上に配置されている。具体的には、図１および図２に示されるように、アノード層２１は、真円状とされ、ガードリング層２２は、アノード層２１と離れつつ、アノード層２１を囲む環状とされている。より詳しくは、アノード層２１およびガードリング層２２は、中心が一致する同心円状に配置されている。なお、アノード層２１およびガードリング層２２の形状は、これに限定されるものではなく、例えば、アノード層２１が略矩形状であって、角部が面取りされた円弧状とされ、ガードリング層２２が略矩形枠状であって、角部が面取りされた円弧状とされていてもよい。

そして、アノード層２１およびガードリング層２２は、共に中間層２０上に配置されているため、中間層２０を介して電気的に接続されている。本実施形態では、アノード層２１およびガードリング層２２は、厚さが０．１〜０．５μｍとされ、不純物濃度が１×１０^１８ｃｍ^−３以上とされている。また、アノード層２１とガードリング層２２との間隔は、０．２〜１μｍとされ、ガードリング層２２の幅は、０．２〜２μｍとされている。なお、アノード層２１とガードリング層２２との間隔とは、アノード層２１およびガードリング層２２における法線方向に沿った面を側面とすると、対向するアノード層２１の側面とガードリング層２２の側面との間隔のことである。ガードリング層２２の幅とは、径方向におけるガードリング層２２の長さのことである。

また、アノード層２１およびガードリング層２２は、具体的には後述するが、ｐ^＋型の第２構成層４１がドライエッチングされることで構成される。このため、アノード層２１およびガードリング層２２は、側面が基板１０の面方向に対して垂直とされている。つまり、アノード層２１およびガードリング層２２は、側面が法線方向と平行とされている。なお、ここでの垂直とは、ドライエッチングの際に発生し得る製造誤差を含むものであり、例えば、５％程度のずれを許容するものである。

そして、中間層２０には、法線方向から視たとき、アノード層２１とガードリング層２２との間に位置する部分に第１凹部２０ａが形成されている。具体的には、中間層２０には、中間層２０とアノード層２１とが基板１０の面方向に沿った面同士のみで接触するように、第１凹部２０ａが形成されている。

この第１凹部２０ａは、後述するように、アノード層２１およびガードリング層２２を形成するドライエッチングが行われる際、ｐ^＋型の第２構成層４１の下方に配置されるｐ⁻型の第１構成層４０がそのままドライエッチングされることで構成される。このため、第１凹部２０ａは、アノード層２１の外縁に沿った環状とされ、対向する側面のうちの一方の側面がアノード層２１の側面と同一平面上に位置し、他方の側面がガードリング層２２の側面と同一平面上に位置している。なお、ガードリング層２２は、アノード層２１側に位置する内側面と、アノード層２１側と反対側に位置する外側面を有しているが、ここでのガードリング層２２の側面とは、アノード層２１側に位置する内側面のことである。

また、中間層２０は、法線方向から視たとき、ガードリング層２２よりも外側に突出するように形成されている。なお、本実施形態では、中間層２０、アノード層２１およびガードリング層２２は、それぞれエピタキシャル成長によって形成される。このため、中間層２０、アノード層２１およびガードリング層２２は、それぞれ膜厚が基板１０の面方向に沿って一定とされていると共に、不純物濃度が法線方向に沿って一定とされている。

さらに、本実施形態では、中間層２０には、法線方向から視たとき、ガードリング層２２よりも外側に位置する部分に第２凹部２０ｂが形成されている。なお、この第２凹部２０ｂは、第１凹部２０ａと同様に、アノード層２１およびガードリング層２２を形成するドライエッチングが行われる際、ｐ^＋型の第２構成層４１の下方に配置されるｐ⁻型の第１構成層４０がそのままドライエッチングされることで構成される。このため、第２凹部２０ｂは、ガードリング層２２の外縁に沿った環状とされ、側面がガードリング層２２の外側面と同一平面上に位置している。

また、増倍層１５上には、中間層２０およびガードリング層２２を覆うように絶縁膜３０が形成されており、絶縁膜３０には、アノード層２１を露出させる開口部３０ａが形成されている。そして、開口部３０ａには、アノード層２１と電気的に接続される第１電極３１が形成されている。なお、絶縁膜３０は、酸化膜等で構成され、第１電極３１は、クロム等で構成される。

また、基板１０のうちのバッファ層１１と反対側には、第２電極３２が形成されている。本実施形態では、第２電極３２は、アノード層２１と対向する部分に開口部３２ａが形成されている。そして、本実施形態の半導体装置は、この開口部３２ａから内部に光が入射されるようになっている。なお、第２電極３２は、チタン等で構成される。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。

このような半導体装置は、第２電極３２が第１電極３１より電位が高くなる逆バイアスが印加されるようにして用いられる。そして、第２電極３２の開口部３２ａから光が入射されると、吸収層１２に光が吸収されて電子−正孔対が発生し、電子が第２電極３２側に移動すると共に正孔が第１電極３１側に移動する。この際、増倍層１５では、高電圧が印加された状態となるため、正孔が高エネルギー化して新たな電子−正孔対を発生させると共に、新たな電子−正孔対によってさらなる電子−正孔対発生が引き起こされ、電子および正孔が雪崩的に増幅するアバランシェ降伏（すなわち、増倍）が発生する。これにより、光が極弱であっても、高精度に光の検出が行われる。

この場合、アノード層２１における外縁端部では、増倍層１５に高電界が印加されているために電界集中が発生し易い。しかしながら、本実施形態では、アノード層２１と増倍層１５との間に、アノード層２１よりも低不純物濃度とされた中間層２０が形成されている。また、アノード層２１を囲むように、中間層２０を介してアノード層２１と電気的に接続されたガードリング層２２が配置されている。

そして、中間層２０には、アノード層２１とガードリング層２２との間に位置する部分に、アノード層２１の側面と同一平面上に位置する側面を有する第１凹部２０ａが形成されている。このため、アノード層２１における外縁端部に電界集中が発生し難くなり、耐圧の向上を図ることができる。また、中間層２０には、ガードリング層２２の外側に位置する部分に、ガードリング層２２の外側面と同一平面上に位置する側面を有する第２凹部２０ｂが形成されている。このため、ガードリング層２２における外縁端部でも電界集中が発生し難くなり、さらに耐圧の向上を図ることができる。

ここで、中間層の面積濃度＝中間層の不純物濃度×中間層の厚さとすると、図３に示されるように、耐圧は、中間層２０の面積濃度に依存することが確認される。具体的には、耐圧は、中間層２０の厚さにも依存するが、約２．００〜２．３０×１０^１２ｃｍ^−２である際に最も高くなることが確認される。このため、中間層２０は、面積濃度が２．００〜２．３×１０^１２ｃｍ^−２の範囲となるように形成されることが好ましい。

なお、図３は、増倍層１５の厚さを１μｍ、増倍層１５の不純物濃度を１×１０^１５ｃｍ^−２、アノード層２１とガードリング層２２のとの間隔を０．５μｍ、中間層２０におけるガードリング層２２から突出した部分の長さを１μｍとした場合のシミュレーション結果である。

続いて、上記半導体装置の製造方法について、図４Ａ〜図４Ｄを参照しつつ説明する。なお、図４Ａ〜図４Ｄでは、複数の素子領域における１つの素子領域を図示しているが、各素子領域で同様の工程が実行される。

まず、図４Ａに示されるように、基板１０上に、バッファ層１１、吸収層１２、遷移層１３、電界制御層１４、および増倍層１５が順に積層された第１半導体層１を用意する。そして、増倍層１５上に、ｐ⁻型の第１構成層４０、およびｐ^＋型の第２構成層４１を順に積層する。本実施形態では、バッファ層１１、吸収層１２、遷移層１３、電界制御層１４、増倍層１５、第１構成層４０、および第２構成層４１は、それぞれエピタキシャル成長によって形成される。

なお、図４Ａでは、電界制御層１４より基板１０側の部分を省略して示してある。また、後述する４Ｂ〜図４Ｄにおいても、電界制御層１４より基板１０側の部分を省略して示してある。

次に、図４Ｂに示されるように、第２構成層４１をパターニングしてアノード層２１およびガードリング層２２を形成する。本実施形態では、第２構成層４１上に図示しないフォトレジストを配置し、当該フォトレジストをパターニングする。そして、フォトレジストをマスクとしてドライエッチングを行い、第２構成層４１をパターニングしてアノード層２１およびガードリング層２２を形成する。

この際、本実施形態では、第１構成層４０のうちのアノード層２１とガードリング層２２との間に位置する部分、およびガードリング層２２の外側に位置する部分も部分的に除去されるようにすることにより、第１構成層４０に第１、第２凹部２０ａ、２０ｂを形成する。そして、このようにドライエッチングを行うことにより、アノード層２１およびガードリング層２２における側面が基板１０の面方向に対して略垂直となると共に、第１凹部２０ａにおける対向する側面がそれぞれアノード層２１の側面およびガードリング層２２の内側面と同一平面となる。また、このようにドライエッチングを行うことにより、第２凹部２０ｂにおける側面がガードリング層２２の外側面と同一平面となる。その後、フォトレジストをアッシング等によって除去する。

続いて、図４Ｃに示されるように、第１構成層４０をパターニングして中間層２０を構成する。つまり、各素子領域における中間層２０が分離されるように、第１構成層４０における素子領域の外縁側の部分を除去する。本実施形態では、アノード層２１およびガードリング層２２を覆うようにフォトレジストを配置し、当該フォトレジストをパターニングする。そして、フォトレジストをマスクとしてドライエッチングを行うことにより、第１構成層４０をパターニングして中間層２０を構成する。

なお、上記図４Ｂおよび図４Ｃの工程では、フォトレジストの代わりに酸化膜等をマスクとして用いるようにしてもよい。

次に、図４Ｄに示されるように、絶縁膜３０をＣＶＤ（chemical vapor depositionの略）法等により成膜し、絶縁膜３０をパターニングしてアノード層２１を露出させる開口部３０ａを形成する。そして、スパッタや蒸着等によって金属膜を配置し、絶縁膜３０上の金属膜を除去することにより、開口部３０ａ内に第１電極３１を形成する。その後、特に図示しないが、基板１０の他面側に上記第２電極３２を形成することにより、上記図１に示す半導体装置が製造される。

以上説明したように、本実施形態では、アノード層２１と増倍層１５との間に、アノード層２１よりも低不純物濃度とされた中間層２０が形成されている。また、アノード層２１を囲むように、中間層２０を介してアノード層２１と電気的に接続されたガードリング層２２が配置されている。そして、中間層２０には、アノード層２１とガードリング層２２との間に位置する部分に、アノード層２１の側面と同一平面上に位置する側面を有する第１凹部２０ａが形成されている。また、中間層２０には、ガードリング層２２の外側面と同一平面上に位置する側面を有する第２凹部２０ｂが形成されている。このため、アノード層２１における外縁端部、およびガードリング層２２における外縁端部に電界集中が発生し難くなり、耐圧の向上を図ることができる。

また、中間層２０のうちのアノード層２１とガードリング層２２との間に第１凹部２０ａを形成することによって電界集中が発生することを抑制している。つまり、アノード層２１とガードリング層２２との間に構成される部分を有効に利用している。そして、本実施形態では、アノード層２１における外縁端部を基板１０の面方向に必要以上に引き延ばす必要がない。このため、半導体装置の小型化を図ることができる。

さらに、本実施形態では、アノード層２１およびガードリング層２２の側面が基板１０の面方向に対して垂直とされている。このため、例えば、アノード層２１およびガードリング層２２の側面が基板１０側に向かって広がるテーパ形状とされている場合と比較して、アノード層２１とガードリング層２２との間隔を同じにする場合、さらに半導体装置の小型化を図ることができる。

また、本実施形態では、増倍層１５、アノード層２１およびガードリング層２２は、エピタキシャル成長によって形成された膜を用いて構成されている。このため、不純物濃度を高精度に制御でき、耐圧がばらつくことも抑制できる。

（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対し、ガードリング層２２を複数備えるようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図５に示されるように、２個のガードリング層２２が形成されている。そして、各ガードリング層２２は、それぞれ環状とされ、アノード層２１を中心として同心円状に形成されている。

本実施形態では、このように複数のガードリング層２２が形成されているため、さらに耐圧の向上を図りつつ、上記第１実施形態と同様の効果を得ることができる。

（第３実施形態）
第３実施形態について説明する。第３実施形態は、第１実施形態に対し、分離部を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図６に示されるように、中間層２０と隣接するように、環状の分離部５０が形成されている。本実施形態では、分離部５０は、ｎ^＋型領域５２で構成され、中間層２０から増倍層１５の表層部側の部分に渡って形成されている。なお、本実施形態では、ｎ^＋型領域５２が第１導電型領域に相当している。

また、絶縁膜３０には、分離部５０を露出させる開口部３０ｂが形成されている。そして、開口部３０ｂには、分離部５０と接続される第３電極３３が形成されている。また、第３電極３３は、配線部６０を通じて第２電極３２と接続されている。つまり、分離部５０は、第２電極３２と同電位とされている。なお、第３電極３３は、チタン等で構成される。

次に、上記半導体装置の製造方法について、図７Ａ〜図７Ｃを参照しつつ説明する。

まず、図７Ａに示されるように、図４Ｂの工程を行ってアノード層２１およびガードリング層２２を形成した後、第１構成層４０上に絶縁膜３０を形成する。次に、絶縁膜３０上に図示しないフォトレジストを配置し、当該フォトレジストをパターニングする。そして、フォトレジストをマスクとしてドライエッチングを行い、絶縁膜３０に分離部５０の形成予定領域を開口させる開口部３０ｂを形成する。

次に、図７Ｂに示されるように、絶縁膜３０をマスクとしてｎ型の不純物をイオン注入またはデポして熱拡散を行うことにより、ｎ^＋型領域５２で構成される分離部５０を形成する。具体的には、第１構成層４０の導電型をｐ⁻型からｎ^＋型に反転させつつ、増倍層１５の表層部側まで分離部５０を形成する。そして、このように分離部５０を形成することにより、分離部５０の内縁側に中間層２０が形成され、各素子領域における中間層２０が分離される。

続いて、図７Ｃに示されるように、図４Ｄと同様の工程を行い、絶縁膜３０に開口部３０ａを形成し、金属膜を形成する。次に、絶縁膜３０上の金属膜を除去することにより、開口部３０ａに第１電極３１を形成すると共に、開口部３０ｂに第３電極３３を形成する。その後、特に図示しないが、第２電極３２と第３電極３３とを接続する配線部６０を形成することにより、上記図６に示す半導体装置が製造される。

以上説明したように、本実施形態では、分離部５０を形成し、分離部５０を第２電極３２と電気的に接続している。このように、分離部５０を形成することにより、各素子領域における中間層２０が分離されるようにしてもよい。

また、このように分離部５０を形成することにより、中間層２０の外縁端部でも電界集中し難くなる。このため、さらに耐圧の向上を図ることできる。具体的には、図８に示されるように、図３と比較して、同じ面積濃度であっても耐圧を高くできる。なお、図８は、図３と同様に、増倍層１５の厚さを１μｍ、増倍層１５の不純物濃度を１×１０^１５ｃｍ^−２、アノード層２１とガードリング層２２のとの間隔を０．５μｍ、中間層２０におけるガードリング層２２から突出した部分の長さを１μｍとした場合のシミュレーション結果である。

（第４実施形態）
第４実施形態について説明する。第４実施形態は、第３実施形態に対し、分離部５０の構成を変更したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図９に示されるように、分離部５０は、トレンチ５１にｎ^＋型領域５２が埋め込まれることで構成されている。具体的には、トレンチ５１は、中間層２０から基板１０に達するように形成されている。つまり、トレンチ５１は、基板１０を露出させるように形成されている。そして、トレンチ５１には、ｎ^＋型領域５２としてのリン化インジウム等が基板１０と接触するように埋め込まれている。すなわち、本実施形態では、ｎ^＋型領域５２が基板１０を介して第２電極３２と直接接続されている。

次に、上記半導体装置の製造方法について、図１０Ａ〜図１０Ｃを参照しつつ説明する。

まず、図１０Ａに示されるように、図４Ｂの工程を行ってアノード層２１およびガードリング層２２を形成した後、第１構成層４０上に絶縁膜３０を形成する。次に、絶縁膜３０上に図示しないフォトレジストを配置し、当該フォトレジストをパターニングする。そして、フォトレジストをマスクとしてドライエッチングを行い、絶縁膜３０にトレンチ５１の形成予定領域を開口させる開口部を形成する。そして、絶縁膜３０をマスクとしてドライエッチングを行い、基板１０に達するトレンチ５１を形成する。

次に、図１０Ｂに示されるように、ＣＶＤ法、エピタキシャル成長法等により、ｎ^＋型の不純物がドープされたリン化インジウム等をトレンチ５１に埋め込むことにより、トレンチ５１にｎ^＋型領域５２を配置する。これにより、トレンチ５１にｎ^＋型領域５２が埋め込まれた分離部５０が構成される。

その後、図１０Ｃに示されるように、再び絶縁膜３０を成膜してトレンチ５１の開口部を閉塞することにより、上記図９に示す半導体装置が製造される。

以上説明したように、本実施形態では、ｎ^＋型領域５２が基板１０を介して第２電極３２と直接接続されている。このため、ｎ^＋型領域５２と基板１０とを接続する配線を備える必要がなく、構成の簡素化を図ることができる。

また、分離部５０は、基板１０に達するトレンチ５１にｎ^＋型領域５２が埋め込まれることで構成される。このため、各素子領域における内部同士の分離性を向上できる。

さらに、トレンチ５１にｎ^＋型領域５２が埋め込まれて分離部５０が構成されているため、例えば、トレンチ５１に絶縁膜が埋め込まれることで分離部５０が構成される場合と比較して、次の効果が得られる。すなわち、トレンチ５１の側面にｐｎ接合に起因する空乏層が達し難くなり、トレンチ５１の側面からキャリアが発生し難くなる。このため、リーク電流が発生することも抑制できる。

（第４実施形態の変形例）
第４実施形態の変形例について説明する。上記第４実施形態では、ｎ^＋型領域５２がトレンチ５１に埋め込まれている例について説明したが、図１１に示されるように、ｎ^＋型領域５２は、トレンチ５１の壁面に沿って配置され、トレンチ５１を埋め込んでいなくてもよい。そして、トレンチ５１には、ｎ^＋型領域５２上に絶縁膜３０が配置されていてもよい。

このような半導体装置におけるｎ^＋型領域５２は、例えば、図１０Ａの工程を行った後、ｎ型の雰囲気中で熱処理をすることによって形成される。また、例えば、図１０Ｂの工程において、トレンチ５１が埋め込まれないようにリン化インジウム等が成膜されることで形成される。

また、上記第４実施形態において、トレンチ５１にリン化インジウム等を埋め込んだ後、熱処理を行ってｎ^＋型の不純物を第１半導体層１、第２半導体層２側に拡散させてｎ^＋型領域５２を構成するようにしてもよい。これによれば、トレンチ５１にリン化インジウム等を埋め込むことのみでｎ^＋型領域５２を形成した場合と比較して、ｎ^＋型領域５２と第１、第２半導体層１、２との界面の原子配列が良好になるため、トレンチ５１の近傍にキャリアが発生することをさらに抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態において、図１２に示されるように、第１電極３１の内縁側に開口部３１ａを形成し、第１電極３１側から光が入射されるようにしてもよい。なお、この構成では、第２電極３２側から光が入射されないため、第２電極３２には、開口部３２ａが形成されていない。

また、上記各実施形態では、印加される逆電圧を降伏電圧以上に設定して用いるようにしてもよい。つまり、上記各実施形態は、いわゆる、シングルフォトンアバランシェダイオードに適用されるようにしてもよい。

さらに、上記各実施形態において、基板１０は、リン化インジウムではなく、Ｓｉ等の他の材料で構成されていてもよい。また、上記各実施形態において、吸収層１２、電界制御層１４、増倍層１５等を備えないダイオードに適用してもよい。このような半導体装置としても、アノード層２１およびガードリング層２２を上記構成とすることにより、耐圧の向上を図りつつ、小型化を図ることができる。

そして、上記各実施形態において、第１、第２凹部２０ａ、２０ｂは、底部がさらに丸みを帯びた形状とされていてもよい。つまり、第１、第２凹部２０ａ、２０ｂは、底部がさらに曲率を有する形状とされていてもよい。これによれば、第１、第２凹部２０ａ、２０ｂの底部近傍で電界集中がさらに発生し難くなるため、アノード層２１の外縁端部でさらに電界集中が発生することを抑制できる。なお、このような第１、第２凹部２０ａ、２０ｂは、例えば、第１構成層４０がドライエッチングされた後、さらにウェットエッチング等を行うことによって形成される。

また、上記各実施形態において、中間層２０には、第２凹部２０ｂが形成されていなくてもよい。このような半導体装置としても、中間層２０に第１凹部２０ａが形成されることにより、アノード層２１における外縁端部に電界集中が発生することを抑制でき、耐圧の向上を図ることができる。

また、上記第２実施形態において、ガードリング層２２は、３個以上形成されていてもよい。

そして、上記第３実施形態において、分離部５０は、中間層２０と離れるように形成されていてもよい。

さらに、上記各実施形態を適宜組み合わせるようにしてもよい。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、ガードリング層２２を複数形成するようにしてもよい。

１ 第１半導体層
２ 第２半導体層
１０ 基板
２０ 中間層
２１ アノード層
２２ ガードリング層
３１ 第１電極
３２ 第２電極

Claims (9)

1. 第１導電型層（１０）および第２導電型層（２１）を有し、前記第１導電型層および前記第２導電型層のうちの一方がアノードとなると共に他方がカソードとなるダイオードが形成された半導体装置であって、
   前記第１導電型層を有する第１半導体層（１）と、
   前記第１半導体層上に配置され、前記第２導電型層を有する第２半導体層（２）と、
   前記第２半導体層のうちの前記第１半導体層側と反対側に配置され、前記第２導電型層と電気的に接続される第１電極（３１）と、
   前記第１半導体層のうちの前記第２半導体層側と反対側に配置され、前記第１導電型層と電気的に接続される第２電極（３２）と、を備え、
   前記第２半導体層は、前記第１半導体層上に配置された第２導電型の中間層（２０）と、前記中間層上に配置され、前記第１電極と電気的に接続されると共に前記中間層よりも高不純物濃度とされた前記第２導電型層としての接続層（２１）と、前記中間層上に配置され、前記接続層を囲むと共に前記中間層を介して前記接続層と電気的に接続される第２導電型のガードリング層（２２）とを有し、
   前記中間層には、前記第１半導体層と前記第２半導体層との積層方向から視たとき、前記接続層と前記ガードリング層との間に位置する部分に凹部（２０ａ）が形成されており、
   前記凹部は、前記積層方向に沿った対向する側面のうちの一方の側面が前記接続層における前記積層方向に沿った側面と同一平面上に位置している半導体装置。
2. 前記接続層および前記ガードリング層は、前記積層方向に沿った側面が前記積層方向と平行とされている請求項１に記載の半導体装置。
3. 前記ガードリング層は、前記接続層を中心として同心円状に複数形成されている請求項１または２に記載の半導体装置。
4. 前記積層方向から視たとき、前記中間層を囲み、第１導電型領域（５２）を有する分離部（５０）が形成されており、
   前記分離部は、前記第２電極と電気的に接続されている請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記第１半導体層は、前記第２電極と接続される前記第１導電型層としての基板（１０）を有し、
   前記第１導電型領域は、前記基板に達することで前記基板を介して前記第２電極と電気的に接続されている請求項４に記載の半導体装置。
6. 前記第１半導体層は、前記第１導電型層としての基板（１０）と、前記基板上に積層された吸収層（１２）、電界制御層（１４）、増倍層（１５）とを有し、
   光が前記吸収層に入射されることで前記第１電極と前記第２電極との間に電流が流れる請求項１ないし５のいずれか１つに記載の半導体装置。
7. アノードおよびカソードの一方となる第１導電型層（１０）を有する第１半導体層（１）と、
   前記第１半導体層上に配置され、アノードおよびカソードの他方となる第２導電型層（２１）を有する第２半導体層（２）と、
   前記第２半導体層のうちの前記第１半導体層側と反対側に配置され、前記第２導電型層と電気的に接続される第１電極（３１）と、
   前記第１半導体層のうちの前記第２半導体層側と反対側に配置され、前記第１導電型層と電気的に接続される第２電極（３２）と、を備え、
   前記第２半導体層は、前記第１半導体層上に配置された第２導電型の中間層（２０）と、前記中間層上に配置され、前記第１電極と電気的に接続されると共に前記中間層よりも高不純物濃度とされた前記第２導電型層としての接続層（２１）と、前記中間層上に配置され、前記接続層を囲むと共に前記中間層を介して前記接続層と電気的に接続される第２導電型のガードリング層（２２）とを有し、
   前記中間層には、前記第１半導体層と前記第２半導体層との積層方向から視たとき、前記接続層と前記ガードリング層との間に位置する部分に凹部（２０ａ）が形成され、
   前記凹部は、前記積層方向に沿った対向する側面のうちの一方の側面が前記接続層における前記積層方向に沿った側面と同一平面上に位置している半導体装置の製造方法であって、
   前記第１半導体層を用意することと、
   前記第１半導体層上に、前記中間層を構成する第２導電型の第１構成層（４０）を形成することと、
   前記第１構成層上に、前記接続層および前記ガードリング層を構成する第２導電型の第２構成層（４１）を形成することと、
   前記第２構成層をパターニングして前記接続層および前記ガードリング層を形成することと、を行い、
   前記接続層および前記ガードリング層を形成することでは、ドライエッチングによって前記第２構成層をパターニングし、
   前記接続層および前記ガードリング層を形成することの後、前記ドライエッチングを続けて行うことにより、前記第１構成層のうちの前記接続層と前記ガードリング層との間に位置する部分に前記凹部を形成することを行う半導体装置の製造方法。
8. 前記凹部を形成することの後、前記第１構成層における前記中間層となる部分の外側にイオン注入を行って熱処理を行うことにより、第１導電型領域（５２）を有する分離部（５０）を形成することを行う請求項７に記載の半導体装置の製造方法。
9. 前記凹部を形成することの後、前記第１構成層における前記中間層となる部分の外側にトレンチ（５１）を形成することと、前記トレンチ内に第１導電型領域（５２）を形成することと、を行うことによって分離部（５０）を形成することを行う請求項７に記載の半導体装置の製造方法。

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