以下、本発明の実施の形態について図を参照して説明する。
[実施の形態1]
はじめに、本発明の実施の形態1について図1を用いて説明する。図1は、本発明の実施の形態1におけるアバランシェフォトダイオードの構成を示す構成図である。図1では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板101の上に、第1コンタクト層102,光吸収層103,第1電界制御層104,アバランシェ層105,第2電界制御層106,電界緩和層107,および第2コンタクト層108が、これらの順に積層されている。
第1コンタクト層102は、第1導電型のIII−V族化合物半導体から構成され、 光吸収層103は、III−V族化合物半導体から構成され、第1電界制御層104は、第1導電型のIII−V族化合物半導体から構成され、アバランシェ層105は、アンドープのIII−V族化合物半導体から構成され、第2電界制御層106は、第2導電型のIII−V族化合物半導体から構成されている。
また、電界緩和層107は、III−V族化合物半導体から構成され、第2コンタクト層108は、第2導電型のIII−V族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層107および電界緩和層107より上の層は、電界緩和層107の下層より内側に配置され、電界緩和層107および電界緩和層107より上の層は、光吸収層103より小さい面積に形成されて光吸収層103の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層107は、動作時に、アバランシェ層105より電界強度が低い状態とされている。
なお、実施の形態1では、第1電界制御層104,アバランシェ層105,第2電界制御層106,電界緩和層107,および第2コンタクト層108が、平面視で同一の形状とされている。実施の形態1では、第1電界制御層104および第1電界制御層104より上の層が、光吸収層103より小さい面積に形成されている。
なお、当然ではあるが、光吸収層103は、目的とする光の波長に対応するバンドギャップエネルギーのIII−V族化合物半導体から構成され、他の層は、光吸収層103とは、異なるバンドギャップエネルギーのIII−V族化合物半導体から構成されている。また、第1電界制御層104,第2電界制御層106のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層105のバンドギャップエネルギー以下となっていればよい。なお、第1導電型がp型であり、第2導電型がn型であればよい。また、第1導電型がn型であり、第2導電型がp型であってもよい。
例えば、基板101は、鉄をドープすることで高抵抗とされた半絶縁性のInPからなる半導体基板であればよい。また、第1コンタクト層102は、高濃度に不純物が導入されたp型のInAlGaAsから構成されていればよい。また、光吸収層103は、InGaAsから構成されていればよい。
また、第1電界制御層104は、p型のInAlAsから構成されていればよい。また、アバランシェ層105は、アンドープのInAlAsから構成されていればよい。また、第2電界制御層106は、n型のInAlAsから構成されていればよい。また、電界緩和層107は、アンドープのInPから構成されていればよい。また、第2コンタクト層108は、高濃度に不純物が導入されたn型のInGaAsPから構成されていればよい。
なお、光吸収層103,第1電界制御層104,アバランシェ層105,第2電界制御層106,電界緩和層107,および第2コンタクト層108は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層103は、円柱形状の第1メサに加工され、第1電界制御層104,アバランシェ層105,第2電界制御層106,電界緩和層107,および第2コンタクト層108は、第1メサより小さい径とした円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサの基板法線方向の中心軸となっていればよい。
また、第2コンタクト層108には、リング状の第1電極111が接続し、第1コンタクト層102には、第2電極112が接続している。例えば、第2コンタクト層108の側より光が入射する。また、メサの側面(側壁)は、SiN、SiO2、BCB、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜(不図示)で保護されている。なお、図示していないが、第1電極111および第2電極112には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板101上に、p型のInAlGaAs(第1コンタクト層102)、アンドープのInGaAs(光吸収層103)、p型のInAlAs(第1電界制御層104)、アンドープのInAlAs(アバランシェ層105)、n型のInAlAs(第2電界制御層106)、アンドープのInP(電界緩和層107)、およびn型のInGaAsP(第2コンタクト層108)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長(MOVPE)法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極111を形成する。例えば、第1電極111となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層108)にオーミック接続する第1電極111が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、まず、アンドープのInGaAs、p型のInAlAs、アンドープのInAlAs、n型のInAlAs、アンドープのInPの層をパターニングし、平面視で前述した第2メサと同じ形状を形成する。このパターニングにより、第1電界制御層104,アバランシェ層105,第2電界制御層106,電界緩和層107,第2コンタクト層108を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAsの層をパターニングし、前述した第1メサを形成する。このパターニングにより、このパターニングにより、光吸収層103が形成される。また、形成した第1メサの周囲には、一部の第1コンタクト層102が露出する。
最後に、上記パターニングにより露出した第1コンタクト層102の上に、第2電極112を形成する。第2電極112は、チタン層/白金層/金層の3層構造とする。第1電極111と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極112を形成すればよい。
次に、実施の形態1におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図2を用いて説明する。図2において、実線は、図1のAA’線における電界強度プロファイルを示し、点線は、図1のBB’線における電界強度プロファイルを示している。
素子が動作する電圧において、素子中心部は、第1電界制御層104,第2電界制御層106は空乏化しており、実線で示すように、光吸収層103ならびに電界緩和層107にも一定の電界が生じている。
これに対し、BB’線の領域の光吸収層103の周辺部(側面)は、第1電界制御層104,アバランシェ層105,第2電界制御層106が存在せず、いかなるバイアス印加条件においてもこの部分に電界は生じない。また、アバランシェ層105は、メサ側面を除き、表面が露出しておらず、またアバランシェ層105の外径よりも小さいメサも存在しない。このため、アバランシェ層105にエッジ電界は生じず、表面露出による劣化の懸念も小さい。これらの結果、光吸収層103の周辺部の劣化およびアバランシェ層105の劣化に起因した素子故障が抑制できるようになる。
[実施の形態2]
次に、本発明の実施の形態2について図3を用いて説明する。図3は、本発明の実施の形態2におけるアバランシェフォトダイオードの構成を示す構成図である。図3では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板201の上に、第1コンタクト層202,光吸収層203,第1電界制御層204,アバランシェ層205,第2電界制御層206,電界緩和層207,および第2コンタクト層208が、これらの順に積層されている。
第1コンタクト層202は、第1導電型のIII−V族化合物半導体から構成され、 光吸収層203は、III−V族化合物半導体から構成され、第1電界制御層204は、第1導電型のIII−V族化合物半導体から構成され、アバランシェ層205は、アンドープのIII−V族化合物半導体から構成され、第2電界制御層206は、第2導電型のIII−V族化合物半導体から構成されている。
また、電界緩和層207は、III−V族化合物半導体から構成され、第2コンタクト層208は、第2導電型のIII−V族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層207および電界緩和層207より上の層は、電界緩和層207の下層より内側に配置され、電界緩和層207および電界緩和層207より上の層は、光吸収層203より小さい面積に形成されて光吸収層203の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層207は、動作時に、アバランシェ層205より電界強度が低い状態とされている。また、第1電界制御層204,アバランシェ層205,第2電界制御層206,電界緩和層207が、平面視で同一の形状とされている。
上述した構成は、前述した実施の形態1と同様である。実施の形態2では、第1電界制御層204および第1電界制御層204より上の層が、光吸収層203より小さい面積に形成されていることに加え、第2コンタクト層208が、電界緩和層207より小さい面積に形成されている。また、第2コンタクト層208は、電界緩和層207の形成領域の内側に配置されている。
なお、光吸収層203は、目的とする光の波長に対応するバンドギャップエネルギーのIII−V族化合物半導体から構成され、他の層は、光吸収層203とは、異なるバンドギャップエネルギーのIII−V族化合物半導体から構成されている。また、第1電界制御層204,第2電界制御層206のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層205のバンドギャップエネルギー以下となっていればよい。なお、第1導電型がp型であり、第2導電型がn型であればよい。また、第1導電型がn型であり、第2導電型がp型であってもよい。
例えば、基板201は、鉄をドープすることで高抵抗とされた半絶縁性のInPからなる半導体基板であればよい。また、第1コンタクト層202は、高濃度に不純物が導入されたp型のInAlGaAsから構成されていればよい。また、光吸収層203は、InGaAsから構成されていればよい。
また、第1電界制御層204は、p型のInAlAsから構成されていればよい。また、アバランシェ層205は、アンドープのInAlAsから構成されていればよい。また、第2電界制御層206は、n型のInAlAsから構成されていればよい。また、電界緩和層207は、アンドープのInPから構成されていればよい。また、第2コンタクト層208は、高濃度に不純物が導入されたn型のInGaAsPから構成されていればよい。
なお、光吸収層203,第1電界制御層204,アバランシェ層205,第2電界制御層206,電界緩和層207,および第2コンタクト層208は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層203は、円柱形状の第1メサに加工され、第1電界制御層204,アバランシェ層205,第2電界制御層206,および電界緩和層207は、第1メサより小さい径の円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。また、第2コンタクト層208は、第2メサより小さい径の円柱形状の第3メサに加工され、平面視で第2メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサおよび第3メサの基板法線方向の中心軸となっていればよい。
また、第2コンタクト層208には、リング状の第1電極211が接続し、第1コンタクト層202には、第2電極212が接続している。例えば、第2コンタクト層208の側より光が入射する。また、メサの側面(側壁)は、SiN、SiO2、BCB、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜(不図示)で保護されている。なお、図示していないが、第1電極211および第2電極212には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板201上に、p型のInAlGaAs(第1コンタクト層202)、アンドープのInGaAs(光吸収層203)、p型のInAlAs(第1電界制御層204)、アンドープのInAlAs(アバランシェ層205)、n型のInAlAs(第2電界制御層206)、アンドープのInP(電界緩和層207)、およびn型のInGaAsP(第2コンタクト層208)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極211を形成する。例えば、第1電極211となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層208)にオーミック接続する第1電極211が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、まず、n型のInGaAsPの層をパターニングし、前述した第3メサを形成する。このパターニングにより、第2コンタクト層208を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、p型のInAlAs、アンドープのInAlAs、n型のInAlAs、およびアンドープのInPをパターニングし、前述した第2メサを形成する。このパターニングにより、第1電界制御層204,アバランシェ層205,第2電界制御層206,電界緩和層207を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAsの層をパターニングし、平面視で前述した第1メサと同じ形このパターニングにより、光吸収層203が形成される。また、形成したメサ部の周囲には、一部の第1コンタクト層202が露出する。
最後に、上記パターニングにより露出した第1コンタクト層202の上に、第2電極212を形成する。第2電極212は、チタン層/白金層/金層の3層構造とする。第1電極211と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極212を形成すればよい。
次に、実施の形態2におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図4を用いて説明する。図4において、実線は、図3のAA’線における電界強度プロファイルを示し、一点鎖線は、図3のBB’線における電界強度プロファイルを示し、点線は、図3のCC’線における電界強度プロファイルを示している。
前述した実施形態1では、光吸収層の周辺部の電界は完全に緩和できるものの、素子構造に起因するエッジ電界が、光吸収層に加わる懸念があった。実施の形態2によれば、素子が動作する電圧において、AA’線の部分の素子中心部では、第1電界制御層204,第2電界制御層206は空乏化しており、実線で示すように、光吸収層203ならびに電界緩和層207にも一定の電界が生じている。
これに対し、第2メサの周辺部のBB’線の部分では、第2コンタクト層208が形成されていないため、図4の一点鎖線で示すように、空乏化していない電界緩和層207における電界の増大は起きない。また、光吸収層203(第1メサ)の周辺部のC−C’線の部分では、第1電界制御層204,アバランシェ層205,第2電界制御層206が存在しないため、図4の点線で示すように、いかなるバイアス印加条件においても電界は生じない。
上述した構成においては、素子動作電圧における電界強度は、素子中心部のみに非常に強く生じ、第2メサの周辺部(側面)においては第1電界制御層204の空乏化が第2電界制御層206の空乏化よりも早く完了した場合に限り、光吸収層203に弱く生じる。
このように、実施の形態2によれば、素子の動作領域は、第1メサおよび第2メサの外径によらず、第3メサ(第2コンタクト層208)の外径によって支配される。また、アバランシェ層205は、メサ側面を除いて表面露出していない。また、動作状態での電界強度は、第3メサの外径によって支配されるため、アバランシェ層205周辺部(側面)の電界強度は、動作状態での素子中心部の電界強度よりも小さい。また、第3メサに起因する、アバランシェ層205に生じるエッジ電界については、電界緩和層207の存在により緩和される。
これらの結果、実施の形態2によれば、光吸収層203の側部の劣化およびアバランシェ層205の劣化に起因した素子故障を抑制できるようになる。更に、実施の形態2によれば、アバランシェ層205の側部の劣化に起因する素子故障も抑制する。この結果、実施の形態2によれば、素子の安定性および信頼性を向上させることができるようになる。
[実施の形態3]
次に、本発明の実施の形態3について図5を用いて説明する。図5は、本発明の実施の形態3におけるアバランシェフォトダイオードの構成を示す構成図である。図5では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板301の上に、第1コンタクト層302,光吸収層303,第1電界制御層304,アバランシェ層305,第2電界制御層306,電界緩和層307,および第2コンタクト層308が、これらの順に積層されている。
第1コンタクト層302は、第1導電型のIII−V族化合物半導体から構成され、 光吸収層303は、III−V族化合物半導体から構成され、第1電界制御層304は、第1導電型のIII−V族化合物半導体から構成され、アバランシェ層305は、アンドープのIII−V族化合物半導体から構成され、第2電界制御層306は、第2導電型のIII−V族化合物半導体から構成されている。
また、電界緩和層307は、III−V族化合物半導体から構成され、第2コンタクト層308は、第2導電型のIII−V族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層307および電界緩和層307より上の層は、電界緩和層307の下層より内側に配置され、電界緩和層307および電界緩和層307より上の層は、光吸収層303より小さい面積に形成されて光吸収層303の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層307は、動作時に、アバランシェ層305より電界強度が低い状態とされている。
また、実施の形態3では、光吸収層303,第1電界制御層304,アバランシェ層305,第2電界制御層306が、平面視で同一の形状とされている。実施の形態3では、電界緩和層307および電界緩和層307より上の層が、光吸収層303より小さい面積に形成されている。ここで、実施の形態3では、光吸収層303,第1電界制御層304,アバランシェ層305,第2電界制御層306が、平面視で同一の形状とされているので、これらの積層構造に比較して、電界緩和層307および電界緩和層307より上の層が、小さい面積に形成されていることになる。
なお、光吸収層303は、目的とする光の波長に対応するバンドギャップエネルギーのIII−V族化合物半導体から構成され、他の層は、光吸収層303とは、異なるバンドギャップエネルギーのIII−V族化合物半導体から構成されている。また、第1電界制御層304,第2電界制御層306のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層305のバンドギャップエネルギー以下となっていればよい。なお、第1導電型がp型であり、第2導電型がn型であればよい。また、第1導電型がn型であり、第2導電型がp型であってもよい。
例えば、基板301は、鉄をドープすることで高抵抗とされた半絶縁性のInPからなる半導体基板であればよい。また、第1コンタクト層302は、高濃度に不純物が導入されたp型のInAlGaAsから構成されていればよい。また、光吸収層303は、InGaAsから構成されていればよい。
また、第1電界制御層304は、p型のInAlAsから構成されていればよい。また、アバランシェ層305は、アンドープのInAlAsから構成されていればよい。また、第2電界制御層306は、n型のInGaAsPから構成されていればよい。また、電界緩和層307は、アンドープのInPから構成されていればよい。また、第2コンタクト層308は、高濃度に不純物が導入されたn型のInGaAsPから構成されていればよい。
実施の形態3では、光吸収層303,第1電界制御層304,アバランシェ層305,第2電界制御層306,電界緩和層307,および第2コンタクト層308は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層303,第1電界制御層304,アバランシェ層305,第2電界制御層306は、円柱形状の第1メサに加工され,電界緩和層307および第2コンタクト層308は、第1メサより小さい径の円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサの基板法線方向の中心軸となっていればよい。
また、第2コンタクト層308には、リング状の第1電極311が接続し、第1コンタクト層302には、第2電極312が接続している。例えば、第2コンタクト層308の側より光が入射する。また、メサの側面(側壁)は、SiN、SiO2、BCB、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜(不図示)で保護されている。なお、図示していないが、第1電極311および第2電極312には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板301上に、p型のInAlGaAs(第1コンタクト層302)、アンドープのInGaAs(光吸収層303)、p型のInAlAs(第1電界制御層304)、アンドープのInAlAs(アバランシェ層305)、n型のInGaAsP(第2電界制御層306)、アンドープのInP(電界緩和層307)、およびn型のInGaAsP(第2コンタクト層308)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長(MOVPE)法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極311を形成する。例えば、第1電極311となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層308)にオーミック接続する第1電極311が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInP、およびn型のInGaAsPの層をパターニングし、前述した第2メサを形成する。このパターニングにより、電界緩和層307,第2コンタクト層308を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAs、p型のInAlAs、アンドープのInAlAs、n型のInGaAsPの層をパターニングし、平面視で前述した第1メサと同じ形状を形成する。このパターニングにより、光吸収層303、第1電界制御層304,アバランシェ層305,第2電界制御層306が形成される。また、形成した第1メサの周囲には、一部の第1コンタクト層302が露出する。
最後に、上記パターニングにより露出した第1コンタクト層302の上に、第2電極312を形成する。第2電極312は、チタン層/白金層/金層の3層構造とする。第1電極311と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極312を形成すればよい。
ところで、実施の形態3では、第2電界制御層306を、化学的により安定なInGaAsPから構成している。これは、第2電界制御層306は、上面の周辺部が、電界緩和層307より外側に配置され、露出するためである。InGaAsPは、InAlAs,InAlGaAsなどのAlを含む化合物半導体に比較して、一般的に酸化しにくい。このため、表面に露出するような場合に、エレクトロマイグレーションなどによる欠陥の成長に伴う素子の摩耗故障が起きにくい。このため、実施の形態3における素子構造では、第2電界制御層306がInGaAsPから構成されていると、InAlAs,InAlGaAsなどの場合と比較して、よりよいものとなる。なお、第2電界制御層306は、InAlAs,InAlGaAsから構成してもよいことは言うまでもない。
次に、実施の形態3におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図6を用いて説明する。図6において、実線は、図5のAA’線における電界強度プロファイルを示し、点線は、図5のBB’線における電界強度プロファイルを示している。
実施の形態3によれば、光吸収層303上には、光吸収層303と同じ外径とされた第1電界制御層304,アバランシェ層305,第2電界制御層306が存在し、光吸収層303上には直接的なエッジ部分が存在しない。このため、光吸収層303へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、AA’線の部分の素子中心部では、第1電界制御層304,第2電界制御層306は空乏化しており、実線で示すように、光吸収層303ならびに電界緩和層307にも一定の電界が生じている。
これに対し、第1メサの周辺部のBB’線の部分(第2メサの外側)では、図6の点線で示すように、第1電界制御層304,第2電界制御層306の空乏化が完了した時点で、光吸収層303の電界の増大は停止する。結果として、実施の形態3の構造においては、動作状態で光吸収層303の周辺部には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層303の周辺部は、第1電界制御層304,第2電界制御層306の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第2電界制御層306が先に空乏化するよう設計した場合、光吸収層303の周辺部(側面)の電界強度はほぼ0に近い状態となる。
アバランシェ層305の動作状態の電界強度は、実線で示すように、第2メサ(電界緩和層307)の直下が最も高く、点線で示すように、第1メサ周辺部の電界強度は緩和されている。アバランシェ層305に一定のエッジ電界は生じるものの、アバランシェ層305は、側面を除き表面露出していない。このため、アバランシェ層305の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
以上に説明したように、実施の形態3によれば、光吸収層303周辺部の劣化に起因した素子故障を抑制できるとともに、光吸収層303に加わるエッジ電界をより低減でき、更にアバランシェ層305の周辺部および表面の劣化に起因する素子故障も抑制できる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
[実施の形態4]
次に、本発明の実施の形態4について図7を用いて説明する。図7は、本発明の実施の形態4におけるアバランシェフォトダイオードの構成を示す構成図である。図7では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板401の上に、第1コンタクト層402,光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層406,電界緩和層407,および第2コンタクト層408が、これらの順に積層されている。
第1コンタクト層402は、第1導電型のIII−V族化合物半導体から構成され、 光吸収層403は、III−V族化合物半導体から構成され、第1電界制御層404は、第1導電型のIII−V族化合物半導体から構成され、アバランシェ層405は、アンドープのIII−V族化合物半導体から構成され、第2電界制御層406は、第2導電型のIII−V族化合物半導体から構成されている。
また、電界緩和層407は、III−V族化合物半導体から構成され、第2コンタクト層408は、第2導電型のIII−V族化合物半導体から構成されている。
上述した構成に加え、まず、電界緩和層407および電界緩和層407より上の層は、電界緩和層407の下層より内側に配置され、電界緩和層407および電界緩和層407より上の層は、光吸収層403より小さい面積に形成されて光吸収層403の形成領域の内側に配置されている。これらは平面視の状態である。なお、「内側に配置」は、平面の形状が同一の場合も含まれている。また、電界緩和層407は、動作時に、アバランシェ層405より電界強度が低い状態とされている。
また、実施の形態4では、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層406が、平面視で同一の形状とされている。実施の形態4では、電界緩和層407および電界緩和層407より上の層が、光吸収層403より小さい面積に形成されている。ここで、実施の形態4では、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層406が、平面視で同一の形状とされているので、これらの積層構造に比較して、電界緩和層407および電界緩和層407より上の層が、小さい面積に形成されていることになる。
上述した構成は、前述した実施の形態3と同様である。実施の形態4では、第1電界制御層404および第1電界制御層404より上の層が、光吸収層403より小さい面積に形成されていることに加え、第2コンタクト層408が、電界緩和層407より小さい面積に形成されている。また、第2コンタクト層408は、電界緩和層407の形成領域の内側に配置されている。
なお、光吸収層403は、目的とする光の波長に対応するバンドギャップエネルギーのIII−V族化合物半導体から構成され、他の層は、光吸収層403とは、異なるバンドギャップエネルギーのIII−V族化合物半導体から構成されている。また、第1電界制御層404,第2電界制御層406のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層405のバンドギャップエネルギー以下となっていればよい。なお、第1導電型がp型であり、第2導電型がn型であればよい。また、第1導電型がn型であり、第2導電型がp型であってもよい。
例えば、基板401は、鉄をドープすることで高抵抗とされた半絶縁性のInPからなる半導体基板であればよい。また、第1コンタクト層402は、高濃度に不純物が導入されたp型のInAlGaAsから構成されていればよい。また、光吸収層403は、InGaAsから構成されていればよい。
また、第1電界制御層404は、p型のInAlAsから構成されていればよい。また、アバランシェ層405は、アンドープのInAlAsから構成されていればよい。また、第2電界制御層406は、n型のInGaAsPから構成されていればよい。また、電界緩和層407は、アンドープのInPから構成されていればよい。また、第2コンタクト層408は、高濃度に不純物が導入されたn型のInGaAsPから構成されていればよい。
実施の形態4では、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層406,電界緩和層407,および第2コンタクト層408は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層406は、円柱形状の第1メサに加工され,電界緩和層407は、第1メサより小さい径の円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。また、第2コンタクト層408は、第2メサより小さい径の円柱形状の第3メサに加工され、平面視で第2メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサおよび第3メサの基板法線方向の中心軸となっていればよい。
また、第2コンタクト層408には、リング状の第1電極411が接続し、第1コンタクト層402には、第2電極412が接続している。例えば、第2コンタクト層408の側より光が入射する。また、メサの側面(側壁)は、SiN、SiO2、BCB、ポリイミドなどの層、またはこれらを多層構成としたパッシベーション膜(不図示)で保護されている。なお、図示していないが、第1電極411および第2電極412には、各々引き出し配線が接続され、電位が印加可能とされている。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板401上に、p型のInAlGaAs(第1コンタクト層402)、アンドープのInGaAs(光吸収層403)、p型のInAlAs(第1電界制御層404)、アンドープのInAlAs(アバランシェ層405)、n型のInGaAsP(第2電界制御層406)、アンドープのInP(電界緩和層407)、およびn型のInGaAsP(第2コンタクト層408)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極411を形成する。例えば、第1電極411となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層408)にオーミック接続する第1電極411が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、n型のInGaAsPの層をパターニングし、前述した第3メサを形成する。このパターニングにより、第2コンタクト層408が形成される。次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInPの層をパターニングし、前述した第2メサを形成する。このパターニングにより、電界緩和層407を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAs、p型のInAlAs、アンドープのInAlAs、n型のInGaAsPをパターニングし、平面視で前述した第1メサと同じ形状を形成する。このパターニングにより、第1メサの光吸収層403、第1電界制御層404,アバランシェ層405,第2電界制御層406が形成される。また、形成したメサ部の周囲には、一部の第1コンタクト層402が露出する。
最後に、上記パターニングにより露出した第1コンタクト層402の上に、第2電極412を形成する。第2電極412は、チタン層/白金層/金層の3層構造とする。第1電極411と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極412を形成すればよい。
ところで、実施の形態4でも、前述した実施の形態3と同様に、第2電界制御層406を、化学的により安定なInGaAsPから構成している。なお、第2電界制御層406は、InAlAs,InAlGaAsから構成してもよいことは言うまでもない。
次に、実施の形態4におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図8を用いて説明する。図8において、実線は、図7のAA’線における電界強度プロファイルを示し、点線は、図7のBB’線における電界強度プロファイルを示し、一点鎖線は、図7のCC’線における電界強度プロファイルを示している。
実施の形態4によれば、前述した実施の形態3と同様に、光吸収層403上には、光吸収層403と同じ外径とされた第1電界制御層404,アバランシェ層405,第2電界制御層406が存在し、光吸収層403上には直接的なエッジ部分が存在しない。このため、光吸収層403へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、AA’線の部分の素子中心部では、第1電界制御層404,第2電界制御層406は空乏化しており、実線で示すように、光吸収層403ならびに電界緩和層407にも一定の電界が生じている。
これに対し、第1メサの周辺部のBB’線の部分(第2メサの外側)では、図8の点線で示すように、第1電界制御層404,第2電界制御層406の空乏化が完了した時点で、光吸収層403の電界の増大は停止する。結果として、実施の形態4の構造においては、動作状態で光吸収層403の周辺部(側面)には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層403の周辺部は、第1電界制御層404,第2電界制御層406の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第2電界制御層406が先に空乏化するよう設計した場合、光吸収層403の周辺部の電界強度はほぼ0に近い状態となる。
アバランシェ層405の動作状態の電界強度は、実線で示すように、第2メサ(電界緩和層407)の直下が最も高く、点線で示すように、第1メサ周辺部の電界強度は緩和されている。アバランシェ層405に一定のエッジ電界は生じるものの、アバランシェ層405は、側面を除き表面露出していない。このため、アバランシェ層405の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
加えて、実施の形態4では、第2メサ(電界緩和層407)の周辺部のBB’線での部分では、第2コンタクト層408が形成されていないため、電界の増加は起きない。このように、実施の形態4では、実施の形態3と異なり、第2メサ周辺部の電界も緩和されているため、アバランシェ層405に生じるエッジ電界は十分に緩和されている。
以上に説明したように、実施の形態4によれば、光吸収層403周辺部の劣化に起因した素子故障を抑制でき、光吸収層403に加わるエッジ電界を更に低減でき、また、アバランシェ層405の周辺部および表面の劣化に起因する素子故障も抑制できる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
[実施の形態5]
次に、本発明の実施の形態5について図9を用いて説明する。図9は、本発明の実施の形態5におけるアバランシェフォトダイオードの構成を示す構成図である。図9では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板401の上に、第1コンタクト層402,光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層506,電界緩和層407,および第2コンタクト層408が、これらの順に積層されている。
上述した各層の構成は、第2電界制御層506以外は、前述した実施の形態4と同様である。実施の形態5では、第2電界制御層506が、基板401より離れるに従って、平面視の径が小さくなっている。実施の形態5では、第2電界制御層506が、アバランシェ層405側の部分は、光吸収層403と同形状に形成され、基板401(アバランシェ層405)より離れるに従って、平面視の径が徐々に小さくなっている。なお、第2電界制御層506のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層405のバンドギャップエネルギー以下となっていればよい。例えば、第2電界制御層506は、n型のInGaAsPから構成されていればよい。
実施の形態5では、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層506,電界緩和層407,および第2コンタクト層408は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層506は、円柱形状の第1メサに加工され,電界緩和層407は、第1メサより小さい径の円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。また、第2コンタクト層408は、第2メサより小さい径の円柱形状の第3メサに加工され、平面視で第2メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサおよび第3メサの基板法線方向の中心軸となっていればよい。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板401上に、p型のInAlGaAs(第1コンタクト層402)、アンドープのInGaAs(光吸収層403)、p型のInAlAs(第1電界制御層404)、アンドープのInAlAs(アバランシェ層405)、n型のInGaAsP(第2電界制御層506)、アンドープのInP(電界緩和層407)、およびn型のInGaAsP(第2コンタクト層408)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極411を形成する。例えば、第1電極411となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層408)にオーミック接続する第1電極411が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、n型のInGaAsPの層をパターニングし、前述した第3メサを形成する。このパターニングにより、第2コンタクト層408が形成される。次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInPの層をパターニングし、前述した第2メサを形成する。このパターニングにより、電界緩和層407を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAs、p型のInAlAs、アンドープのInAlAs、n型のInGaAsPをパターニングし、平面視で前述した第1メサと同じ形状を形成する。このパターニングにより、第1メサの光吸収層403、第1電界制御層404,アバランシェ層405,第2電界制御層506が形成される。また、形成したメサ部の周囲には、一部の第1コンタクト層402が露出する。
ここで、実施の形態5では、上述したエッチングにおいて用いるn型のInGaAsP層上に形成するレジストマスクパターンの密着性を意図的に低下させておく。レジストマスクパターンは、n型のInGaAsP層の上に接して形成され、これらの間の密着性を低下させておく。このことにより、レジストパターンの周縁部の下層との界面に、エッチング液が浸入する状態となる。このため、エッチング時間などを制御することにより、n型のInGaAsP層の側面のエッチング形状を制御することが可能となり、前述したように、上方に行くほど平面視の径が徐々に小さくなる、断面がテーパー形状の第2電界制御層506が形成できる。
最後に、上記パターニングにより露出した第1コンタクト層402の上に、第2電極412を形成する。第2電極412は、チタン層/白金層/金層の3層構造とする。第1電極411と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極412を形成すればよい。
ところで、実施の形態5でも、前述した実施の形態3と同様に、第2電界制御層506を、化学的により安定なInGaAsPから構成している。なお、第2電界制御層506は、InAlAs,InAlGaAsから構成してもよいことは言うまでもない。
次に、実施の形態5におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図10を用いて説明する。図10において、実線は、図9のAA’線における電界強度プロファイルを示し、一点鎖線は、図9のBB’線における電界強度プロファイルを示し、点線は、図9のCC’線における電界強度プロファイルを示している。
実施の形態5によれば、前述した実施の形態3と同様に、光吸収層403上には、光吸収層403と同じ外径とされた第1電界制御層404,アバランシェ層405,第2電界制御層506が存在し、光吸収層403上には直接的なエッジ部分が存在しない。このため、光吸収層403へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、AA’線の部分の素子中心部では、第1電界制御層404,第2電界制御層506は空乏化しており、実線で示すように、光吸収層403ならびに電界緩和層407にも一定の電界が生じている。
これに対し、第1メサの周辺部のBB’線の部分(第2メサの外側)では、図8の点線で示すように、第1電界制御層404,第2電界制御層506の空乏化が完了した時点で、光吸収層403の電界の増大は停止する。結果として、実施の形態5の構造においては、動作状態で光吸収層403の周辺部には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層403の周辺部は、第1電界制御層404,第2電界制御層506の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第2電界制御層506が先に空乏化するよう設計した場合、光吸収層403の周辺部の電界強度はほぼ0に近い状態となる。
アバランシェ層405の動作状態の電界強度は、実線で示すように、第2メサ(電界緩和層407)の直下が最も高く、点線で示すように、第1メサ周辺部の電界強度は緩和されている。アバランシェ層405に一定のエッジ電界は生じるものの、アバランシェ層405は、側面を除き表面露出していない。このため、アバランシェ層405の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
また、実施の形態5でも、第2メサ(電界緩和層407)の周辺部のBB’線での部分では、第2コンタクト層408が形成されていないため、電界の増加は起きない。このように、実施の形態5では、実施の形態3と異なり、第2メサ周辺部の電界も緩和されているため、アバランシェ層405に生じるエッジ電界は十分に緩和されている。
また、実施の形態5では、側面をテーパー形状とした第2電界制御層506を備えている。このテーパー部(CC’線部)における第2電界制御層506は、これより内側の領域(BB’線部)の第2電界制御層506より薄くなる。このため、電圧印加時において、テーパー部の第2電界制御層506の空乏化が先に完了する。光吸収層403の側部電界強度の上昇は、先述のとおり、第2電界制御層506の空乏化が完了した時点で停止する。従って、テーパー部(CC’線部)の光吸収層403の電界強度は、第1メサ側部(BB’線部)の電界強度よりも低く保たれる。
以上に説明したように、実施の形態5によれば、光吸収層403周辺部の劣化に起因した素子故障を抑制でき、光吸収層403に加わるエッジ電界を更に低減でき、また、アバランシェ層405の周辺部および表面の劣化に起因する素子故障も抑制できる。特に、光吸収層403の周辺部の劣化に起因した素子故障が、前述した実施の形態4に比較して更に抑制できるようになる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
[実施の形態6]
次に、本発明の実施の形態6について図11を用いて説明する。図11は、本発明の実施の形態6におけるアバランシェフォトダイオードの構成を示す構成図である。図11では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板401の上に、第1コンタクト層402,光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層606,電界緩和層407,および第2コンタクト層408が、これらの順に積層されている。
上述した各層の構成は、第2電界制御層606以外は、前述した実施の形態4,5と同様である。実施の形態6では、第2電界制御層606が、アバランシェ層405側の部分は、光吸収層403と同形状に形成され、基板401(光吸収層403)より離れるに従って、平面視の径が小さくなっている。実施の形態6では、第2電界制御層606が、基板401に近い側の光吸収層403と同形状の下側第2電界制御層606aと、下側第2電界制御層606aの上に形成されて下側第2電界制御層606aより小さい径の上側第2電界制御層606bとから構成されている。
なお、第2電界制御層606(下側第2電界制御層606a,上側第2電界制御層606b)のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層405のバンドギャップエネルギー以下となっていればよい。例えば、下側第2電界制御層606aは、n型のInAlAsから構成されていればよい。また、上側第2電界制御層606bは、n型のInPから構成されていればよい。
実施の形態6では、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層606,電界緩和層407,および第2コンタクト層408は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層606は、円柱形状の第1メサに加工され,電界緩和層407は、第1メサより小さい径の円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。また、第2コンタクト層408は、第2メサより小さい径の円柱形状の第3メサに加工され、平面視で第2メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサおよび第3メサの基板法線方向の中心軸となっていればよい。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板401上に、p型のInAlGaAs(第1コンタクト層402)、アンドープのInGaAs(光吸収層403)、p型のInAlAs(第1電界制御層404)、アンドープのInAlAs(アバランシェ層405)、n型のInAlAs(下側第2電界制御層606a)、n型のInP(上側第2電界制御層606b)、アンドープのInP(電界緩和層407)、およびn型のInGaAsP(第2コンタクト層408)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極411を形成する。例えば、第1電極411となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層408)にオーミック接続する第1電極411が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、n型のInGaAsPの層をパターニングし、前述した第3メサを形成する。このパターニングにより、第2コンタクト層408が形成される。次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInPの層をパターニングし、前述した第2メサを形成する。このパターニングにより、電界緩和層407を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)によりn型のInPの層をパターニングし、上側第2電界制御層606bを形成する。上側第2電界制御層606bは、第2メサより大きく、第3メサより小さな径とする。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAs、p型のInAlAs、アンドープのInAlAs、n型のInAlAsをパターニングし、平面視で前述した第1メサと同じ形状を形成する。このパターニングにより、第1メサの光吸収層403、第1電界制御層404,アバランシェ層405,下側第2電界制御層606aが形成される。また、形成したメサ部の周囲には、一部の第1コンタクト層402が露出する。
ここで、上述した製造プロセスによれば、下側第2電界制御層606aの上には、第3メサより小さな径の上側第2電界制御層606bが形成される。このため、下側第2電界制御層606aおよび上側第2電界制御層606bから構成される第2電界制御層606は、基板401より離れるに従って、平面視の径が小さい形状となる。
最後に、上記パターニングにより露出した第1コンタクト層402の上に、第2電極412を形成する。第2電極412は、チタン層/白金層/金層の3層構造とする。第1電極411と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極412を形成すればよい。
次に、実施の形態6におけるアバランシェフォトダイオードの素子動作状態における、各層の積層方向の電界強度プロファイルについて、図12を用いて説明する。図12において、実線は、図11のAA’線における電界強度プロファイルを示し、一点鎖線は、図11のBB’線における電界強度プロファイルを示し、点線は、図11のCC’線における電界強度プロファイルを示している。
実施の形態6によれば、前述した実施の形態3と同様に、光吸収層403上には、光吸収層403と同じ外径とされた第1電界制御層404,アバランシェ層405,第2電界制御層606が存在し、光吸収層403上には直接的なエッジ部分が存在しない。このため、光吸収層403へのより顕著なエッジ電界緩和が期待できる。
素子が動作する電圧において、AA’線における部分の素子中心部では、第1電界制御層404,第2電界制御層606は空乏化しており、実線で示すように、光吸収層403ならびに電界緩和層407にも一定の電界が生じている。
これに対し、第1メサの周辺部のBB’線の部分(第2メサの外側)では、図12の点線で示すように、第1電界制御層404,第2電界制御層606の空乏化が完了した時点で、光吸収層403の電界の増大は停止する。結果として、実施の形態6の構造においては、動作状態で光吸収層403の周辺部には、一定量の電界が生じている。
しかしながら、上述したように、光吸収層403の周辺部は、第1電界制御層404,第2電界制御層606の空乏化が完了した時点で停止するため、非常に弱い電界強度にとどまる。特に、第2電界制御層606が先に空乏化するよう設計した場合、光吸収層403の周辺部の電界強度はほぼ0に近い状態となる。
アバランシェ層405の動作状態の電界強度は、実線で示すように、第2メサ(電界緩和層407)の直下が最も高く、点線で示すように、第1メサ周辺部の電界強度は緩和されている。アバランシェ層405に一定のエッジ電界は生じるものの、アバランシェ層405は、側面を除き表面露出していない。このため、アバランシェ層405の表面欠陥とエッジ電界に起因する、エレクトロマイグレーションによる素子故障を抑制できる。
また、実施の形態6でも、第2メサ(電界緩和層407)の周辺部のBB’線における部分では、第2コンタクト層408が形成されていないため、電界の増加は起きない。このように、実施の形態6では、実施の形態3と異なり、第2メサ周辺部の電界も緩和されているため、アバランシェ層405に生じるエッジ電界は十分に緩和されている。
また、実施の形態6では、上方(上側第2電界制御層606b)は、小さい面積とされている第2電界制御層606を備えている。小さい面積とされている上側第2電界制御層606b(CC’線部)では、これより内側の領域(BB’線部)の第2電界制御層606より薄くなる。このため、電圧印加時において、周縁部近傍の第2電界制御層606の空乏化が先に完了する。光吸収層403の側部電界強度の上昇は、先述のとおり、第2電界制御層606の空乏化が完了した時点で停止する。従って、CC’線部の光吸収層403の電界強度は、第1メサ側部(BB’線部)の電界強度よりも低く保たれる。
以上に説明したように、実施の形態6によれば、光吸収層403周辺部の劣化に起因した素子故障を抑制でき、光吸収層403に加わるエッジ電界を更に低減でき、また、アバランシェ層405の周辺部および表面の劣化に起因する素子故障も抑制できる。特に、光吸収層403の周辺部の劣化に起因した素子故障が、前述した実施の形態4に比較して更に抑制できるようになる。これらの結果、素子の安定性および信頼性を向上させることができるようになる。
[実施の形態7]
次に、本発明の実施の形態7について図13を用いて説明する。図13は、本発明の実施の形態7におけるアバランシェフォトダイオードの構成を示す構成図である。図13では、断面を模式的に示している。
このアバランシェフォトダイオードは、基板401の上に、第1コンタクト層402,光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層706,電界緩和層407,および第2コンタクト層408が、これらの順に積層されている。
上述した各層の構成は、第2電界制御層706以外は、前述した実施の形態4,5と同様である。実施の形態7では、第2電界制御層706が、基板401より離れるに従って、平面視の径が小さくなっている。実施の形態7では、第2電界制御層706が、基板401に近い側の光吸収層403と同形状の下側第2電界制御層706aと、下側第2電界制御層706aの上に形成された上側第2電界制御層706bとから構成されている。
実施の形態7では、上側第2電界制御層706bの、電界緩和層407より外側の領域に、リング状の開口部761を形成し、これより外周部に、一部の上側第2電界制御層706bを残すようにしている。
ここで、開口部761の形成位置、また幅などを適宜に設計することで、開口部761より内側の上側第2電界制御層706bに、前述した実施の形態6の上側第2電界制御層606bと同等の機能が発現される状態とすることが重要である。また、開口部761より外側の一部の上側第2電界制御層706bは、動作時に、他に影響する電界が発生しないようにすることが重要となる。言い換えると、後述する第1メサの最上層の周縁部に、上側第2電界制御層706bを構成する材料の層が、素子の動作に影響しない範囲の幅で形成されていることが重要である。
なお、第2電界制御層706(下側第2電界制御層706a,上側第2電界制御層706b)のバンドギャップエネルギーは、光吸収層以上のバンドギャップエネルギー以上で、アバランシェ層405のバンドギャップエネルギー以下となっていればよい。実施の形態7では、下側第2電界制御層706aは、n型のInPから構成し、上側第2電界制御層706bは、n型のInAlAsから構成する。
実施の形態7では、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層706,電界緩和層407,および第2コンタクト層408は、各々が所望とする形状にパターニングされ、例えば、よく知られたメサ構造とされている。例えば、光吸収層403,第1電界制御層404,アバランシェ層405,第2電界制御層706は、円柱形状の第1メサに加工され,電界緩和層407は、第1メサより小さい径の円柱形状の第2メサに加工されている。また、第2メサは、平面視で第1メサの内側に配置されている。また、第2コンタクト層408は、第2メサより小さい径の円柱形状の第3メサに加工され、平面視で第2メサの内側に配置されている。例えば、第1メサの基板法線方向の中心軸が、第2メサおよび第3メサの基板法線方向の中心軸となっていればよい。
次に、上述したアバランシェフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板401上に、p型のInAlGaAs(第1コンタクト層402)、アンドープのInGaAs(光吸収層403)、p型のInAlAs(第1電界制御層404)、アンドープのInAlAs(アバランシェ層405)、n型のInP(下側第2電界制御層706a)、n型のInAlAs(上側第2電界制御層706b)、アンドープのInP(電界緩和層407)、およびn型のInGaAsP(第2コンタクト層408)を、エピタキシャル成長により順次堆積する。これらは、よく知られた有機金属気相成長法により形成すればよい。
次に、n型のInGaAsPの層の上に、例えばリング状の第1電極411を形成する。例えば、第1電極411となる領域に開口部を備えるレジストマスクパターンを形成し、この上に、電子ビーム蒸着法により、チタン層/白金層/金層の3層積層膜を形成する。この後、レジストマスクパターンを除去すれば、n型のInGaAsPの層(第2コンタクト層408)にオーミック接続する第1電極411が形成できる。これは、所謂リフトオフ法と呼ばれる製造方法である。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、n型のInGaAsPの層をパターニングし、前述した第3メサを形成する。このパターニングにより、第2コンタクト層408が形成される。次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInPの層をパターニングし、前述した第2メサを形成する。このパターニングにより、電界緩和層407を形成する。
次に、電界緩和層407の周辺部に露出したn型のInAlAsの層に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、リング状の開口部761を形成する。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)によりn型のInPの層をパターニングし、上側第2電界制御層706bを形成する。上側第2電界制御層706bは、第2メサより大きく、第3メサより小さな径とする。
次に、公知のリソグラフィー技術およびエッチング技術(ウエットエッチング)により、アンドープのInGaAs、p型のInAlAs、アンドープのInAlAs、n型のInP、および開口部761を形成したn型のInAlAsの層をパターニングし、平面視で前述した第1メサと同じ形状を形成する。このパターニングにより、第1メサの光吸収層403、第1電界制御層404,アバランシェ層405,下側第2電界制御層706a,上側第2電界制御層706bが形成される。また、形成したメサ部の周囲には、一部の第1コンタクト層402が露出する。
ここで、上述した第1メサの形成で用いるレジストマスクパターンは、一般にInPとの密着性があまり高くない。実施の形態6と同様に、より小さい径の上側第2電界制御層を形成した後で、第1メサのパターニングを実施する場合、レジストパターンの周縁部は、n型のInPの層上に形成された状態となる。このように密着性の低い状態では、側方からのエッチングが進行することになり、下側第2電界制御層706aを所望とする径に形成することが容易ではない。
上述した状態に対し、実施の形態7では、上側第2電界制御層706bの周縁部には、この層を構成するn型のInAlAsがリング状に残っている状態である。このため、第1メサのパターニングで用いるレジストパターンの周縁部の下層は、InAlAsの層となり、密着性の観点で良好な状態となり、上述したような側方からのエッチングが抑制できるようになり、所望の形状が形成できるようになる。このように、開口部761を形成することで、下側第2電界制御層706aにレジスト材料との密着性が低い材料を用いることが可能となり、材料選択の自由度が高くなる。
最後に、上記パターニングにより露出した第1コンタクト層402の上に、第2電極412を形成する。第2電極412は、チタン層/白金層/金層の3層構造とする。第1電極411と同様に、電子ビーム蒸着法とリフトオフ法とにより第2電極412を形成すればよい。
以上に説明した実施の形態7によれば、前述した実施の形態6と同様に、素子の安定性および信頼性を向上させることができるようになる。また、第2電界制御層706を構成する上側第2電界制御層706bに、開口部761を形成するようにしたので、上述したように材料選択自由度が向上する。
以上に説明したように、本発明では、電界緩和層および電界緩和層より上の層を、電界緩和層の下層より内側に配置し、かつ光吸収層より小さい面積に形成して光吸収層の形成領域の内側に配置し、電界緩和層は、アバランシェ層より電界強度が低い状態としたところに大きな特徴がある。この特徴により、光吸収層の周辺部では、非常に弱い電界強度に抑制できるようになり、光吸収層の周辺部(側面)の劣化に起因した素子故障を抑制できるようになる。この結果、本発明によれば、反転型のアバランシェフォトダイオードの信頼性を、より向上させることができる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
例えば、上述では、光吸収層をアンドープのInGaAsから構成した場合を例示したが、p型の層およびアンドープの層を積層した、所謂MIC吸収層としてもよい(非特許文献5参照)。また、アバランシェ層をInAlAsから構成した場合を例示したが、これに限るものではなく、アバランシェ層は、InPから構成しても同様である。また、有機金属気相成長で各層を成長するプロセスを示したが、これに限るものではなく、分子線エピタキシー(MBE)法など、他の成長方法を用いてもよい。また、パターニングで用いるエッチング技術として、ウエットエッチングを例に挙げたが、ドライエッチングを用いてもよい。
また、上述では、第1コンタクト層の素子分離(アイソレーション)については説明していないが、第2コンタクト層(第1電極)より配線を引き回す構成をとる場合には、配線容量の低減のため、第1コンタクト層を例えばメサ形状にして素子分離すればよい。また第2コンタクト層を十分に大きく形成し、例えばフリップチップ実装により第2コンタクト層上部が直接パッド部となる場合には、アイソレーションは必須では無い。いずれの構造をとっても、本発明による本質的な効果を失うものではない。