JP2015154000A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】スナップバック現象の抑制技術を提供する。
【解決手段】半導体装置1では、同一の半導体基板4にIGBT領域2とダイオード領域3が隣接して形成され、IGBT領域2からダイオード領域3にわたるn型ドリフト領域13と、領域13下に領域13よりも不純物濃度が高いn型バッファ領域12とが備わる。また、IGBT領域2内のバッファ領域12下には基板4の裏面に露出するp型コレクタ領域11が、ダイオード領域3内のバッファ領域12下には、コレクタ領域11に隣接し基板4裏面に露出するn型カソード領域17とが備わる。また、バッファ領域12の、ダイオード領域3とIGBT領域2との境界を少なくとも含む特定範囲IIにおいて、IGBT領域2とダイオード領域3とが隣接する方向で交互に形成された複数の高/低キャリア濃度領域21/22が備わる。高キャリア濃度領域21のキャリア濃度は低キャリア濃度領域22よりも高い。
【選択図】図1

Description

本明細書に開示の技術は、半導体装置および半導体装置の製造方法に関する。
従来から、同一の半導体基板にIGBT領域とダイオード領域が形成されている半導体装置が知られている。特許文献1にはこのような半導体装置が開示されている。特許文献1の半導体装置は、IGBT領域およびダイオード領域を備えており、IGBT領域には、コレクタ領域、バッファ領域、ドリフト領域、ボディ領域、エミッタ領域、およびコンタクト領域が形成されている。また、ダイオード領域には、カソード領域、ドリフト領域、およびアノード領域が形成されている。
特開2010−171385号公報
IGBT領域とダイオード領域を有する半導体装置では、IGBT領域をターンオンするときにダイオード領域を通じて電流が流れてしまう現象が起こることがある。そこで本明細書は、この現象を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
本明細書に開示する半導体装置では、同一の半導体基板にIGBT領域とダイオード領域が隣接して形成されている。この半導体装置は、前記IGBT領域から前記ダイオード領域にわたって形成されたn型のドリフト領域と、前記ドリフト領域の下に形成され、前記ドリフト領域よりもn型不純物濃度が高いn型のバッファ領域と、を備えている。また、半導体装置は、前記IGBT領域内の前記バッファ領域の下に形成され、前記半導体基板の裏面に露出するp型のコレクタ領域と、前記ダイオード領域内の前記バッファ領域の下に形成され、前記コレクタ領域に隣接する位置で前記半導体基板の前記裏面に露出するn型のカソード領域と、を備えている。また、半導体装置は、前記バッファ領域の、前記ダイオード領域と前記IGBT領域の境界を少なくとも含む特定範囲において、前記IGBT領域と前記ダイオード領域とが隣接する方向において交互に形成された複数の高キャリア濃度領域および低キャリア濃度領域を備えている。この半導体装置では、前記高キャリア濃度領域のキャリア濃度が前記低キャリア濃度領域のキャリア濃度よりも高い。
このような構成によれば、コレクタ領域と前記カソード領域の境界の上の部分におけるバッファ領域に高キャリア濃度領域と低キャリア濃度領域が前記IGBT領域から前記ダイオード領域に向かう方向(すなわち、横方向)に交互に形成されことにより、この部分のバッファ領域の横方向の抵抗を大きくすることができる。したがって、バッファ領域においてキャリアが横方向に移動しにくくなる。そのため、IGBT領域側をターンオンするときにダイオード領域側に電流が流れることを抑制できる。その結果、IGBTをターンオンするときに電流がダイオードを通じて流れてしまう現象を抑制することができる。
また、上記の半導体装置は、前記IGBT領域内の前記半導体基板の表面に形成された複数のトレンチゲートを備えていてもよい。この半導体装置では、隣り合う前記高キャリア濃度領域同士の間隔が、隣り合う前記トレンチゲート同士の間隔より短くてもよい。
また、前記高キャリア濃度領域および前記低キャリア濃度領域は、前記バッファ領域の厚み方向の全域にわたって形成されていてもよい。
また、本明細書に開示する半導体装置の製造方法は、n型のドリフト領域を有する半導体基板の前記ドリフト領域よりも前記半導体基板の表面側に、前記ドリフト領域よりもn型不純物濃度が高いバッファ領域を形成するバッファ領域形成工程と、前記バッファ領域の下に、前記半導体基板の裏面に露出するp型のコレクタ領域を形成するコレクタ領域形成工程と、前記バッファ領域の下に、前記半導体基板の裏面に露出するn型のカソード領域を形成するカソード領域形成工程と、を備えている。前記バッファ領域形成工程は、前記半導体基板の前記裏面から不純物イオンを注入するイオン注入工程と、前記半導体基板の前記裏面にレーザーを照射することによりレーザーアニールを行うアニール工程とを備えている。前記アニール工程は、前記半導体基板の前記裏面のうちの特定範囲内において、レーザー照射領域同士が重なり合うように前記照射領域を第1方向に位置をずらして複数回レーザーを照射する第1ステップを有している。前記コレクタ領域と前記カソード領域は、前記第1方向に互いに隣接し、前記半導体基板の前記裏面に露出するとともに、ダイオード領域とIGBT領域の境界が前記特定範囲内に位置するように形成される。
このような構成によれば、照射領域同士が重なり合う領域において半導体基板にレーザーが重複して照射される。レーザーが重複する部分では、多くのn型不純物が活性かされることによって、高キャリア濃度領域が形成される。一方、レーザーが重複しない部分では、n型不純物の活性化率が低いため、低キャリア濃度領域が形成される。これにより、コレクタ領域とカソード領域の境界の上の部分におけるバッファ領域に高キャリア濃度領域と低キャリア濃度領域が横方向に交互に形成される。その結果、この部分のバッファ領域において横方向の抵抗を大きくすることができる。したがって、IGBTをターンオンするときに電流がダイオードを通じて流れてしまうスナップバック現象を抑制することができる。
また、上記の半導体装置の製造方法では、前記アニール工程において、前記第1方向におけるレーザー照射領域のオーバーラップ率が50%未満であってもよい。
前記アニール工程は、前記特定範囲内において、レーザー照射領域同士が重なり合うように、前記第1方向と交差する第2方向に前記照射領域の位置をずらして複数回レーザーを照射する第2ステップをさらに有していてもよい。また、前記第1ステップの第1方向におけるレーザー照射領域のオーバーラップ率が、第2ステップの第2方向におけるレーザー照射領域のオーバーラップ率と異なっていてもよい。
実施形態に係る半導体装置の斜視図である。 図1の要部IIを拡大して示す図である。 スナップバック現象を説明する図である。 実施形態に係る半導体装置の製造方法を説明する図である(1)。 実施形態に係る半導体装置の製造方法を説明する図である(2)。 実施形態に係る半導体装置の製造方法を説明する図である(3)。 実施形態に係る半導体装置の製造方法を説明する図である(4)。 レーザーアニール装置の概略構成図である。 図8の要部IXを拡大して示す図(レーザーの照射領域を示す図)である。 レーザーの複数の照射領域が重なり合う状態を示す図である。 実施形態に係る半導体装置の製造方法を説明する図である(5)。
以下、実施形態について添付図面を参照して説明する。なお、以下の説明において、図面に示す一部の構成では、図面を見易くするためにハッチングを省略して示している。実施形態に係る半導体装置は、RC−IGBT(Reverse Conducting Insulated Gate Bipolar Transistor)であり、IGBT(Insulated Gate Bipolar Transistor)としての機能と、FWD(Free Wheeling Diode)としての機能とを備えている。IGBTとFWDは、逆並列の状態で配置されている。なお、以下の説明では、半導体基板4の厚み方向をz方向といい、z方向に直交する一方向をx方向といい、z方向及びx方向に直交する方向をy方向という。
図1に示すように、半導体装置1は、IGBTとして機能するIGBT領域2と、FWDとして機能するダイオード領域3とを備えている。同一の半導体基板4にIGBT領域2とダイオード領域3がx方向に隣接して形成されており、逆導通型の半導体装置1が形成されている。また、半導体装置1は、半導体基板4の表面に複数のトレンチゲート5が形成されたトレンチゲート型の半導体装置である。
半導体基板4の材料としては例えばシリコン(Si)や炭化ケイ素(SiC)等を用いることができ、内部に不純物がドープされることにより半導体素子が形成される。半導体基板4は、IGBT領域2内において、p型のコレクタ領域11と、コレクタ領域11の上に形成されたn型のバッファ領域12(IGBTバッファ領域12a)と、バッファ領域12の上に形成されたn型のドリフト領域13(IGBTドリフト領域13a)と、ドリフト領域13の上に形成されたp型のボディ領域14と、ボディ領域14の上に形成されたn型のエミッタ領域15と、ボディ領域14の上に形成されたp型のコンタクト領域16とを備えている。また、半導体基板4は、ダイオード領域3内において、n型のカソード領域17と、カソード領域17の上に形成されたn型のバッファ領域12(ダイオードバッファ領域12b)と、バッファ領域12の上に形成されたn型のドリフト領域13(ダイオードドリフト領域13b)と、ドリフト領域13の上に形成されたp型のアノード領域18とを備えている。
半導体基板4の表面には表面側共通電極41が配置されている。半導体基板4の裏面には裏面側共通電極42が配置されている。表面側共通電極41及び裏面側共通電極42は、例えばアルミニウム(Al)やニッケル(Ni)等の導電性を有る金属から形成されている。表面側共通電極41は、エミッタ領域15に対するエミッタ電極としての機能と、アノード領域18に対するアノード電極としての機能とを有している。また、裏面側共通電極42は、コレクタ領域11に対するコレクタ電極としての機能と、カソード領域17に対するカソード電極としての機能とを有している。
コレクタ領域11は半導体基板4の裏面側に露出する範囲に形成されている。コレクタ領域11の下に裏面側共通電極42が形成されている。コレクタ領域11のp型不純物濃度は1×1017〜1×1020[cm−3]程度である。コレクタ領域11は、裏面側共通電極42に対してオーミック接続されている。
カソード領域17は半導体基板4の裏面側に露出する範囲に形成されている。カソード領域17の下に裏面側共通電極42が形成されている。カソード領域17のp型不純物濃度は1×1015〜5×1020[cm−3]である。カソード領域17は、裏面側共通電極42に対してオーミック接続されている。カソード領域17は、コレクタ領域11に対してx方向に隣接する位置に形成されている。したがって、カソード領域17とコレクタ領域11の境界23は、y方向に沿って伸びている。IGBT領域2は、境界23よりもコレクタ領域11側の領域であり、ダイオード領域3は、境界23よりもカソード領域17側の領域である。また、コレクタ領域11とカソード領域17は、バッファ領域12の下に形成されている。詳細には、コレクタ領域11は、IGBTバッファ領域12aの下に形成されている。また、カソード領域17は、ダイオードバッファ領域12bの下に形成されている。
バッファ領域12は、IGBT領域2からダイオード領域3にわたって形成されている。バッファ領域12は、IGBTバッファ領域12aとダイオードバッファ領域12bに区分される。IGBTバッファ領域12aはIGBT領域2に位置しており、ダイオードバッファ領域12bはダイオード領域3に位置している。IGBTバッファ領域12aとダイオードバッファ領域12bは一体になっている。IGBTバッファ領域12aはコレクタ領域11とドリフト領域13の間に形成されている。ダイオードバッファ領域12bはカソード領域17とドリフト領域13の間に形成されている。バッファ領域12(IGBTバッファ領域12a及びダイオードバッファ領域12b)のn型不純物濃度は1×1012〜1×1015[cm−3]である。ドリフト領域13の下にバッファ領域12が形成されている。バッファ領域12は、カソード領域17よりもn型不純物濃度が低い。また、バッファ領域12は、ドリフト領域13よりもn型不純物濃度が高い。
バッファ領域12は、IGBT領域2とダイオード領域3の境界部分(すなわち、境界23の上に位置する部分)において複数の高キャリア濃度領域21及び低キャリア濃度領域22を備えている。高キャリア濃度領域21は低キャリア濃度領域22よりキャリア濃度が高い。図2に示すように、各高キャリア濃度領域21及び各低キャリア濃度領域22は、バッファ領域12の厚み方向の全域にわたって形成されており、バッファ領域12の下端から上端まで延びている。図2に示すように、高キャリア濃度領域21の上端部はドリフト領域13側に突出するように形成されている。なお、本明細書において、不純物濃度とキャリア濃度とは異なる概念である。不純物濃度とは、半導体基板4に不純物イオンを注入した後の半導体基板4内の不純物の濃度である。一方、キャリア濃度とは、半導体基板4に不純物イオンを注入した後にアニール処理をして不純物を活性化させた後の半導体基板4内のキャリアの濃度である。
図2に示すように、複数の高キャリア濃度領域21及び低キャリア濃度領域22は、x方向に交互に並んで形成されている。すなわち、高キャリア濃度領域21と低キャリア濃度領域22が、IGBT領域2からダイオード領域3に向かう方向において、交互に形成されている。高キャリア濃度領域21と低キャリア濃度領域22はx方向に縞状に表れる。複数の高キャリア濃度領域21は、x方向に等間隔で並んで形成されている。x方向に隣り合う高キャリア濃度領域21同士の間隔w1は、x方向に隣り合うトレンチゲート5同士の間隔wt(図1参照)より短い。また、複数の高キャリア濃度領域21及び低キャリア濃度領域22は、縦方向(y方向)にも交互に並んで形成されている(図示省略)。高キャリア濃度領域21と低キャリア濃度領域22は縦方向(y方向)にも縞状に表れる(図示省略)。複数の高キャリア濃度領域21と低キャリア濃度領域22が並ぶことによりバッファ領域12にキャリア濃度の濃度分布ができている。
複数の高キャリア濃度領域21及び低キャリア濃度領域22は、IGBT領域2とダイオード領域3の境界部分に形成されている。境界部分は、IGBT領域2とダイオード領域3の厳密な境界面だけでなく、IGBT領域2とダイオード領域3の境界面を含み、IGBT領域2とダイオード領域3の境界面からIGBT領域2側およびダイオード領域3側に幅がある範囲のことである。すなわち、複数の高キャリア濃度領域21及び低キャリア濃度領域22は、IGBT領域2とダイオード領域3が隣接する方向に沿って、境界面を横断するように形成されている。複数の高キャリア濃度領域21及び低キャリア濃度領域22は、コレクタ領域11及びカソード領域17の境界の上の部分において形成されている。
ドリフト領域13は、図1に示すように、IGBT領域2からダイオード領域3にわたって形成されている。ドリフト領域13は、IGBTドリフト領域13aとダイオードドリフト領域13bに区分される。IGBTドリフト領域13aはIGBT領域2に位置しており、ダイオードドリフト領域13bはダイオード領域3に位置している。IGBTドリフト領域13aとダイオードドリフト領域13bは一体になっている。IGBTドリフト領域13aはバッファ領域12とボディ領域14の間に形成されている。ダイオードドリフト領域13bはバッファ領域12とアノード領域18の間に形成されている。ドリフト領域13(IGBTドリフト領域13a及びダイオードドリフト領域13b)のn型不純物濃度は1×1012〜1×1015[cm−3]である。ドリフト領域13は、バッファ領域12よりもn型不純物濃度が低い。
ボディ領域14はドリフト領域13とエミッタ領域15およびコンタクト領域16との間に形成されている。ボディ領域14はエミッタ領域15およびコンタクト領域16に接している。ボディ領域14には電子が通過するチャネルが形成される。ボディ領域14のp型不純物濃度は1×1016〜1×1019[cm−3]程度である。
エミッタ領域15は半導体基板4の表面側に露出する範囲に形成されている。エミッタ領域15の上に表面側共通電極41が形成されている。エミッタ領域15のn型不純物濃度は1×1018〜1×1020[cm−3]程度である。エミッタ領域15は、表面側共通電極41に対してオーミック接続されている。
コンタクト領域16は半導体基板4の表面側に露出する範囲に形成されている。コンタクト領域16の上に表面側共通電極41が形成されている。コンタクト領域16のp型不純物濃度は1×1017〜1×1020[cm−3]程度である。コンタクト領域16は、表面側共通電極41に対してオーミック接続されている。
アノード領域18は半導体基板4の表面側に露出する範囲に形成されている。アノード領域18の上に表面側共通電極41が形成されている。アノード領域18のp型不純物濃度は1×1016〜1×1019[cm−3]程度である。アノード領域18は、表面側共通電極41に対してオーミック接続されている。
また、半導体基板4の表面には複数のトレンチ51が形成されている。各トレンチ51の内面にゲート絶縁膜52が形成されている。各トレンチ51の内部(ゲート絶縁膜52の内側)にゲート電極53が形成されている。トレンチ51、ゲート絶縁膜52およびゲート電極53によりトレンチゲート5が構成されている。複数のトレンチゲート5は、横方向(x方向)に等間隔(wt)で並んで配置されている。各トレンチゲート5は、縦方向(y方向)に直線状に延びるように形成されている。複数のトレンチゲート5は、縦方向(y方向)に平行に延びるように形成されている。複数のトレンチゲート5は、IGBT領域2内およびダイオード領域3内に形成されている。
トレンチ51は、半導体基板4の表面から深さ方向(z方向)に延びている。トレンチ51は、エミッタ領域15およびボディ領域14を貫通してドリフト領域13の内部まで延びている。ゲート絶縁膜52はトレンチ51の内面を被覆している。ゲート絶縁膜52は、例えば二酸化ケイ素(SiO)から形成されている。ゲート絶縁膜52によってゲート電極53が半導体基板4から絶縁されている。ゲート電極53は、半導体基板4の表面に露出している。ゲート電極53は、図示しないゲート配線に接続されている。ゲート電極53は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極53の上には層間絶縁膜54が配置されている。層間絶縁膜54は、ゲート電極53と表面側共通電極41を絶縁している。
上述した構成を備える半導体装置1では、表面側共通電極41と裏面側共通電極42の間に、表面側(アノード領域18側)がプラスとなる電圧(すなわち、FWDに対する順方向の電圧)を印加すると、FWDがターンオンする。これによって、裏面側共通電極42から、カソード領域17、バッファ領域12、ドリフト領域13、及びアノード領域18を介して表面側共通電極41へキャリア(電子)が流れる。これとは逆に、表面側共通電極41と裏面側共通電極42の間に、裏面側(コレクタ領域11側)がプラスとなる電圧(すなわち、IGBTに対する順方向の電圧:以下、電圧Vceと呼ぶ)を印加し、ゲート電極53にオン電位を印加すると、IGBTがターンオンする。すなわち、ボディ領域14にキャリアが通過するチャネルが形成され、表面側共通電極41から、エミッタ領域15、ボディ領域14に形成されたチャネル、ドリフト領域13、バッファ領域12、及びコレクタ領域11を介して、裏面側共通電極42へキャリア(電子)が流れる。また、裏面側共通電極42から、コレクタ領域11、バッファ領域12、ドリフト領域13、ボディ領域14、及びコンタクト領域16を介して、表面側共通電極41へキャリア(ホール)が流れる。
従来のRC−IGBTでは、IGBTがターンオンする際に、図3に示すスナップバック現象が生じる場合がある。スナップバック現象は、IGBTがターンオンする際に、上述した電圧Vceが一旦、比較的高い電圧VHまで上昇した後に、その後、より低い電圧VLに低下し、その後、電流I(裏面側共通電極42から表面側共通電極41に向かって流れる電流)が増加する現象である。スナップバック現象が生じるのは、電圧Vceが低い場合に、図1の矢印25に示すように、ボディ領域14のチャネルを通過した電子が、バッファ領域12を通ってダイオード領域3へ移動し、カソード領域17に流入するためであると考えられる。しかしながら、本実施例の半導体装置1では、IGBT領域2とダイオード領域3の境界部分のバッファ領域12に、高キャリア濃度領域21と低キャリア濃度領域22がx方向に交互に繰り返し形成されている。これにより、境界部分のバッファ領域12のx方向の抵抗が大きくなっている。したがって、本実施例の半導体装置1では、矢印25に示す電子の流れが抑制され、これによってスナップバック現象が抑制される。また、バッファ領域12において高キャリア濃度領域21が分布することにより、電流が一箇所に集中することを抑制でき、局所的な発熱や破壊を少なくすることもできる。
また、本実施例の半導体装置1では、高キャリア濃度領域21同士の間隔w1が、トレンチゲート5同士の間隔wtより短い。これにより、高キャリア濃度領域21が密に形成されるので、IGBT領域2とダイオード領域3の境界部分におけるx方向の抵抗を大きくすることができる。また、高キャリア濃度領域21および低キャリア濃度領域22がバッファ領域12の厚み方向(z方向)の全域にわたって形成されている。これにより、IGBT領域2とダイオード領域3の境界部分においてバッファ領域12の厚み方向の全域にわたって抵抗を大きくすることができる。
次に上述した構成を備える半導体装置の製造方法について説明する。半導体装置1を製造するときは、まず図4に示すように、半導体基板4の表面側の構造を形成する。
次に、半導体基板4のn型のドリフト領域13の下にバッファ領域12を形成する(バッファ領域形成工程)。具体的には、バッファ領域形成工程では、まず図5に示すように、半導体基板4の裏面からn型の不純物イオンを注入する(イオン注入工程)。より詳細には、ドリフト領域13の裏面側の領域に不純物イオンを注入する。不純物イオンを注入するときは、後に形成されるバッファ領域12の位置を考慮してエネルギーを調節する。不純物イオンはほぼ均一に注入される。
続いて、バッファ領域形成工程では、不純物イオンが注入された半導体基板4をアニール処理する(アニール工程)。より詳細には、図6に示すように、半導体基板4の裏面にレーザーを照射することによりレーザーアニールを行う。これによって、イオン注入工程で注入されたn型不純物を活性化し、図7に示すようにバッファ領域12を形成する。以下、アニール工程について、より詳細に説明する。
アニール工程では、図8に示すレーザーアニール装置により半導体基板4にレーザーを照射する。レーザーアニール装置101は、装置本体102と、装置本体102に接続されたレーザーヘッド103とを備えている。装置本体102は、レーザーに関する各種の制御を行うことができる。例えば、装置本体102は、レーザーの出力やレーザーヘッド103の移動を制御することができる。
レーザーヘッド103は半導体基板4に向けてレーザーを照射できるように構成されている。レーザーヘッド103は、x方向、y方向およびz方向にそれぞれ移動可能に構成されている。なお、レーザーヘッド103が移動するx方向、y方向およびz方向は、それぞれ、上述した半導体装置1のx方向、y方向およびz方向に相当する。レーザーヘッドがx方向およびy方向に移動することにより、x方向およびy方向に位置をずらして半導体基板4にレーザーを複数回照射することができる。レーザーの照射領域110は、図9に示すように、略長方形状を有している。照射領域110の全域においてほぼ均一にレーザーを照射することができる。
アニール工程では、図6の特定範囲71にレーザーを照射する際と、特定範囲71の外側の範囲にレーザーを照射する際とで、レーザーの照射方法を変更する。
特定範囲71の外側の範囲にレーザーを照射する際には、半導体基板4の裏面に略一様にレーザーを照射することで、半導体基板4の裏面近傍を略均一に加熱する。これによって、イオン注入工程で注入されたn型不純物を活性化させ、バッファ領域14を形成する。このように、特定範囲71の外側の範囲の裏面を略均一に加熱するので、特定範囲71の外側では、バッファ領域14のキャリア濃度が略均一となる。
他方、特定範囲71にレーザーを照射する際には、レーザーアニール装置によって、図8に示すように、レーザーヘッド103をx方向に移動させながら間欠的にレーザーを照射し、その後レーザーヘッド103をy方向に移動させ、再びレーザーヘッド103をx方向に移動させながら間欠的にレーザーを照射する。レーザーの照射範囲をx方向及びy方向にずらしながら、レーザー照射を繰り返すことで、特定範囲71にレーザーを照射していく。すなわち、アニール工程では、レーザーの照射領域110をx方向にずらして複数回レーザーが照射されるとともに、レーザーの照射領域110をy方向にずらして複数回レーザーが照射される。
レーザーは、図10に示すように、隣り合う照射領域110が互いに重なり合う(オーバーラップする)ように照射される。なお、図10では、隣り合う照射領域110が互いに重なり合う領域を重複領域111として示し、照射領域110が重なり合わない領域(レーザーが1回だけ照射される領域)を非重複領域112として示している。ここで、レーザーの照射領域110同士が重なり合う面積の割合を、オーバーラップ率という。例えば、隣り合う照射領域110と照射領域110の半分が互いに重なり合っている場合は、オーバーラップ率は50%である。また、照射領域110同士が全く重なり合っていない場合は、オーバーラップ率は0%である。また、照射領域110同士が完全に重なり合って一致している場合は、オーバーラップ率は100%である。レーザーのオーバーラップ率は、x方向およびy方向共に50%未満であることが好ましい。オーバーラップ率の調節は、x方向およびy方向においてそれぞれ行うことができる。本実施例では、x方向におけるオーバーラップ率とy方向におけるオーバーラップ率は異なっている。
特定範囲71のレーザーアニールを行うと、イオン注入工程で特定範囲71に注入されたn型不純物が活性化する。ここで、重複領域111は、レーザーの照射を複数回受けるので、高温に曝される時間が長い。このため、重複領域111では、多くのn型不純物が活性化する。これに対し、非重複領域112は、レーザーの照射を1回だけ受けるので、高温に曝される時間が短い。このため、非重複領域112では、活性化するn型不純物の量が少ない。したがって、図7に示すように、重複領域111内の半導体層は、高キャリア濃度領域21となり、非重複領域112内の半導体層は、高キャリア濃度領域21よりもキャリア濃度が低い低キャリア濃度領域22となる。また、重複領域111では非重複領域112よりもn型不純物の拡散距離も長くなるので、図2に示すように、高キャリア濃度領域21は低キャリア濃度領域22よりも上側に突出するように形成される。なお、以上のように高キャリア濃度領域21と低キャリア濃度領域22が形成されるため、アニール工程における重複領域111同士の間隔w2(図10参照)は、上述した隣り合う高キャリア濃度領域21同士の間隔w1(図2参照)に対応する。隣り合う重複領域111同士の間隔w2は、上述した隣り合うトレンチゲート5同士の間隔wtより短いことが好ましい。
その後、図11に示すように、半導体基板4にコレクタ領域11およびカソード領域17を形成する。具体的には、IGBT領域において半導体基板4の裏面からp型の不純物イオンを注入し、その後にレーザーアニールを行うことによりコレクタ領域11を形成する。また、ダイオード領域において半導体基板4の裏面からn型の不純物イオンを注入し、その後にレーザーアニールを行うことによりカソード領域17を形成する。コレクタ領域11とカソード領域17は、x方向に互いに隣接して形成される。コレクタ領域11とカソード領域17は半導体基板4の裏面に露出する。また、このとき、コレクタ領域11とカソード領域17の境界23が半導体基板4の裏面の特定範囲71内に位置するようにコレクタ領域11とカソード領域17を形成する。これにより図2に示すように、コレクタ領域11及びカソード領域17の境界23の上の部分(半導体基板4のIGBT領域2とダイオード領域3の境界部分)において、キャリア濃度が比較的高い高キャリア濃度領域21と、キャリア濃度が比較的低い低キャリア濃度領域22が形成される。
その後、裏面共通電極42を形成することで、図1に示す半導体装置1を製造することができる。
上述の説明から明らかなように、実施形態に係る半導体装置1の製造方法では、半導体基板4にレーザーを照射するときに、半導体基板4の裏面の特定範囲71内において、隣り合う照射領域110が重なり合うようにレーザーを照射する。これにより、照射領域110同士が重なり合う重複領域111において半導体基板4にレーザーが重複して照射される。レーザーが重複する部分では、高キャリア濃度領域21を有するバッファ領域12が形成される。一方、重複領域111と重複領域111の間の非重複領域112ではレーザーが重複しない。これにより、バッファ領域12の高キャリア濃度領域21と高キャリア濃度領域21の間に低キャリア濃度領域22が形成される。したがって、コレクタ領域11及びカソード領域17の境界の上の部分(IGBT領域2とダイオード領域3の境界部分)におけるバッファ領域12に高キャリア濃度領域21と低キャリア濃度領域22がx方向に交互に形成される。これにより、スナップバック現象が生じ難いRC−IGBTを製造することができる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では複数の高キャリア濃度領域21及び低キャリア濃度領域22がコレクタ領域11及びカソード領域17の境界の上の部分(IGBT領域2とダイオード領域3の境界部分)のみに形成されていたが、この構成に限定されるものではない。例えば、複数の高キャリア濃度領域21及び低キャリア濃度領域22がIGBT領域2とダイオード領域3の境界部分およびダイオード領域3の全域にわたって形成されていてもよい。また、IGBT領域2の全域にわたって形成されていてもよい。
また、複数の高キャリア濃度領域21及び低キャリア濃度領域22が形成されるIGBT領域2とダイオード領域3の境界部分(コレクタ領域11及びカソード領域17の境界の上の部分)は、ある程度の範囲(幅)を有する部分であり、この範囲(幅)は適宜調節することができる。例えば、レーザーを照射する範囲を広げることにより、高キャリア濃度領域21及び低キャリア濃度領域22が形成される範囲を広げることができる。
また、上記実施形態では、レーザーの照射領域110をx方向(第1方向)にずらしてレーザー照射した後、照射領域110をy方向(第2方向)にずらす構成であったが、この構成に限定されるものではない。この構成とは逆に、レーザーの照射領域110をy方向(第2方向)にずらしてレーザー照射した後、照射領域110をx方向(第1方向)にずらす構成であってもよい。この構成によっても、x方向(第1方向)及びy方向(第2方向)にそれぞれ複数回レーザーを照射することができる。
また、上記実施形態では、レーザーヘッド103をx方向(すなわち、IGBT領域からダイオード領域に向かう方向)に移動させたが、x方向に対して90°未満の角度を有する方向にレーザーヘッド103を移動させてもよい。このような方向にレーザーヘッド103を移動させても、レーザーの照射領域をx方向に位置をずらして複数回レーザーを照射することができる。例えば、x方向に対して45°の方向にレーザーヘッド103を移動させ、その方向における照射範囲の間隔がwである場合には、x方向における照射範囲の間隔はwcos45°となる。同様の理由により、上記実施形態では、レーザーヘッド103をy方向に移動させたが、y方向に対して90°未満の角度を有する方向にレーザーヘッド103を移動させてもよい。また、上記実施形態では、レーザーヘッド103を移動させる方向が互いに直交するx方向とy方向であったが、必ずしもレーザーヘッド103を移動させる2方向が直交している必要はない。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1;半導体装置
2;IGBT領域
3;ダイオード領域
4;半導体基板
5;トレンチゲート
11;コレクタ領域
12;バッファ領域
12a;IGBTバッファ領域
12b;ダイオードバッファ領域
13;ドリフト領域
13a;IGBTドリフト領域
13b;ダイオードドリフト領域
14;ボディ領域
15;エミッタ領域
16;コンタクト領域
17;カソード領域
18;アノード領域
21;高キャリア濃度領域
22;低キャリア濃度領域
23;境界
41;表面側共通電極
42;裏面側共通電極
51;トレンチ
52;ゲート絶縁膜
53;ゲート電極
54;層間絶縁膜
71;特定範囲
101;レーザーアニール装置
102;装置本体
103;レーザーヘッド
110;照射領域
111;重複領域
112;非重複領域

Claims (6)

  1. 同一の半導体基板にIGBT領域とダイオード領域が隣接して形成されている半導体装置であって、
    前記IGBT領域から前記ダイオード領域にわたって形成されたn型のドリフト領域と、
    前記ドリフト領域の下に形成され、前記ドリフト領域よりもn型不純物濃度が高いn型のバッファ領域と、
    前記IGBT領域内の前記バッファ領域の下に形成され、前記半導体基板の裏面に露出するp型のコレクタ領域と、
    前記ダイオード領域内の前記バッファ領域の下に形成され、前記コレクタ領域に隣接する位置で前記半導体基板の前記裏面に露出するn型のカソード領域と、
    前記バッファ領域の、前記ダイオード領域と前記IGBT領域の境界を少なくとも含む特定範囲において、前記IGBT領域と前記ダイオード領域とが隣接する方向において交互に形成された複数の高キャリア濃度領域および低キャリア濃度領域と、を備え、
    前記高キャリア濃度領域のキャリア濃度が前記低キャリア濃度領域のキャリア濃度よりも高い、半導体装置。
  2. 前記IGBT領域内の前記半導体基板の表面に形成された複数のトレンチゲートを備え、
    隣り合う前記高キャリア濃度領域同士の間隔が、隣り合う前記トレンチゲート同士の間隔より短い、請求項1に記載の半導体装置。
  3. 前記高キャリア濃度領域および前記低キャリア濃度領域は、前記バッファ領域の厚み方向の全域にわたって形成されている、請求項1又は2に記載の半導体装置。
  4. n型のドリフト領域を有する半導体基板の前記ドリフト領域よりも前記半導体基板の表面側に、前記ドリフト領域よりもn型不純物濃度が高いバッファ領域を形成するバッファ領域形成工程と、
    前記バッファ領域の下に、前記半導体基板の裏面に露出するp型のコレクタ領域を形成するコレクタ領域形成工程と、
    前記バッファ領域の下に、前記半導体基板の裏面に露出するn型のカソード領域を形成するカソード領域形成工程と、
    を備え、
    前記バッファ領域形成工程は、前記半導体基板の前記裏面から不純物イオンを注入するイオン注入工程と、前記半導体基板の前記裏面にレーザーを照射することによりレーザーアニールを行うアニール工程を備え、
    前記アニール工程は、前記半導体基板の前記裏面のうちの特定範囲内において、レーザー照射領域同士が重なり合うように前記照射領域を第1方向に位置をずらして複数回レーザーを照射する第1ステップを有し、
    前記コレクタ領域と前記カソード領域は、前記第1方向に互いに隣接し、前記半導体基板の前記裏面に露出するとともに、ダイオード領域とIGBT領域の境界が前記特定範囲内に位置するように形成される、半導体装置の製造方法。
  5. 前記アニール工程において、前記第1方向におけるレーザー照射領域のオーバーラップ率が50%未満である請求項4に記載の半導体装置の製造方法。
  6. 前記アニール工程は、前記特定範囲内において、レーザー照射領域同士が重なり合うように、前記第1方向と交差する第2方向に前記照射領域の位置をずらして複数回レーザーを照射する第2ステップをさらに有し、
    前記第1ステップの第1方向におけるレーザー照射領域のオーバーラップ率が、第2ステップの第2方向におけるレーザー照射領域のオーバーラップ率と異なる請求項4又は5に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045949A (ja) * 2015-08-28 2017-03-02 株式会社デンソー 半導体装置
EP3511987A1 (en) * 2018-01-11 2019-07-17 Toyota Jidosha Kabushiki Kaisha Semiconductor apparatus
CN110246840A (zh) * 2018-03-08 2019-09-17 丰田自动车株式会社 半导体装置
WO2019244665A1 (ja) * 2018-06-22 2019-12-26 住友重機械工業株式会社 半導体装置のレーザーアニール方法、半導体装置、レーザーアニール方法、レーザーアニール装置の制御装置およびレーザーアニール装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045949A (ja) * 2015-08-28 2017-03-02 株式会社デンソー 半導体装置
WO2017038389A1 (ja) * 2015-08-28 2017-03-09 株式会社デンソー 半導体装置
US10170607B2 (en) 2015-08-28 2019-01-01 Denso Corporation Semiconductor device
EP3511987A1 (en) * 2018-01-11 2019-07-17 Toyota Jidosha Kabushiki Kaisha Semiconductor apparatus
CN110246840A (zh) * 2018-03-08 2019-09-17 丰田自动车株式会社 半导体装置
WO2019244665A1 (ja) * 2018-06-22 2019-12-26 住友重機械工業株式会社 半導体装置のレーザーアニール方法、半導体装置、レーザーアニール方法、レーザーアニール装置の制御装置およびレーザーアニール装置

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