JP2015079945A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP2015079945A
JP2015079945A JP2014181989A JP2014181989A JP2015079945A JP 2015079945 A JP2015079945 A JP 2015079945A JP 2014181989 A JP2014181989 A JP 2014181989A JP 2014181989 A JP2014181989 A JP 2014181989A JP 2015079945 A JP2015079945 A JP 2015079945A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
layer
transistor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014181989A
Other languages
English (en)
Other versions
JP6429540B2 (ja
JP2015079945A5 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014181989A priority Critical patent/JP6429540B2/ja
Publication of JP2015079945A publication Critical patent/JP2015079945A/ja
Publication of JP2015079945A5 publication Critical patent/JP2015079945A5/ja
Application granted granted Critical
Publication of JP6429540B2 publication Critical patent/JP6429540B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

【課題】欠陥量の低減された酸化物半導体層を提供する。また、酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供する。
【解決手段】基板上に、スパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、第１の酸化物半導体層上に、第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成する。また、該第２の酸化物半導体層にチャネルが形成される。
【選択図】図１

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置またはその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、画像表示装置（単に表示装置とも表記する）、半導体回路、発光装置、蓄電装置、記憶装置および電子機器は半導体装置を有する場合がある。
半導体層を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、結晶性を有する酸化物半導体膜を形成することが検討されている。例えば、非特許文献１では、ＹＳＺ基板上に形成したＺｎＯの単結晶薄膜上に、ＰＬＤ法によりＩｎＧａＯ３（ＺｎＯ）５薄膜を形成し、その後１４００℃で加熱処理することにより単結晶化が可能であることが開示されている。また、特許文献１では、基板上に第１の酸化物部材を形成し、第１の加熱処理を行って表面から内部に結晶成長して第１の酸化物結晶部材を形成した後、第１の酸化物結晶部材上に第２の酸化物部材を形成し、第２の加熱処理を行って第１の酸化物結晶部材を種として結晶成長させて第２の酸化物結晶部材を設け、トランジスタに用いる技術が開示されている。
特開２０１１−１３５０６４号公報
Ｋｅｎｊｉ Ｎｏｍｕｒａ ｅｔ ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．９５，ｐ．５５３２−５５３９（２００４）
酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体層に含まれる欠陥により、または欠陥と水素等の結合により膜中にキャリアが生じてしまい、トランジスタの電気特性が変化する恐れがある。
そこで、本発明の一態様では、欠陥量の低減された酸化物半導体層を提供することを課題の一とする。または、本発明の一態様は、酸化物半導体を用いたトランジスタの信頼性を向上させることを課題の一とする。または、本発明の一態様は、酸化物半導体を用いた半導体装置などにおいて、電気特性を向上させることを課題の一とする。または、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様はこれらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
酸化物半導体のキャリアの供給源の一つして、酸素欠損が挙げられる。酸化物半導体に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧の変動（シフト）など、電気特性の不良を引き起こす要因となる。よって、トランジスタの信頼性を向上させるためには、酸化物半導体に含まれる酸素欠損を低減することが必要となる。
酸化物半導体層の酸素欠損の形成要因の一つに、酸化物半導体層の成膜時のプラズマによる損傷がある。例えば、インジウムを含む酸化物半導体層の成膜に際してプラズマを使用する場合、プラズマによって酸化物半導体層が損傷して結合力の最も弱いＩｎ−Ｏ−Ｉｎが切断され、酸素欠損を形成することがある。
そこで、本発明の一態様では、チャネルを形成する酸化物半導体層の成膜に、プラズマを使用しない成膜方法、例えば、熱化学気相成長（熱ＣＶＤ、またはＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適用することで、酸化物半導体層へのプラズマによる損傷を防止し、欠陥量の低減された酸化物半導体層を形成する。さらに、本発明の一態様では、スパッタリング法によって形成された結晶部を有する第１の酸化物半導体層を種結晶として用いて、当該第１の酸化物半導体層を熱ＣＶＤ法によってエピタキシャル成長させた第２の酸化物半導体層をトランジスタのチャネルに用いる。これによって、プラズマダメージが抑制され、且つ結晶性の高い酸化物半導体層をトランジスタのチャネルに用いることが可能となる。
より具体的には、例えば以下の作製方法とすることができる。
本発明の一態様は、基板上に、スパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成する半導体装置の作製方法である。
また、本発明の一態様は、基板上に、スパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、有機金属気相成長法によって形成する半導体装置の作製方法である。
また、本発明の一態様は、基板上にスパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成し、第２の酸化物半導体層と電気的に接続するソース電極層およびドレイン電極層を形成し、第２の酸化物半導体層と接するゲート絶縁層を形成し、ゲート絶縁層を介して第２の酸化物半導体層と対向するゲート電極層を形成する半導体装置の作製方法である。
また、本発明の一態様は、基板上にゲート電極層を形成し、ゲート電極層に接するゲート絶縁層を形成し、ゲート絶縁層を介してゲート電極層と対向する位置に、スパッタリング法によって、結晶部を有する第１の酸化物半導体層を形成し、第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成し、第２の酸化物半導体層と電気的に接続するソース電極層およびドレイン電極層を形成する半導体装置の作製方法である。
上記の半導体装置の作製方法において、熱化学気相成長法として、有機金属気相成長法を適用することが好ましい。
また、上記の半導体装置の作製方法において、第２の酸化物半導体層として、第１の酸化物半導体層よりも電子親和力が大きい領域を有する膜を形成することが好ましい。
本発明の一態様により、欠陥量の低減された酸化物半導体層を提供することができる。または、本発明の一態様により、酸化物半導体を用いたトランジスタの信頼性を向上させることができる。または、本発明の一態様により、酸化物半導体を用いた半導体装置などにおいて、電気特性を向上させることができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置に含まれる酸化物半導体層のバンド構造を示す図。 本発明の一態様に係る半導体装置の製造装置を説明する図。 本発明の一態様に係るトランジスタを示す平面図および断面図。 本発明の一態様に係るトランジスタを示す平面図および断面図。 本発明の一態様に係るトランジスタを示す平面図および断面図。 本発明の一態様に係るトランジスタを示す平面図および断面図。 本発明の一態様に係る半導体装置の断面図および回路図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係るＲＦタグのブロック図。 本発明の一態様に係るＲＦタグの使用例を示す図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の構成を示す図および回路図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す断面図。 ＣＡＡＣ−ＯＳ層の断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳ層の断面模式図。 ＣＡＡＣ−ＯＳ層の平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳ層および単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳ層の電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳ層およびｎｃ−ＯＳ層の成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳ層の成膜モデルを説明する模式図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書等にて用いる第１、第２、第３等の序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば「第１の」を「第２の」または「第３の」等と適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには適宜入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は入れ替えて用いることができるものとする。
また、本明細書等において、「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極層」との表現であれば、ゲート絶縁膜とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様である。
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に適用可能な酸化物半導体層の形成方法について、図面を参照して説明する。
本発明の一態様は、基板上にスパッタリング法によって形成された第１の酸化物半導体層を種結晶として、エピタキシャル成長によって第２の酸化物半導体層を形成するものである。ここで、第２の酸化物半導体層の形成には熱化学気相成長（熱ＣＶＤ）法を適用する。熱ＣＶＤ法は、膜の主成分となる材料の原料ガスをプラズマによって分解するプラズマＣＶＤ法と異なり、加熱された基板の上で原料ガスを熱によって分解するため、熱ＣＶＤ法によって成膜された第２の酸化物半導体層はプラズマによる損傷が防止され、欠陥量が低減される。よって、当該第２の酸化物半導体層を例えばトランジスタのチャネルに適用することで、トランジスタの電気特性の変動を抑制することが可能である。
なお、熱ＣＶＤ法は、用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。第１の酸化物半導体層および第２の酸化物半導体層として結晶部を有する酸化物半導体層を形成するためには、膜の主成分となる有機金属を含むガスを分解して堆積させるＭＯＣＶＤ法を適用することが好ましい。ただし、ここでの有機金属を含むガスの分解には、熱による分解を適用するものとする。なお、第１の酸化物半導体層および第２の酸化物半導体層の形成方法はこれに限られるものではなく、成膜時にプラズマダメージの発生が防止または抑制される形成方法を適宜用いることができる。例えば、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を適用してもよい。
＜酸化物半導体層を含む積層構造の形成方法＞
以下では、本発明の一態様に係る酸化物半導体層の形成方法の例について、図１を参照して説明する。
まず、基板１００を準備する。基板１００は、少なくとも半導体装置の作製工程での加熱処理に耐えうる程度の耐熱性を有していれば、単結晶基板に限らずに適用することができる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板、イットリア安定化ジルコニア（ＹＳＺ）基板、ＳＯＩ基板、またはシリコン、炭化シリコン、窒化ガリウム、酸化ガリウムなどの半導体基板等を、適宜、基板１００として用いることができる。
基板１００上に、第１の絶縁層１０２を形成する（図１（Ａ）参照）。第１の絶縁層１０２は、基板１００からの不純物の拡散を防止する役割を有する。また、後の工程で第１の絶縁層１０２上に形成される第１の酸化物半導体層または第２の酸化物半導体層に酸素を供給することができるように、第１の絶縁層１０２を、酸素を含む絶縁層、好ましくは化学量論的組成よりも多い酸素を含む絶縁層とすることが好ましい。
第１の絶縁層１０２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
第１の絶縁層１０２の表面は平坦化されていてもよい。例えば、第１の絶縁層１０２にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。ＣＭＰ処理を行うことで、第１の絶縁層１０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、後に形成される第１の酸化物半導体層１０４および／または第２の酸化物半導体層１０６の結晶性が向上する場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。ただし、第１の絶縁層１０２は、必ずしも形成しなくてもよい。
第１の絶縁層１０２は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜すればよい。ただし、第１の絶縁層１０２中、または第１の絶縁層１０２上に形成される第１の酸化物半導体層、または第２の酸化物半導体層へのプラズマによる損傷（ダメージ）を低減するためには、熱ＣＶＤ法を用いることが好ましい。
または、基板１００としてシリコン基板を用いた場合、第１の絶縁層１０２となる絶縁層を、熱酸化法によって形成してもよい。
次いで、第１の絶縁層１０２上に、第１の酸化物半導体層１０４を形成する（図１（Ｂ）参照）。
第１の酸化物半導体層１０４を構成する酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、第１の酸化物半導体層１０４を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）ガドリニウム（Ｇｄ））等から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、第１の酸化物半導体層１０４を構成する酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
または、第１の酸化物半導体層１０４を構成する酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ、ｍは自然数）で表されるホモロガス化合物を適用することができる。
第１の酸化物半導体層１０４は、スパッタリング法で形成することが好ましい。なお、第１の酸化物半導体層１０４をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
第１の酸化物半導体層１０４をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、２：２：１、１：１：１、１：１：２、１：１：３、１：１：４、１：１：５などとすればよい。なお、スパッタリング法によって得られる第１の酸化物半導体層１０４は、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
第１の酸化物半導体層１０４は、成膜により、または成膜後の加熱処理により結晶部を含む酸化物半導体層とする。好ましくは、被形成面の法線方向または第１の酸化物半導体層１０４の表面の法線方向に平行な方向にｃ軸が揃った結晶部を含む酸化物半導体層とする。スパッタリング法によって、結晶部を含む酸化物半導体層を形成する方法の例を以下に説明する。
第１の例では、第１の酸化物半導体層１０４は、多結晶である酸化物半導体スパッタリングターゲットを用いて成膜する。当該スパッタリングターゲットにイオンが衝突すると、スパッタリングターゲットに含まれる結晶領域がａｂ面から劈開し、ａｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子又はペレット状のスパッタリング粒子が、結晶状態を維持したまま被成膜面に到達することで、結晶部を有する第１の酸化物半導体層１０４を成膜することができる。
平板状のスパッタ粒子又はペレット状のスパッタリング粒子は、例えば、ａｂ面に平行な面の円相当径が１ｎｍ以上１００ｎｍ以下、１ｎｍ以上３０ｎｍ以下、１ｎｍ以上１０ｎｍ以下、または３ｎｍ以上１０ｎｍ以下であって、厚さ（ａｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタ粒子又はペレット状のスパッタリング粒子は、ａｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
なお、基板温度を１００℃以上７４０℃以下として成膜することが好ましい。成膜時の基板温度を高めることで、平板状のスパッタ粒子又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。このとき、スパッタ粒子が正または負に帯電することで、スパッタ粒子同士が反発しながら基板に付着するため、スパッタ粒子が偏って不均一に重なることがなく、厚さの均一な第１の酸化物半導体層１０４とすることができる。一方、成膜雰囲気の温度が高すぎると、ターゲットに含まれる亜鉛が昇華してしまうことがあるため、基板温度は、好ましくは２００℃以上５００℃以下、より好ましくは２００℃以上３５０℃以下とする。
また、成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、第２の例では、スパッタリングターゲットとして、ＩｎＭＯ３（ＺｎＯ）ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ、ｍは自然数）で表されるホモロガス化合物およびＺｎＯの混晶であり、スパッタリングターゲットの組成においてＭに対するＺｎの原子数比が（ｍ＋０．０５）以上（ｍ＋０．５）以下となる酸化物ターゲットを適用し、第１の酸化物半導体層１０４を形成する。なお、ここではＭとしてＧａを適用した場合を例に説明する。すなわち、第１の酸化物半導体層１０４として、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成するものとする。
上述のスパッタリングターゲットを用いた成膜において、スパッタ粒子としては、亜鉛粒子、酸素粒子、酸化亜鉛粒子、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子等がある。ここで、用いるスパッタリングターゲットはＧａよりＺｎを多く含むため、基板上に亜鉛粒子、酸素粒子、または酸化亜鉛粒子が到達した後、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子が到達することがある。
基板上に到達した亜鉛粒子および酸素粒子は基板上を移動し、六方晶の酸化亜鉛が基板上に形成される。酸化亜鉛はａｂ面と平行な方向における結晶成長が速いため、基板温度が１００℃以上、好ましくは１５０℃以上、より好ましくは２００℃以上の場合、六方晶の酸化亜鉛は基板の表面と平行な方向（膜の面方向）に結晶成長する。結果、単結晶である六方晶の酸化亜鉛層、または単結晶領域を有する六方晶の酸化亜鉛層が形成される。成膜時の基板温度が高いほど、酸化亜鉛層の結晶性を向上させることができ、また、不純物の混入を抑制することができるため、好ましい。ただし、酸化亜鉛は、減圧雰囲気において、６００℃以上で蒸発しやすいため、基板温度が６００℃以上であると、分離した酸化亜鉛層（第１の絶縁層１０２が露出する領域を有する酸化亜鉛層）が形成される場合がある。
次に、スパッタ粒子として、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子が剥離し、六方晶の酸化亜鉛層上に、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子が堆積し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を含む層が形成される。スパッタリングターゲットから剥離したＩｎ−Ｇａ−Ｚｎ酸化物粒子は、断面における縦横比が異なり、縦より横が長い平板状または平坦状の塊（ペレット）である。さらには内角が全て１２０°の六角形（正六角形）または内角が全て６０°の三角形（正三角形）の平行な２つの面を有することが好ましい。該ペレットは、例えば、六角形の面と結晶のａｂ面とが平行である。また、ペレットは、例えば、六角形の面と垂直な方向が結晶のｃ軸方向となる。Ｉｎ−Ｇａ−Ｚｎ酸化物粒子は、結晶性を有し、代表的には単結晶である。またはＩｎ−Ｇａ−Ｚｎ酸化物粒子は多結晶の場合もある。
基板上に到達したペレットは、先に示したようにマイグレーションが起こり、平らな面が基板に付着する。このとき、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子が正または負に帯電することで、該粒子同士が反発しながら基板に付着する。六方晶の酸化亜鉛層は結晶性が高く、ａｂ面方向の格子定数がＩｎ−Ｇａ−Ｚｎ酸化物と近い。また、六方晶の酸化亜鉛は六方格子であるため、酸化亜鉛層上に六方格子であるＩｎ−Ｇａ−Ｚｎ酸化物をエピタキシャル成長させることが可能である。よって、六方晶の酸化亜鉛層を種結晶とすることで、結晶性の高いＩｎ−Ｇａ−Ｚｎ酸化物層を形成することができる。
種結晶となる六方晶の酸化亜鉛層の膜厚は、０．１原子層以上２０原子層以下、好ましくは１原子層以上５原子層以下でよい。なお、本明細書等において、層の厚さが０．１原子層以上１原子層未満であるとは、１原子層以上の厚さの層が成膜領域に部分的に堆積していることを指す。
以上によって、酸化亜鉛層およびＩｎ−Ｇａ−Ｚｎ酸化物層を含む第１の酸化物半導体層１０４が形成される。なお、第１の酸化物半導体層１０４に含まれる酸化亜鉛層およびＩｎ−Ｇａ−Ｚｎ酸化物層は、２層の積層構造に限られず、さらに酸化亜鉛層およびＩｎ−Ｇａ−Ｚｎ酸化物層が交互に積層されるように、３層以上積層させてもよい。すなわち、第１の酸化物半導体層１０４は、組成の異なる複数の酸化物半導体層を含んでいてもよい。
第３の例では、第１の酸化物半導体層１０４を１ｎｍ以上１０ｎｍ未満の厚さで、スパッタリング法で成膜する。成膜条件は、例えば、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％とする。ここで、成膜直後の第１の酸化物半導体層１０４は、必ずしも結晶部を有するとは限らない。
次に、加熱処理を行い、第１の酸化物半導体層１０４に結晶部を設ける、または結晶性を向上させる。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層１０４の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層１０４に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層１０４の不純物濃度をさらに短時間で低減することができる。第１の酸化物半導体層１０４の厚さを１ｎｍ以上１０ｎｍ未満とすることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
ただし、結晶部を有する第１の酸化物半導体層１０４の成膜方法は、上記の例に限られるものではない。
次いで、第１の酸化物半導体層１０４を種結晶としてエピタキシャル成長させ、第１の酸化物半導体層１０４上に第２の酸化物半導体層１０６を形成する（図１（Ｃ）参照）。第２の酸化物半導体層１０６は、プラズマを用いない成膜方法を適用するものとし、例えば、熱ＣＶＤ法を用いて形成することができる。
第２の酸化物半導体層１０６は、第１の酸化物半導体層１０４を成膜後、大気に曝すことなく連続的に成膜することが好ましい。これによって、第１の酸化物半導体層１０４および第２の酸化物半導体層１０６界面への不純物（例えば、吸着水による水素または水素化合物等）の混入を防止することができる。
第２の酸化物半導体層１０６には、第１の酸化物半導体層１０４と同様の材料を適用することができる。ただし、第１の酸化物半導体層１０４および第２の酸化物半導体層１０６の積層構造をトランジスタに適用する場合、第１の酸化物半導体層１０４は成膜時のプラズマによる損傷（ダメージ）を含有する場合がある。したがって、トランジスタの電気特性を安定化させるためには第２の酸化物半導体層１０６にチャネルが形成されることが好ましい。よって、第２の酸化物半導体層１０６には、第１の酸化物半導体層１０４よりも電子親和力の大きい材料を用いることが好ましい。例えば、第２の酸化物半導体層１０６に、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）を適用する場合、元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。よって、Ｉｎ−Ｍ−Ｚｎ酸化物において、Ｍの組成を制御することで、酸化物の有するエネルギーギャップを制御することが可能となる。
また、第２の酸化物半導体層１０６の成膜雰囲気は、希ガス等の不活性ガス雰囲気とすることができる。なお、第１の酸化物半導体層１０４と同様に、第２の酸化物半導体層１０６への不純物の混入を防止するために、成膜室内を高真空排気し、成膜に用いるガスを高純度化することが好ましい。
本実施の形態では、インジウムを含む有機金属ガス、ガリウムを含む有機金属ガス、亜鉛を含む有機金属ガスおよび酸素を含むガスを用いたＭＯＣＶＤ法によって、第２の酸化物半導体層１０６としてＩｎ−Ｇａ−Ｚｎ酸化物層を形成するものとする。インジウムを含む有機金属材料としては、例えばトリメチルインジウム等を用いることができる。ガリウムを含む有機金属材料としては、例えばトリメチルガリウム、トリエチルガリウム等を用いることができる。亜鉛を含む有機金属材料としては、例えばジエチル亜鉛、ジメチル亜鉛等を用いることができる。酸素を含むガスとしては、例えば、一酸化二窒素ガス、酸素ガスまたはオゾン等を用いることができる。ただし、用いることのできる原料ガスはこれらに限られない。また、第２の酸化物半導体層１０６に、Ｉｎ−Ｇａ−Ｚｎ酸化物以外の酸化物半導体材料を用いてもよい。
第１の酸化物半導体層１０４は、表面に六方晶の結晶構造を有するため、第２の酸化物半導体層１０６成膜時に、混合された上述の原料ガスが第１の酸化物半導体層１０４の表面に達すると、熱分解および／または化学反応をおこし、第１の酸化物半導体層１０４の結晶情報を引き継いで堆積する。これによって、プラズマによる損傷を防止しつつ、結晶性の高い第２の酸化物半導体層１０６を形成することができる。また、第１の酸化物半導体層１０４が、単結晶領域を含むと、または単結晶（実質的に単結晶である場合も含む）であると、該第１の酸化物半導体層１０４のエピタキシャル成長によって得られる第２の酸化物半導体層１０６も単結晶領域を含む、または単結晶（実質的に単結晶である場合も含む）の酸化物半導体層とすることができる。
なお、第２の酸化物半導体層１０６の成膜時の基板温度は、１１０℃以上、好ましくは１５０℃以上、より好ましくは２００℃以上とするとよい。基板温度を高めることで、第２の酸化物半導体層１０６に含まれうる不純物を低減し、第２の酸化物半導体層１０６の結晶性を良好にすることができる。例えば、第２の酸化物半導体層１０６として単結晶、または実質的に単結晶の酸化物半導体層を形成する場合、基板温度を４００℃以上好ましくは５００℃以上とするとよい。また、成膜速度および生産性を考慮すると、基板温度は８００℃以下とすることが好ましく、酸化亜鉛の蒸発を考慮すると、基板温度は６００℃未満とすることが好ましい。
次いで、第２の酸化物半導体層１０６上に第２の絶縁層１１０を形成する（図１（Ｄ）参照）。
第２の絶縁層１１０としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
第２の絶縁層１１０は、スパッタリング法、ＣＶＤ法、またはパルスレーザ堆積法等を用いて成膜すればよい。ただし、成膜された膜、または第２の絶縁層１１０と重なる第１の酸化物半導体層１０４または第２の酸化物半導体層１０６へのプラズマによる損傷（ダメージ）を低減するためには、熱ＣＶＤ法を用いることが好ましい。
以上によって、本発明の一態様に係る酸化物半導体層を含む積層構造を形成することができる。
なお、ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる。
例えば、第２の酸化物半導体層１０６成膜時において、原料ガスの流量比を変化させることで、第２の酸化物半導体層１０６の組成を膜厚方向に変化させることが可能である。また、第２の酸化物半導体層１０６としてＩｎ−Ｍ−Ｚｎ酸化物層を形成する場合、元素Ｍは酸化物のエネルギーギャップを大きくする機能を有する元素であるため、例えば、Ｍの組成を制御することで、第２の酸化物半導体層１０６のバンド構造を制御することが可能となる。具体的には、例えば、第２の酸化物半導体層１０６として、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成する場合、Ｇａを含む有機金属ガスの流量比を小さくすることで、バンドギャップの小さい酸化物半導体層が形成される。この場合、第２の酸化物半導体層１０６の電子親和力（真空準位と伝導帯下端のエネルギー差）を大きくすることが可能となる。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。または、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成する場合、Ｇａを含む有機金属ガスの流量比を大きくすることで、バンドギャップの大きい酸化物半導体層が形成される。この場合、第２の酸化物半導体層１０６の電子親和力を小さくすることが可能となる。
図２に、第２の酸化物半導体層１０６の成膜時に原料ガスの流量比を変化させた場合における、該第２の酸化物半導体層１０６の有しうるバンド構造を例示する。
図２（Ａ）乃至図２（Ｃ）は、第１の絶縁層１０２、第１の酸化物半導体層１０４、第２の酸化物半導体層１０６および第２の絶縁層１１０を有する積層構造の膜厚方向のバンド構造である。バンド構造は、理解を容易にするため、第１の絶縁層１０２、第１の酸化物半導体層１０４、第２の酸化物半導体層１０６および第２の絶縁層１１０の伝導帯下端のエネルギー（Ｅｃ）を示す。なお、図２（Ａ）乃至図２（Ｃ）において、ｖａｃｕｕｍ ｌｅｖｅｌは、真空準位を表し、ｅｌｅｃｔｒｏｎ ａｆｆｉｎｉｔｙは電子親和力を表す。
図２（Ａ）に示す第２の酸化物半導体層１０６のバンド構造は、第１の酸化物半導体層１０４との界面近傍において連続的に変化する（連続接合とも表記する。）。より具体的には、第１の酸化物半導体層１０４との界面近傍において、第２の酸化物半導体層１０６の伝導帯下端のエネルギーは、第１の酸化物半導体層１０４から遠ざかるほど電子親和力が大きくなる。また、第２の絶縁層１１０との界面近傍においては、第２の酸化物半導体層１０６は伝導帯下端のエネルギーが一定であり、電子親和力も一定の大きさを有している。
例えば、第２の酸化物半導体層１０６として、Ｉｎ−Ｍ−Ｚｎ酸化物層（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）を形成する場合、第２の酸化物半導体層１０６が、第１の酸化物半導体層１０４との界面近傍において、第１の酸化物半導体層１０４から遠ざかるほど含有Ｍ濃度が低減する濃度勾配を有し、第２の絶縁層１１０との界面近傍においては、含有Ｍ濃度が一定（または概略一定）とすると、図２（Ａ）に示す第２の酸化物半導体層１０６のバンド構造が形成されることがある。第２の酸化物半導体層１０６に含まれるＭの濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することが可能である。
第１の酸化物半導体層１０４を、スパッタリング法を適用して成膜した場合、第１の酸化物半導体層１０４中、または第１の酸化物半導体層１０４と第２の酸化物半導体層１０６との界面近傍には、プラズマによる損傷に起因した界面準位が形成されることがある。
しかしながら、図２（Ａ）に示すバンド構造をトランジスタに適用することで、チャネルが上述の界面準位の影響を受けにくい構造とすることができ、界面準位に起因したオン電流の低下が起こりにくい。これは、電子親和力の最も大きい領域である、第２の酸化物半導体層１０６中であって第１の酸化物半導体層１０４との界面から離間した領域にチャネルが形成されるためである。したがって、オン電流が高く、Ｓ値の低いトランジスタとすることができる。また、界面準位を有しうる第１の酸化物半導体層１０４と第２の酸化物半導体層１０６との界面と、チャネルとの間に伝導帯下端のエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
図２（Ｂ）に示す第２の酸化物半導体層１０６のバンド構造は、第２の絶縁層１１０との界面近傍において連続接合を有する。より具体的には、第２の絶縁層１１０との界面近傍における第２の酸化物半導体層１０６の伝導帯下端のエネルギーは、第２の絶縁層１１０から遠ざかるほど電子親和力が大きくなる。また、第１の酸化物半導体層１０４との界面近傍においては、第２の酸化物半導体層１０６は伝導帯下端のエネルギーが一定であり、電子親和力も一定の大きさを有している。
例えば、第２の酸化物半導体層１０６として、Ｉｎ−Ｍ−Ｚｎ酸化物層（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）を形成する場合、第２の酸化物半導体層１０６が、第２の絶縁層１１０との界面近傍において、第２の絶縁層１１０から遠ざかるほど含有Ｍ濃度が低減する濃度勾配を有し、第１の酸化物半導体層１０４との界面近傍においては、含有Ｍ濃度が一定（または概略一定）とすると、図２（Ｂ）に示す第２の酸化物半導体層１０６のバンド構造が形成されることがある。
第２の絶縁層１１０として、酸化物半導体と異なる構成元素（例えばシリコン）を有する絶縁層を設けた場合、第２の酸化物半導体層１０６との界面には、異種接合、不純物の混入等に起因した界面準位が形成されることがある。また、第２の絶縁層１１０を、プラズマを用いた成膜方法（例えば、プラズマＣＶＤまたはスパッタリング法）を適用して成膜した場合、第２の絶縁層１１０中、または第２の絶縁層１１０と第２の酸化物半導体層１０６との界面近傍には、プラズマによる損傷に起因した界面準位が形成されることがある。
そこで、図２（Ｂ）に示すバンド構造をトランジスタに適用することで、チャネルが上述の界面準位の影響を受けにくい構造とすることができ、界面準位に起因したオン電流の低下が起こりにくくなる。これは、電子親和力の最も大きい領域である、第２の酸化物半導体層１０６中であって第２の絶縁層１１０との界面から離間した領域にチャネルが形成されるためである。したがって、オン電流が高く、Ｓ値の低いトランジスタとすることができる。また、界面準位を有しうる第２の絶縁層１１０と第２の酸化物半導体層１０６との界面と、チャネルとの間に伝導帯下端のエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
図２（Ｃ）に示す第２の酸化物半導体層１０６のバンド構造は、第１の酸化物半導体層１０４との界面近傍および第２の絶縁層１１０との界面近傍において、連続接合を有する。より具体的には、第２の酸化物半導体層１０６の伝導帯下端のエネルギーは、第１の酸化物半導体層１０４との界面近傍において第１の酸化物半導体層１０４から遠ざかるほど電子親和力が大きくなり、第２の絶縁層１１０との界面近傍において、第２の絶縁層１１０から遠ざかるほど電子親和力が大きくなる。
例えば、第２の酸化物半導体層１０６として、Ｉｎ−Ｍ−Ｚｎ酸化物層（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）を形成する場合、第２の酸化物半導体層１０６が、第２の絶縁層１１０との界面近傍において、第２の絶縁層１１０から遠ざかるほど含有Ｍ濃度が低減する濃度勾配を有し、第１の酸化物半導体層１０４との界面近傍においても、第１の酸化物半導体層１０４から遠ざかるほど含有Ｍ濃度が低減する濃度勾配を有すると、図２（Ｃ）に示す第２の酸化物半導体層１０６のバンド構造が形成されることがある。
図２（Ｃ）に示すバンド構造をトランジスタに適用することで、第２の酸化物半導体層１０６に形成されるチャネルが、第１の酸化物半導体層１０４と第２の酸化物半導体層１０６との界面に生じうる界面準位、および、第２の酸化物半導体層１０６と第２の絶縁層１１０との界面に生じうる界面準位の双方から離れた領域に形成される。よって、オン電流が高く、Ｓ値の低いトランジスタとすることができる。また、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとすることができる。
なお、本実施の形態で示す積層構造の有しうるバンド構造は、図２の構成に限られるものではない。第２の酸化物半導体層１０６は、少なくとも第１の酸化物半導体層１０４よりも電子親和力の大きい領域を有していれば、その組成および電子親和力を適宜設定することが可能である。例えば、第２の酸化物半導体層１０６と接する層（第１の酸化物半導体層１０４および／または第２の絶縁層１１０）と近づくほど電子親和力が大きくなるバンド構造を有していてもよい。このようなバンド構造をトランジスタに適用した場合、バックチャネル側の電子親和力が大きければ、低いゲート電圧で高いオン電流を得ることができるため、消費電力の小さいトランジスタとすることができる。または、フロントチャネル側の電子親和力が大きければ、ゲート電極からの電界に対して敏感となるため、オンオフの切り替えが速く、Ｓ値の低いトランジスタとすることができる。
または、第２の酸化物半導体層１０６が、該第２の酸化物半導体層１０６と接する層（第１の酸化物半導体層１０４および／または第２の絶縁層１１０）と遠ざかるほど、または近づくほど電子親和力が大きくなるようなバンド構造を有している場合、当該バンド構造がショルダーピークを有していてもよい。
または、第２の酸化物半導体層１０６として、第１の酸化物半導体層１０４と接する領域における構成元素と、第２の絶縁層１１０と接する領域における構成元素とが異なる構造を有する層を形成してもよい。当該構成を有する場合、第２の酸化物半導体層１０６として、構成元素の異なる層の積層構造としてもよい。
以上の形成方法によって得られた本実施の形態に係る第２の酸化物半導体層は、プラズマによる損傷が防止され、欠陥量の低減された酸化物半導体層である。当該酸化物半導体層を例えば半導体装置のチャネルに適用することで、半導体装置の電気特性の変動を抑制し、信頼性を向上させることができる。
また、本発明の一態様に係る酸化物半導体層の形成方法によれば、第１の酸化物半導体層をスパッタリング法によって形成することで、単結晶基板上に限らず、非晶質または多結晶の表面を有する基板上であっても、結晶部を有する第１の酸化物半導体層を形成することができる。また、当該第１の酸化物半導体層を種結晶として用い、熱ＣＶＤ法で第２の酸化物半導体層を形成することで、プラズマによる欠陥が抑制され、且つ結晶性の良好な酸化物半導体層とすることができる。
さらに、本発明の一態様に係る酸化物半導体層の形成方法によれば、第１の酸化物半導体層の成膜後および第２の酸化物半導体層の成膜後に、結晶化を目的とした高温（例えば１３００℃を超える温度）での加熱処理を行う必要がない。１３００℃を超える温度にて加熱処理を行うには、例えばセラミック製の隔壁を備えるマッフル炉などを用いる必要があり、このような炉は大型化が困難であるため生産性を高められないことや、炉内を清浄に保つことが困難であり被処理基板への汚染が懸念されるなどの問題点があるため、本発明の一態様に係る形成方法を適用することは有用である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る酸化物半導体層などを成膜することが可能な製造装置の具体例について説明する。
図３（Ａ）に示す製造装置は、ロード室３０２、搬送室３１０、前処理室３０３、スパッタリング法を利用した成膜室である処理室３０４、熱ＣＶＤ法を利用した成膜室である処理室３３１、アンロード室３０６を少なくとも有する。また、図３（Ａ）に示す製造装置は、大気に触れることなく、連続的に成膜を行うことができる。そのため、積層構造を形成する場合、膜中および膜の界面への不純物の混入を防ぐことができる。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は、チャンバー内壁への水分の付着などを防ぐため、露点が−６０℃未満、好ましくは−８０℃未満、さらに好ましくは−１００℃未満の不活性ガス（窒素ガス、希ガスなど）を充填させておくことが好ましい。または、圧力を１Ｐａ未満、好ましくは０．１Ｐａ未満、さらに好ましくは１×１０−４Ｐａ未満の減圧状態とする。
また、処理室３０５は、処理室３３１と同様の熱ＣＶＤ法を利用する成膜室（熱ＣＶＤ装置ともいう。）としてもよい。
例えば、処理室３０４にて第１の酸化物半導体層を形成し、処理室３３１にて第２の酸化物半導体層を形成し、処理室３０５にて絶縁層を形成してもよい。その場合、それらの積層構造を大気に触れることなく連続的に形成することができる。
まず、基板をロード室３０２に搬入する。次いで、搬送室３１０の搬送ユニット３０７によって基板を前処理室３０３に搬送する。前処理室３０３では、基板を洗浄する処理や加熱処理を行う。次に基板を処理室３０４に搬送して第１の酸化物半導体層を形成する。次に基板を処理室３３１に搬送して第２の酸化物半導体層を形成する。前処理室３０３で処理されることによって、基板表面を清浄化することができる。また、基板表面の処理から第２の酸化物半導体層の成膜までの間に大気に触れないため、不純物等が基板表面に付着することを抑制できる。
次いで、搬送ユニット３０７によって基板を処理室３０５に搬送して、酸化ハフニウム等の絶縁層を形成する。次いで、搬送ユニット３０７によって基板をアンロード室３０６に搬送する。以上の手順によって第１の酸化物半導体層、第２の酸化物半導体層、および絶縁層を順に積層することができる。
図３（Ｂ）に熱ＣＶＤ装置の一例を示す。熱ＣＶＤ装置は、基板の搬入されたチャンバーに原料ガス（一種または複数種）、酸化剤（Ｏ２、Ｏ３等）等を同時に供給し、基板近傍または基板表面にて反応させ、生成物を堆積することで成膜を行う。
熱ＣＶＤ装置の処理室３３１は、基板ホルダ３１９と、複数の原料ガスの導入口の接続された部材３２１と、排気装置３１８とを少なくとも有する。原料ガスの導入口には、それぞれ供給管、圧力調整器、バルブ、流量制御器（流量制御器３２２、流量制御器３２４、流量制御器３２６、流量制御器３２８）を介して原料供給部（原料供給部３２３、原料供給部３２５、原料供給部３２７、原料供給部３２９）と接続されており、排出口は、排出管やバルブや圧力調整器を介して排気装置３１８と接続されている。
成膜時の処理室３３１内は、大気圧としてもよいし、減圧雰囲気としてもよい。
また、原料ガスを供給する際には、シャワーヘッドのように設けられた複数の開口部から原料ガスを供給してもよい。
また、基板面内における膜の厚さを均一にするため、基板ホルダ３１９を回転させ、基板ホルダ３１９に固定されている基板３２０を回転させてもよい。
なお、熱ＣＶＤ法は、プラズマを用いないため、プラズマに起因して膜に欠陥が生成されることがない。
熱ＣＶＤ法によって、導電層、半導体層、絶縁層など様々な膜を形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物層を成膜する場合には、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）、トリメチルガリウム（（ＣＨ３）３Ｇａ）、およびジメチル亜鉛（（ＣＨ３）２Ｚｎ）などを用いる。ただし、Ｉｎ−Ｇａ−Ｚｎ酸化物膜の原料ガスは、これらの組み合わせに限定されない。例えば、トリメチルガリウムに代えてトリエチルガリウム（（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
また、図３（Ａ）では搬送室３１０の上面形状が六角形であるマルチチャンバーの製造装置の例を示しているが、それより角の多い多角形（七角形、八角形など）としてより多くのチャンバーと連結させてもよい。または、搬送室３１０の上面形状が五角形または四角形であるマルチチャンバーの製造装置であってもよい。また、チャンバーを複数連結することで搬送室を省略した、インライン製造装置としてもよい。インライン製造装置は、搬送室を有さないことにより、搬送の時間が短くできるため、生産性の高い製造装置である。なお、図３（Ａ）では枚葉式の製造装置の例を示したが、複数枚の基板を一度に成膜するバッチ式の成膜装置としてもよい。また、各処理室にクリーニング（例えばプラズマクリーニングなど）を行うための機構を設けてもよい。
また、図３（Ａ）においては、処理室３０５および処理室３３１に熱ＣＶＤ装置を用いる例を示したが、いずれか一をスパッタリング装置やＡＬＤ装置など、そのほかの成膜装置としてもよい。また、処理室３０４を、熱ＣＶＤ装置やＡＬＤ装置など、そのほかの成膜装置としてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示した積層構造を有する、本発明の一態様に係るトランジスタの構造について説明する。
＜トランジスタ構造１＞
図４（Ａ）および図４（Ｂ）は、本発明の一態様のトランジスタ４５０の平面図および断面図である。図４（Ａ）は平面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図４（Ａ）の平面図では、図の明瞭化のために一部の要素を省いて図示している。
図４（Ａ）および図４（Ｂ）に示すトランジスタ４５０は、基板４００上の凸部を有する絶縁層４０２と、絶縁層４０２の凸部上の第１の酸化物半導体層４０４および第２の酸化物半導体層４０６と、第１の酸化物半導体層４０４の側面および第２の酸化物半導体層４０６の上面と側面に接するソース電極層４０８ａおよびドレイン電極層４０８ｂと、ソース電極層４０８ａおよびドレイン電極層４０８ｂ上において、第２の酸化物半導体層４０６と接する絶縁層４１０と、絶縁層４１０の上面に接し、第１の酸化物半導体層４０４の側面および第２の酸化物半導体層４０６の上面と側面に対向するゲート電極層４１２と、を有する。なお、ソース電極層４０８ａ、ドレイン電極層４０８ｂおよびゲート電極層４１２上の絶縁層４１４をトランジスタ４５０の構成要素に含めてもよい。また、絶縁層４０２は凸部を有さなくても構わない。
なお、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に設けられている。
または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接している。または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の少なくとも一部（または全部）と、接している。
または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の一部（または全部）と、電気的に接続されている。
または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の一部（または全部）に、近接して配置されている。
または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の横側に配置されている。または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の一部（または全部）の横側に配置されている。
または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の一部（または全部）の斜め上側に配置されている。
または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の上側に配置されている。または、ソース電極層４０８ａ（および／または、ドレイン電極層４０８ｂ）の、少なくとも一部（または全部）は、第２の酸化物半導体層４０６（および／または、第１の酸化物半導体層４０４）などの半導体層の一部（または全部）の上側に配置されている。
図４に示すトランジスタ４５０において、絶縁層４０２は、実施の形態１の第１の絶縁層１０２に相当し、第１の酸化物半導体層４０４は、実施の形態１の第１の酸化物半導体層１０４に相当し、第２の酸化物半導体層４０６は、実施の形態１の第２の酸化物半導体層１０６に相当する。さらに、トランジスタ４５０においてゲート絶縁層として機能する絶縁層４１０は、実施の形態１の第２の絶縁層１１０に相当する。すなわち、トランジスタ４５０において、第２の酸化物半導体層４０６は、第１の酸化物半導体層４０４を種結晶としてエピタキシャル成長した結晶部を有する酸化物半導体層であり、第１の酸化物半導体層４０４よりも電子親和力の大きい領域を有する。換言すると、トランジスタ４５０において、第２の酸化物半導体層４０６は電流の主な経路（チャネル）として機能する。また、第２の酸化物半導体層４０６は、プラズマによる損傷が防止され、欠陥量の低減された酸化物半導体層である。
図４（Ｂ）に示すように、ソース電極層４０８ａおよびドレイン電極層４０８ｂの側面は、チャネルが形成される第２の酸化物半導体層４０６の側面と接する。また、チャネル幅方向の断面において、ゲート電極層４１２は第２の酸化物半導体層４０６の上面および側面と対向して設けられており、ゲート電極層４１２の電界によって第２の酸化物半導体層４０６を電気的に取り囲むことができる。ここで、ゲート電極層４１２の電界によってチャネル（またはチャネルが形成される第２の酸化物半導体層４０６）を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。トランジスタ４５０は、ｓ−ｃｈａｎｎｅｌ構造を有することで、第２の酸化物半導体層４０６の全体（バルク）にチャネルを形成することが可能となる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
なお、チャネル長とは、平面図において、半導体層とゲート電極層とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図４（Ａ）では、チャネル長は、第２の酸化物半導体層４０６とゲート電極層４１２とが重なる領域における、ソース電極層４０８ａとドレイン電極層４０８ｂとの距離となる。チャネル幅とは、半導体層とゲート電極層とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図４（Ａ）では、チャネル幅は、第２の酸化物半導体層４０６とゲート電極層４１２とが重なる領域における、ソース電極層４０８ａまたはドレイン電極層４０８ｂの幅をいう。
基板４００は、基板１００についての記載を参酌することができる。絶縁層４０２は、第１の絶縁層１０２についての記載を参酌することができる。第１の酸化物半導体層４０４は、第１の酸化物半導体層１０４についての記載を参酌することができる。第２の酸化物半導体層４０６は、第２の酸化物半導体層１０６についての記載を参酌することができる。絶縁層４１０は、第２の絶縁層１１０についての記載を参酌することができる。
ソース電極層４０８ａおよびドレイン電極層４０８ｂには、酸化物半導体層から酸素を引き抜く性質を有する導電層を用いると好ましい。例えば、酸化物半導体層から酸素を引き抜く性質を有する導電層として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電層が挙げられる。
酸化物半導体層から酸素を引き抜く性質を有する導電層の作用により、第１の酸化物半導体層１０４および／または第２の酸化物半導体層１０６中の酸素が脱離し、酸化物半導体層中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体層がｎ型化する場合がある。したがって、ソース電極層およびドレイン電極層の作用により、酸化物半導体層と、ソース電極層またはドレイン電極層と、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
なお、チャネル長が小さい（例えば２００ｎｍ以下、または１００ｎｍ以下）トランジスタを作製する場合、ｎ型化領域の形成によってソース−ドレイン間が短絡してしまうことがある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極層およびドレイン電極層に酸化物半導体層から適度に酸素を引き抜く性質を有する導電層を用いればよい。適度に酸素を引き抜く性質を有する導電層としては、例えば、ニッケル、モリブデンまたはタングステンを含む導電層などがある。
また、チャネル長がごく小さい（４０ｎｍ以下、または３０ｎｍ以下）トランジスタを作製する場合、ソース電極層４０８ａおよびドレイン電極層４０８ｂとして、酸化物半導体層からほとんど酸素を引き抜くことのない導電層を用いればよい。酸化物半導体層からほとんど酸素を引き抜くことのない導電層としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む導電層などがある。なお、複数種の導電層を積層しても構わない。
ゲート電極層４１２は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから得らればれた一種以上を含む導電層を用いればよい。
絶縁層４１４としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁層を、単層で、または積層で用いればよい。
以下では、チャネルが形成される第２の酸化物半導体層４０６に適用可能な酸化物半導体について詳細に説明する。
第２の酸化物半導体層４０６に２以上の金属元素を構成元素として含む酸化物半導体を用いる場合は、少なくともインジウムを含む酸化物半導体を用いることが好ましい。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体層は、元素Ｍを含むことがより好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、チタン、ジルコニウム、ランタン、セリウム、ネオジム、ハフニウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体層は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
ただし、第２の酸化物半導体層４０６は、インジウムを含む酸化物に限定されない。第２の酸化物半導体層４０６は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物であっても構わない。
また、第２の酸化物半導体層４０６は、エネルギーギャップが大きい酸化物を用いる。第２の酸化物半導体層４０６のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
以下では、チャネルが形成される酸化物半導体層における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、第２の酸化物半導体層４０６中（界面も含む）の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、第２の酸化物半導体層４０６のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。第２の酸化物半導体層４０６中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、第２の酸化物半導体層４０６中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、第２の酸化物半導体層４０６と絶縁層４１０との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、第２の酸化物半導体層４０６中に水素が含まれると、キャリア密度を増大させてしまう場合がある。第２の酸化物半導体層４０６の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、第２の酸化物半導体層４０６中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。第２の酸化物半導体層４０６の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、第１の酸化物半導体層４０４の膜厚は非常に薄いため、第１の酸化物半導体層４０４に含まれる不純物も、チャネルに影響を与える場合がある。したがって、第１の酸化物半導体層４０４中のシリコン濃度、水素濃度、窒素濃度も第２の酸化物半導体層４０６と同等に低減することが好ましい。
また、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の水素濃度を低減するために、絶縁層４０２および絶縁層４１０の水素濃度を低減すると好ましい。絶縁層４０２および絶縁層４１０の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の窒素濃度を低減するために、絶縁層４０２および絶縁層４１０の窒素濃度を低減すると好ましい。絶縁層４０２および絶縁層４１０の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
次いで、第１の酸化物半導体層１０４または第２の酸化物半導体層４０６の有する結晶部について説明する。
酸化物半導体層は、単結晶酸化物半導体層と、それ以外の非単結晶酸化物半導体層とに分けられる。非単結晶酸化物半導体層としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などがある。
また、別の観点では、酸化物半導体層は、非晶質酸化物半導体層と、それ以外の結晶性酸化物半導体層とに分けられる。結晶性酸化物半導体層としては、単結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層、多結晶酸化物半導体層、微結晶酸化物半導体層などがある。
＜ＣＡＡＣ−ＯＳ層＞
まずは、ＣＡＡＣ−ＯＳ層について説明する。なお、ＣＡＡＣ−ＯＳ層を、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体層と呼ぶこともできる。
ＣＡＡＣ−ＯＳ層は、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体層の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ層の明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳ層について説明する。図１９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳ層の断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図１９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１９（Ｂ）に示す。図１９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１９（Ｂ）に示すように、ＣＡＡＣ−ＯＳ層は特徴的な原子配列を有する。図１９（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１９（Ｂ）および図１９（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳ層のペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１９（Ｄ）参照。）。図１９（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１９（Ｄ）に示す領域５１６１に相当する。
また、図２０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳ層の平面のＣｓ補正高分解能ＴＥＭ像を示す。図２０（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）に示す。図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳ層について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳ層は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定してφスキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳ層は、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳ層について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層に対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２２（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２２（Ｂ）に示す。図２２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ層に含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２２（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。酸化物半導体層の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層ということもできる。また、ＣＡＡＣ−ＯＳ層は、酸素欠損の少ない酸化物半導体層ということもできる。
酸化物半導体層に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体層中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体層の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体層は、キャリア密度を低くすることができる。そのような酸化物半導体層を、高純度真性または実質的に高純度真性な酸化物半導体層と呼ぶ。ＣＡＡＣ−ＯＳ層は、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体層となりやすい。したがって、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体層は、キャリアトラップが少ない。酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳ層は欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。
したがって、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体層＞
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。ｎｃ−ＯＳ層は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳ層におけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳ層の結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳ層を、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体層、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体層と呼ぶこともできる。
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体層＞
次に、非晶質酸化物半導体層について説明する。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体層である。石英のような無定形状態を有する酸化物半導体層が一例である。
非晶質酸化物半導体層は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体層に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体層に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体層に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体層を非晶質酸化物半導体層と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体層を非晶質酸化物半導体層と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳ層およびｎｃ−ＯＳ層を、非晶質酸化物半導体層または完全な非晶質酸化物半導体層と呼ぶことはできない。
＜非晶質ライク酸化物半導体層＞
なお、酸化物半導体層は、ｎｃ−ＯＳ層と非晶質酸化物半導体層との間の構造を有する場合がある。そのような構造を有する酸化物半導体層を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。
ａ−ｌｉｋｅ ＯＳ層は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳ層は、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳ層が、ＣＡＡＣ−ＯＳ層およびｎｃ−ＯＳ層と比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ層、ｎｃ−ＯＳ層およびＣＡＡＣ−ＯＳ層を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２３より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳ層およびＣＡＡＣ−ＯＳ層の結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳ層は、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ層およびＣＡＡＣ−ＯＳ層は、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳ層は、ｎｃ−ＯＳ層およびＣＡＡＣ−ＯＳ層と比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳ層は、ｎｃ−ＯＳ層およびＣＡＡＣ−ＯＳ層と比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳ層の密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳ層の密度およびＣＡＡＣ−ＯＳ層の密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体層は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体層において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体層において、ａ−ｌｉｋｅ ＯＳ層の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体層において、ｎｃ−ＯＳ層の密度およびＣＡＡＣ−ＯＳ層の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、任意の組成における単結晶に相当する密度を見積もることができる。任意の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体層は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、ａ−ｌｉｋｅ ＯＳ層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳ層およびｎｃ−ＯＳ層の成膜モデルの一例について説明する。
図２４（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳ層が成膜される様子を示した成膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。図２５（Ａ）に、一例として、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図２５（Ａ）は、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図２５（Ａ）より、近接する二つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図２３中の（１）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させると、図２５（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図２５（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。上述の図２３中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット５１００の成長が起こりにくいためｎｃ−ＯＳ層となる（図２４（Ｂ）参照。）。室温程度で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳ層の成膜が可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にすることができる。
図２４（Ａ）および図２４（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ移動することができる。
また、図２４（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ層中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳ層となる。なお、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積である場合でもＣＡＡＣ−ＯＳ層の成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳ層は、単結晶酸化物半導体層が一枚板のようになっているのではなく、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳ層に縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳは、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図２６に断面模式図を示す。
図２６（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３が基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図２６（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５１０５ｂの別の側面と接するように配置する。
次に、図２６（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらにペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図２６（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０５ａ２の側面と接するように配置する。また、ペレット５１０５ｄは、その側面がペレット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡＣ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図２３中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸化物半導体層において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳ層の成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳ層は、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳ層を成膜することは可能である。
また、ＣＡＡＣ−ＯＳ層は、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳ層を得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳ層は、ペレット５１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳ層は、ペレット５１００間に隙間が生じやすい場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳ層とすることができる。
このようなモデルによってＣＡＡＣ−ＯＳ層が成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳ層を得ることができる。
＜トランジスタの作製方法＞
以下では、トランジスタ４５０の作製方法について、説明する。なお、先の実施の形態と同様の構成については、実施の形態１または実施の形態２を参酌することができるため、一部記載を省略することがある。
まず、基板４００準備する。基板４００は基板１００と同様の材料を用いることができる。なお、基板上に半導体素子が設けられた基板を基板４００として用いてもよい。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
基板４００上に絶縁層４０２を形成する。絶縁層４０２を形成後、絶縁層４０２に酸素を添加することにより、化学量論的組成よりも過剰な酸素を含む絶縁層を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
次いで、絶縁層４０２上に第１の酸化物半導体層４０４および第２の酸化物半導体層４０６を積層する。その後、フォトリソグラフィ法を用いたエッチングによって島状に加工する。ここでのエッチング処理で、絶縁層４０２を同時にエッチングして、第１の酸化物半導体層４０４から露出した領域の膜厚を減少させてもよい。ただし、絶縁層４０２のエッチングは、基板４００の表面を露出しない程度に適度に行うものとする。絶縁層４０２を適度にエッチングすることで、後に形成するゲート電極層４１２によって第２の酸化物半導体層４０６を覆いやすくすることができる。なお、トランジスタを微細化するために、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の加工時にハードマスクを用いてもよい。
なお、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の加工時に、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の加工面にダメージが入らないようエッチングすることが好ましい。例えば、ドライエッチング法を用いて、中性ビームエッチングを行えばよい。中性ビームであることから、電荷によるチャージアップが起こらず、また低エネルギーであるため、低ダメージでエッチングすることが可能となる。または、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６が結晶である場合、結晶面によってエッチレートが異なることを利用したウェットエッチング法を用いても構わない。ウェットエッチング法を用いることにより、加工面へのダメージを低減することができる。
第２の酸化物半導体層４０６の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体層４０６の結晶性を高め、さらに絶縁層４０２から水素や水などの不純物を除去することができる。
次に、第２の酸化物半導体層４０６を覆ってソース電極層４０８ａおよびドレイン電極層４０８ｂとなる導電膜を形成する。導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。ただし、第１の酸化物半導体層または第２の酸化物半導体層へのプラズマによる損傷（ダメージ）を低減するためには、ＭＣＶＤ法等の熱ＣＶＤ法を用いることが好ましい。
次に、導電膜を分断するようにエッチングし、ソース電極層４０８ａおよびドレイン電極層４０８ｂを形成する。なお、導電膜をエッチングする際、ソース電極層４０８ａおよびドレイン電極層４０８ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、導電膜をエッチングする際、絶縁層４０２がエッチングされ、膜厚が減少した領域が形成される場合がある。
次に、第２の酸化物半導体層４０６、ソース電極層４０８ａおよびドレイン電極層４０８ｂ上に、ゲート絶縁層として機能する絶縁層４１０を形成する。その後、絶縁層４１０上に、ゲート電極層４１２を形成する。ゲート電極層４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。ただし、第１の酸化物半導体層または第２の酸化物半導体層へのプラズマによる損傷（ダメージ）を低減するためには、ＭＣＶＤ法等の熱ＣＶＤ法を用いることが好ましい。
次に、ソース電極層４０８ａ上、ドレイン電極層４０８ｂ上、絶縁層４１０上、およびゲート電極層４１２上に絶縁層４１４を形成する。絶縁層４１４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。ただし、第１または第２の酸化物半導体層へのプラズマによる損傷（ダメージ）を低減するためには、熱ＣＶＤ法またはＡＬＤ法を用いることが好ましい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第２の酸化物半導体層４０６の酸素欠損を低減することができる場合がある。
以上の工程で、図４に示すトランジスタ４５０を作製することができる。
なお、図４（Ｂ）では、ゲート電極層４１２は、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の上側に設けられていたが、本発明の一態様は、これに限定されない。例えば、図１６（Ａ）に示すように、ゲート電極層４１３が、第１の酸化物半導体層４０４および第２の酸化物半導体層４０６の下側にも設けられていてもよい。ゲート電極層４１３の材質は、ゲート電極層４１２と同様に、様々な材質を用いることが出来る。なお、ゲート電極層４１３には、ゲート電極層４１２と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。ゲート電極層４１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。図１６（Ｂ）には、開口部を介して、ゲート電極層４１３とゲート電極層４１２とを接続させた場合の例を示す。なお、図４以外の場合であっても、同様に、ゲート電極層４１３を設けることが可能である。
＜トランジスタ構造１の変形例＞
また、図５に示すトランジスタ４６０のように絶縁層４１０と第２の酸化物半導体層４０６の間に第３の酸化物半導体層４０７を配置しても構わない。第３の酸化物半導体層４０７としては、第２の酸化物半導体層４０６と同様の材料を適用することができる。ただし、第３の酸化物半導体層４０７は、酸化物半導体と異なる構成元素（例えばシリコン）を有しうる絶縁層４１０と接するため、第３の酸化物半導体層４０７と絶縁層４１０との界面に異種接合、不純物の混入等に起因した界面準位が形成される場合がある。したがって、トランジスタの電気特性を安定化させるためには第２の酸化物半導体層４０６にチャネルが形成されることが好ましい。よって、第３の酸化物半導体層４０７には、第２の酸化物半導体層４０６よりも電子親和力の小さい材料を用いることが好ましい。
また、第３の酸化物半導体層４０７は、プラズマを用いない成膜方法を適用することが好ましく、ＭＯＣＶＤ法を適用することがより好ましい。ＭＯＣＶＤ法によって第３の酸化物半導体層４０７を形成することで、第２の酸化物半導体層４０６の結晶部を種結晶としたエピタキシャル成長によって、結晶部を有する第３の酸化物半導体層４０７を形成することができる。なお、そのほかの構成については、図４に示したトランジスタについての記載を参照する。
なお、図５（Ｂ）では、ゲート電極層４１２は、第３の酸化物半導体層４０７の上側に設けられていたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１７（Ａ）に示すように、ゲート電極層４１３が、第１の酸化物半導体層４０４乃至第３の酸化物半導体層４０７の下側にも設けられていてもよい。図１７（Ｂ）には、開口部を介して、ゲート電極層４１３とゲート電極層４１２とを接続させた場合の例を示す。なお、図４や図５以外の場合であっても、同様に、ゲート電極層４１３を設けることが可能である。
＜トランジスタ構造２＞
図６（Ａ）および図６（Ｂ）は、本発明の一態様のトランジスタ５５０の平面図および断面図である。図６（Ａ）は平面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、図６（Ａ）の平面図では、図の明瞭化のために一部の要素を省いて図示している。
図６（Ａ）および図６（Ｂ）に示すトランジスタ５５０は、基板５００上の凸部を有する絶縁層５０２と、絶縁層５０２の凸部上の第１の酸化物半導体層５０４および第２の酸化物半導体層５０６と、第２の酸化物半導体層５０６上の絶縁層５１０と、絶縁層５１０上面に接し、第２の酸化物半導体層５０６の上面および側面に対向するゲート電極層５１２と、第２の酸化物半導体層５０６およびゲート電極層５１２上にあり、第２の酸化物半導体層５０６に達する開口部を有する絶縁層５１４と、該開口部を埋めるソース電極層５１６ａおよびドレイン電極層５１６ｂと、ソース電極層５１６ａおよびドレイン電極層５１６ｂとそれぞれ接する導電層５１８ａおよび導電層５１８ｂと、を有する。なお、絶縁層５０２が凸部を有さなくても構わない。
図６に示すトランジスタ５５０において、ソース電極層５１６ａおよびドレイン電極層５１６ｂは、ゲート電極層５１２と重ならないよう配置される。したがって、ソース電極層５１６ａまたはドレイン電極層５１６ｂと、ゲート電極層５１２と、の間に生じる寄生容量を低減することができる。そのため、図６に示すトランジスタは、優れたスイッチング特性を実現することができる。
また、絶縁層５１４と、ソース電極層５１６ａおよびドレイン電極層５１６ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
導電層５１８ａおよび導電層５１８ｂとしては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電層を、単層で、または積層で用いればよい。
また、基板５００は基板４００についての記載を参酌することができる。また、絶縁層５０２は絶縁層４０２についての記載を参酌することができる。また、第１の酸化物半導体層５０４は第１の酸化物半導体層４０４についての記載を参酌することができる。また、第２の酸化物半導体層５０６は、第２の酸化物半導体層４０６についての記載を参酌することができる。また、ソース電極層５１６ａおよびドレイン電極層５１６ｂは、ソース電極層４０８ａおよびドレイン電極層４０８ｂについての記載を参酌することができる。また、絶縁層５１０は、絶縁層４１０についての記載を参酌することができる。また、ゲート電極層５１２は、ゲート電極層４１２についての記載を参酌することができる。また、絶縁層５１４は、絶縁層４１４についての記載を参酌することができる。
なお、図６（Ｂ）では、ゲート電極層５１２は、第１の酸化物半導体層５０４および第２の酸化物半導体層５０６の上側に設けられていたが、本発明の一態様は、これに限定されない。例えば、図１８（Ａ）に示すように、ゲート電極層５１３が、第１の酸化物半導体層５０４および第２の酸化物半導体層５０６の下側にも設けられていてもよい。ゲート電極層５１３の材質は、ゲート電極層５１２と同様に、様々な材質を用いることが出来る。なお、ゲート電極層５１３には、ゲート電極層５１２と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。ゲート電極層５１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。図１８（Ｂ）には、開口部を介して、ゲート電極層５１３とゲート電極層５１２とを接続させた場合の例を示す。また、ゲート電極層５１３は、ソース電極層５１６ａおよびドレイン電極層５１６ｂと重なるよう配置してもよい。その場合の例を、図１８（Ｂ）に示す。なお、図４、図５、図６以外の場合であっても、同様に、ゲート電極層５１３を設けることが可能である。
＜トランジスタ構造２の変形例＞
また、図６に示すトランジスタにおいて、絶縁層５１０と第２の酸化物半導体層５０６との間に第３の酸化物半導体層を配置しても構わない。該第３の酸化物半導体層は第３の酸化物半導体層４０７についての記載を参酌することができる。なお、そのほかの構成については、図６に示したトランジスタについての記載を参酌することができる。
＜トランジスタ構造３＞
図７（Ａ）および図７（Ｂ）は、本発明の一態様のトランジスタ６５０の平面図および断面図である。図７（Ａ）は平面図であり、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｃ１−Ｃ２、および一点鎖線Ｃ３−Ｃ４に対応する断面図である。なお、図７（Ａ）の平面図では、図の明瞭化のために一部の要素を省いて図示している。
図７（Ａ）および図７（Ｂ）に示すトランジスタ６５０は、基板６００上のゲート電極層６１２と、ゲート電極層６１２上の絶縁層６０２と、絶縁層６０２上の第１の酸化物半導体層６０４と、第１の酸化物半導体層６０４上の第２の酸化物半導体層６０６と、第１の酸化物半導体層６０４の側面および第２の酸化物半導体層６０６の上面と側面に接するソース電極層６０８ａおよびドレイン電極層６０８ｂと、第２の酸化物半導体層６０６、ソース電極層６０８ａおよびドレイン電極層６０８ｂ上の絶縁層６１０と、を有する。なお、基板６００とゲート電極層６１２との間に絶縁層を有しても構わない。
なお、トランジスタ６５０は、絶縁層６１０を介して第２の酸化物半導体層６０６と重なる導電層を有してもよい。該導電層は、トランジスタ６５０の第２のゲート電極層として機能する。また、該第２のゲート電極によってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
基板６００は基板４００についての記載を参酌することができる。また、ゲート電極層６１２はゲート電極層４１２についての記載を参酌することができる。また、絶縁層６０２は絶縁層４０２についての記載を参酌することができる。また、第１の酸化物半導体層６０４は第１の酸化物半導体層４０４についての記載を参酌することができる。また、第２の酸化物半導体層６０６は、第２の酸化物半導体層４０６についての記載を参酌することができる。また、ソース電極層６０８ａおよびドレイン電極層６０８ｂは、ソース電極層４０８ａおよびドレイン電極層４０８ｂについての記載を参酌することができる。また、絶縁層６１０は絶縁層４１０についての記載を参酌することができる。
以上示した本発明の一態様に係るトランジスタは、プラズマによる損傷が防止され、欠陥量の低減された酸化物半導体層にチャネルが形成されることで、電気特性の変動を抑制したトランジスタとすることができる。当該トランジスタを適用することで、半導体装置の信頼性を向上させることができる。
なお、本実施の形態において、チャネルなどにおいて、酸化物半導体層を用いた場合の例を示したが、本発明の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置を例示する。
＜回路＞
以下では、本発明の一態様のトランジスタを利用した回路の一例について説明する。
［断面構造］
図８（Ａ）に本発明の一態様の半導体装置の断面図を示す。図８（Ａ）に示す半導体装置は、下部に第１の半導体を用いたトランジスタ２２００を有し、上部に第２の半導体を用いたトランジスタ２１００を有している。図８（Ａ）では、第２の半導体を用いたトランジスタ２１００として、図４で例示したトランジスタを適用した例を示している。なお、トランジスタ２１００として、実施の形態３で例示した他の構成を有するトランジスタを適用してもよい。
第１の半導体は、第２の半導体と異なるエネルギーギャップを持つ半導体を用いてもよい。例えば、第１の半導体を酸化物半導体以外の半導体とし、第２の半導体を酸化物半導体としてもよい。第１の半導体として単結晶シリコンを用いた場合は、高速動作をすることに適したトランジスタ２２００とすることができる。また、第２の半導体として酸化物半導体を用いることでオフ電流を低くすることに適したトランジスタ２１００とすることができる。
なお、トランジスタ２２００は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路によって適切なトランジスタを用いる。また、トランジスタ２１００および／またはトランジスタ２２００として、上述したトランジスタや図８（Ａ）に示したトランジスタを用いなくても構わない場合がある。
図８（Ａ）に示す半導体装置は、絶縁層２２０１および絶縁層２２０７を介して、トランジスタ２２００の上部にトランジスタ２１００を有する。また、トランジスタ２２００とトランジスタ２１００の間には、配線として機能する複数の導電層２２０２が設けられている。また、各種絶縁層に埋め込まれた複数の導電層２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００上の絶縁層２２０４と、絶縁層２２０４上の導電層２２０５と、トランジスタ２１００のソース電極層およびドレイン電極層と同一層に（同一工程を経て）形成された導電層２２０６と、を有する。
複数のトランジスタを積層した構造とすることにより、高密度に複数の回路を配置することができる。
ここで、トランジスタ２２００に用いる第１の半導体に単結晶シリコンを用いた場合、トランジスタ２２００の第１の半導体の近傍の絶縁層の水素濃度が高いことが好ましい。該水素により、シリコンのダングリングボンドを終端させることで、トランジスタ２２００の信頼性を向上させることができる。一方、トランジスタ２１００に用いる酸化物半導体の近傍の絶縁層の水素濃度が低いことが好ましい。該水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、単結晶シリコンを用いたトランジスタ２２００、および酸化物半導体を用いたトランジスタ２１００を積層する場合、これらの間に水素をブロックする機能を有する絶縁層２２０７を配置することは両トランジスタの信頼性を高めるために有効である。
絶縁層２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁層を、単層で、または積層で用いればよい。
また、酸化物半導体を用いたトランジスタ２１００を覆うように、トランジスタ２１００上に水素をブロックする機能を有する絶縁層を形成することが好ましい。絶縁層としては、絶縁層２２０７と同様の絶縁層を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断効果が高い。したがって、トランジスタ２１００を覆う絶縁層２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型だけでなく、様々な構成をとることが出来る。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などの構成をとることが出来る。その場合の断面図の例を、図８（Ｄ）に示す。半導体基板２２１１の上に、絶縁層２２１２が設けられている。半導体基板２２１１は、トランジスタ２２００のチャネル幅方向に凸部を有する形状に加工されている。加工された半導体基板２２１１の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース−ドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する形状に加工された場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。ＳＯＩ基板を加工して、凸部を有する半導体領域を形成してもよい。
［回路構成例］
上記回路において、トランジスタ２１００やトランジスタ２２００の電極の接続を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図８（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図８（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図９に示す。
図９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態３で例示したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図９（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位とすることで、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
図９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図９（Ａ）に示した半導体装置と異なる。この場合も図９（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図１０を用いて説明する。
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
ＲＦタグの構成について図１０を用いて説明する。図１０は、ＲＦタグの構成例を示すブロック図である。
図１０に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に、各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、適宜、取捨することができる。
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図１１を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１１（Ａ）参照。）、包装用容器類（包装紙やボトル等、図１１（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図１１（Ｂ）参照。）、乗り物類（自転車等、図１１（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品に取り付ける荷札（図１１（Ｅ）および図１１（Ｆ）参照。）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグ４０００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図１２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図１２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図１３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図１３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図１３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図１３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜表示パネル＞
以下では、上述したトランジスタなどの半導体装置を含む表示パネルについて説明する。
図１４（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１４（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１４（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、実施の形態３に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に実施の形態３に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図１４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶パネル〕
表示パネルの一態様として、液晶パネルの画素の回路構成の一例を図１４（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層またはドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は実施の形態３で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁層と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図１４（Ｂ）に示す画素回路は、これに限定されない。例えば、図１４（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬパネル〕
表示パネルの他の一態様として、有機ＥＬパネルの画素の回路構成の一例を図１４（Ｃ）に示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図１４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の酸化物半導体膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は実施の形態３で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図１４（Ｃ）に示す画素構成に限定されない。例えば、図１４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図１４で例示した回路に実施の形態３で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
図１５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図１５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図１５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０２ 第１の絶縁層
１０４ 第１の酸化物半導体層
１０６ 第２の酸化物半導体層
１１０ 第２の絶縁層
３０２ ロード室
３０３ 前処理室
３０４ 処理室
３０５ 処理室
３０６ アンロード室
３０７ 搬送ユニット
３１０ 搬送室
３１８ 排気装置
３１９ 基板ホルダ
３２０ 基板
３２１ 部材
３２２ 流量制御器
３２３ 原料供給部
３２４ 流量制御器
３２５ 原料供給部
３２６ 流量制御器
３２７ 原料供給部
３２８ 流量制御器
３２９ 原料供給部
３３１ 処理室
４００ 基板
４０２ 絶縁層
４０４ 第１の酸化物半導体層
４０６ 第２の酸化物半導体層
４０７ 第３の酸化物半導体層
４０８ａ ソース電極層
４０８ｂ ドレイン電極層
４１０ 絶縁層
４１２ ゲート電極層
４１３ ゲート電極層
４１４ 絶縁層
４５０ トランジスタ
４６０ トランジスタ
５００ 基板
５０２ 絶縁層
５０４ 第１の酸化物半導体層
５０６ 第２の酸化物半導体層
５１０ 絶縁層
５１２ ゲート電極層
５１３ ゲート電極層
５１４ 絶縁層
５１６ａ ソース電極層
５１６ｂ ドレイン電極層
５１８ａ 導電層
５１８ｂ 導電層
５５０ トランジスタ
６００ 基板
６０２ 絶縁層
６０４ 第１の酸化物半導体層
６０６ 第２の酸化物半導体層
６０８ａ ソース電極層
６０８ｂ ドレイン電極層
６１０ 絶縁層
６１２ ゲート電極層
６５０ トランジスタ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁層
２２０２ 導電層
２２０３ 導電層
２２０４ 絶縁層
２２０５ 導電層
２２０６ 導電層
２２０７ 絶縁層
２２０８ 絶縁層
２２１１ 半導体基板
２２１２ 絶縁層
２２１５ ソース−ドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域

Claims (6)

  1. 基板上に、スパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成する半導体装置の作製方法。
  2. 基板上に、スパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、有機金属気相成長法によって形成する半導体装置の作製方法。
  3. 基板上にスパッタリング法によって結晶部を有する第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成し、
    前記第２の酸化物半導体層と電気的に接続するソース電極層およびドレイン電極層を形成し、
    前記第２の酸化物半導体層と接するゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記第２の酸化物半導体層と対向するゲート電極層を形成する半導体装置の作製方法。
  4. 基板上にゲート電極層を形成し、
    前記ゲート電極層と接するゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記ゲート電極層と対向する位置に、スパッタリング法によって、結晶部を有する第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層を種結晶としてエピタキシャル成長させた第２の酸化物半導体層を、熱化学気相成長法によって形成し、
    前記第２の酸化物半導体層と電気的に接続するソース電極層およびドレイン電極層を形成する半導体装置の作製方法。
  5. 請求項３または４において、
    前記熱化学気相成長法として、有機金属気相成長法を適用する半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一において、
    前記第２の酸化物半導体層として、前記第１の酸化物半導体層よりも電子親和力が大きい領域を有する膜を形成する半導体装置の作製方法。
JP2014181989A 2013-09-13 2014-09-08 半導体装置の作製方法 Expired - Fee Related JP6429540B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014181989A JP6429540B2 (ja) 2013-09-13 2014-09-08 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013190206 2013-09-13
JP2013190206 2013-09-13
JP2014181989A JP6429540B2 (ja) 2013-09-13 2014-09-08 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2015079945A true JP2015079945A (ja) 2015-04-23
JP2015079945A5 JP2015079945A5 (ja) 2017-10-19
JP6429540B2 JP6429540B2 (ja) 2018-11-28

Family

ID=52668299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014181989A Expired - Fee Related JP6429540B2 (ja) 2013-09-13 2014-09-08 半導体装置の作製方法

Country Status (2)

Country Link
US (1) US9805952B2 (ja)
JP (1) JP6429540B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022091897A (ja) * 2015-04-28 2022-06-21 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015079946A (ja) 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN106206743B (zh) * 2015-05-04 2020-04-28 清华大学 薄膜晶体管及其制备方法、薄膜晶体管面板以及显示装置
US10090344B2 (en) * 2015-09-07 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device, method for operating the same, module, and electronic device
US10109667B2 (en) 2015-10-09 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Imaging device, module, and electronic device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN115084275A (zh) * 2021-03-15 2022-09-20 京东方科技集团股份有限公司 金属氧化物TFT及制造方法、x射线探测器和显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031846A (ja) * 2001-07-19 2003-01-31 Tohoku Techno Arch Co Ltd シリコン基板上に形成された酸化亜鉛半導体部材
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012151456A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2013030681A (ja) * 2011-07-29 2013-02-07 Fujifilm Corp 半導体素子の製造方法及び電界効果型トランジスタの製造方法

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2002016679A1 (fr) * 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101830195B1 (ko) 2009-12-18 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그것의 제작 방법
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101963226B1 (ko) * 2012-02-29 2019-04-01 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015065424A (ja) 2013-08-27 2015-04-09 株式会社半導体エネルギー研究所 酸化物膜の形成方法、半導体装置の作製方法
JP2015079946A (ja) 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031846A (ja) * 2001-07-19 2003-01-31 Tohoku Techno Arch Co Ltd シリコン基板上に形成された酸化亜鉛半導体部材
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012151456A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2013030681A (ja) * 2011-07-29 2013-02-07 Fujifilm Corp 半導体素子の製造方法及び電界効果型トランジスタの製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
春日 正伸: "解説 ２", 応用物理 ＶＯＬ．５９ ＮＯ．８ １９９０, vol. 第59巻, 第8号, JPN6018018867, 10 August 1990 (1990-08-10), JP, pages 1027 - 33, ISSN: 0003801222 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022091897A (ja) * 2015-04-28 2022-06-21 株式会社半導体エネルギー研究所 半導体装置
JP7383748B2 (ja) 2015-04-28 2023-11-20 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP6429540B2 (ja) 2018-11-28
US9805952B2 (en) 2017-10-31
US20150079728A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
JP7181979B2 (ja) 半導体装置
JP6429540B2 (ja) 半導体装置の作製方法
JP7455935B2 (ja) 半導体装置
JP6710306B2 (ja) 半導体装置
JP6438727B2 (ja) 半導体装置および半導体装置の作製方法
JP2019125812A (ja) 半導体装置
JP6480761B2 (ja) 半導体装置の作製方法
US9716003B2 (en) Method of manufacturing semiconductor device
JP6457235B2 (ja) 半導体装置
JP2020036043A (ja) 半導体装置
JP6599111B2 (ja) 酸化物半導体膜の作製方法
JP2015065424A (ja) 酸化物膜の形成方法、半導体装置の作製方法
JP6126509B2 (ja) 半導体装置
JP2016034023A (ja) 半導体装置およびその作製方法、電子機器
JP6386126B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181030

R150 Certificate of patent or registration of utility model

Ref document number: 6429540

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees