JP2015046654A - 駆動回路および半導体装置 - Google Patents

Abstract

【課題】本発明は、ＭＯＳＦＥＴのターンオフスイッチング動作において、他の動作にできるだけ影響を与えずにｄｉ／ｄｔを低減することが出来る駆動回路の提供を目的とする。
【解決手段】本発明に係る駆動回路１００は、主電流回路６に接続されるスイッチング素子１を駆動する駆動回路１００であって、スイッチング素子１のゲートにオン、オフ電圧を印加する駆動部２０と、主電流回路６とスイッチング素子１とで形成されるループのスイッチング素子１のソース側と、駆動回路１００とに共通する配線部分に配置された共通インダクタ７と、共通インダクタ７よりも駆動部２０側のゲート・ソース往復線間に接続されたコンデンサ８とを備える。
【選択図】図１

Description

本発明は駆動回路および半導体装置に関し、特に、高圧大電流の主電流回路に接続されるスイッチング素子を駆動する駆動回路に関する。例えば、ＭＯＳＦＥＴなどの高速スイッチング素子、特にワイドバンドギャップ半導体を用いたスイッチング素子を駆動する駆動回路に関する。また、当該駆動回路を備える半導体装置に関する。

従来、パワーＭＯＳＦＥＴ（ＭＯＳＦＥＴとＪ−ＦＥＴのハイブリッドスイッチ）などの「ＭＯＳＦＥＴを代表とする半導体スイッチ群」（以下、単に「ＭＯＳＦＥＴ」と称す）を電力用機器に用いる場合は、主として、ディスクリート部品としてスイッチング電源などに用いられる。ＭＯＳＦＥＴの高速性を遺憾なく発揮せしめるため、スイッチング速度の向上が追求されてきた。

一方、従来、高耐圧大電流（概ねその定格が３００Ｖ、１００Ａ以上）を扱う分野にはＩＧＢＴが主流に用いられ、ＭＯＳＦＥＴが用いられる事はほとんどなかった。ＭＯＳＦＦＥＴが用いられる場合もその高速性を期待したものであった。ところが近年ＳｉＣ−ＭＯＳＦＥＴが開発されるに際し、そのワイドバンドギャップによってもたらされる高耐圧適性により、従来ＩＧＢＴが利用されてきた分野にまでＭＯＳＦＥＴの適性範囲が広がる見込みとなった。高耐圧が実現されれば電圧変動尤度拡大により大電流への適性も同時に拡大する。

ＩＧＢＴはパワーＭＯＳＦＥＴとバイポーラトランジスタを合成した動作を行うスイッチである。ＩＧＢＴのターンオフ動作は、一般的な使用条件において以下の特徴を持つ。つまり、ターンオフ動作時は、バイポーラ特性が支配的となり、サステインやベース変調などによる負帰還特性により特にコレクタ・エミッタ間電圧が高くなる条件において強い負帰還が発生し、ターンオフ速度が適度に抑制される。あるいは、意識的に特段の調整を行わなくとも、モーター制御、ＵＰＳ、ＣＶＣＦなどの従来主要であった用途に適した「オン電圧と速度のトレードオフ」を選択すれば、丁度そのような状態となる。

一方、本発明で対象とするＭＯＳＦＥＴとは、スイッチ自体の特性としてこのような負帰還が十分に発生せず、制御電圧に対し、ほぼ即座に、対応したスイッチ電流変化を示すものを指す。なお、ＩＧＢＴであっても特にＭＯＳＦＥＴに近い状態にその特性を調整し、ターンオフにおける動作がＭＯＳＦＥＴと同等となるようにしたものも含まれる。

このようなスイッチを高耐圧大電流に適用する場合の駆動に際しては、従来とは異なった駆動技術が要求される。この状況に鑑み、ＭＯＳＦＥＴの高耐圧大電流応用に関する周辺技術醸成が図られてきた（例えば特許文献１を参照）。

特開２００４−１４５４７号公報

パワーＭＯＳＦＥＴを、１００Ａ以上、特に３００Ａ以上の大電流に適用しようとする場合、ＭＯＳＦＥＴのターンオフ速度に対して電流が大きいため、その比であるｄｉ／ｄｔが大きくなり、かつ大電流を流すために配線の幾何学的サイズを大きくせざるを得ないため浮遊インダクタンス（即ち、配線が意図せず持ってしまう自己インダクタンス）の低減が困難であり、適度なコストにおいては、むしろＭＯＳＦＥＴのスイッチング速度を故意に低下させる技術が必要となる。

ＭＯＳＦＥＴのスイッチング速度を低減する方法としては、基本的にはゲート抵抗の増加などによる駆動電流の低減（即ち、ＭＯＳＦＥＴの入力容量の充電速度の低減）や、入力容量の増加などによるＭＯＳＦＥＴの入力容量の充電電圧増加速度の低減が行われる。しかし、大電流応用ではスイッチング損失による熱損失の放熱能力に制約があり、またエネルギーの節約という観点においても損失を最小限とすべき要請がある。よって、このような単純な方法では十分とは言えない。

大電流応用においては、一般にスイッチングに対する負荷が誘導性となるため、ターンオフスイッチングにおいては、電圧変化がほぼ終了した後に電流変化が起こる。ｄｉ／ｄｔは後半の電流変化速度に関するため、前半の電圧変化速度をいかに犠牲とせずに後半の電流変化速度を抑制するかが問われる。しかし、このタイミングは各種の条件によって変化するため、間接的なパラメータからタイミングを予測する事は容易ではない。

このような場合、ソース端子に接続される主電流回路と駆動回路が共有する配線のインダクタンス（以下、共通インダクタンスと称す）を故意に増加して負帰還を追加する方法が知られるが、別途大電流スイッチングでは駆動回路へのスイッチング電磁場の影響を減じるため駆動回路をＭＯＳＦＥＴから離して設置するのが適するという要求があり、現在の配線や放熱技術の制約下では大電流応用では駆動回路からＭＯＳＦＥＴまでの配線のインダクタンス（以下「駆動インダクタンス」と称す）が、負帰還に適切となるインダクタンス値に対して無視できない値とならざるを得ず、駆動インダクタンスが駆動電流を流し続けようとする傾向が負帰還を阻害し、十分な効果が得られない問題があった。

本発明は以上のような課題を解決するためになされたものであり、ＭＯＳＦＥＴのターンオフスイッチング動作において、他の動作にできるだけ影響を与えずにｄｉ／ｄｔを低減することが出来る駆動回路の提供を目的とする。

本発明に係る駆動回路は、主電流回路に接続されるスイッチング素子を駆動する駆動回路であって、スイッチング素子のゲートにオン、オフ電圧を印加する駆動部と、主電流回路とスイッチング素子とで形成されるループのスイッチング素子のソース側と、当該駆動回路とに共通する配線部分に配置された共通インダクタと、共通インダクタよりも駆動部側のゲート・ソース往復線間に接続されたコンデンサと、を備える。

本発明によれば、スイッチング素子のターンオフ時に、駆動インダクタンスにはコンデンサの放電により電流が供給されるため、共通インダクタの負帰還電圧が効果的にスイッチング素子のゲート・ソース間に印加される。よって、スイッチング素子のターンオフ時に、スイッチング素子の入力容量の放電電流の時間変化（ｄｉ／ｄｔ）を低減することが可能となる。また、ｄｉ／ｄｔ低減のために、ゲート抵抗の増大、駆動インダクタンスを減じるなどの必要がないため、スイッチング素子のターンオフ以外の動作に影響を与えることがない。

実施の形態１に係る駆動回路の構成を示す図である。 実施の形態１に係る駆動回路の動作を示す図である。 実施の形態２に係る駆動回路の構成を示す図である。 実施の形態２に係る駆動回路の動作を示す図である。 実施の形態２に係る駆動回路の動作波形を示す図である。 実施の形態３に係る駆動回路の構成を示す図である。 実施の形態４に係る駆動回路の構成を示す図である。 実施の形態５に係る駆動回路の構成を示す図である。 実施の形態５に係る駆動回路の変形例を示す図である。 実施の形態６に係る駆動回路の構成を示す図である。 実施の形態６に係る駆動回路の動作を示す図である。 実施の形態７に係る駆動回路の構成を示す図である。 実施の形態８に係るパワーモジュールの構成を示す図である。

＜実施の形態１＞
＜構成＞
図１に、本実施の形態における駆動回路１００の構成を示す。駆動回路１００は、主電流回路６に接続されたスイッチング素子１を駆動する回路である。本実施の形態において、スイッチング素子１とは、例えばＭＯＳＦＥＴである。

駆動回路１００は、スイッチング素子１のゲートに、スイッチング素子１をオン、オフするための電圧を印加する駆動部２０を備える。また、駆動回路１００はさらに、共通インダクタ７と、コンデンサ８とを備える。共通インダクタ７は、主電流回路６とスイッチング素子１とで形成されるループのスイッチング素子１のソース側と、駆動回路１００とに共通する配線部分に配置される。コンデンサ８は、共通インダクタ７よりも駆動部２０側のゲート・ソース往復線間に接続される。

また、駆動インダクタンス４，５は、駆動部２０からＭＯＳＦＥＴまでの配線の自己インダクタンスである。

＜動作＞
一般に、ＭＯＳＦＥＴのターンオフ速度を減じたければ、ＭＯＳＦＥＴの入力容量１１の放電電流を減らさなければならない。そのために、本実施の形態では、負帰還要素として共通インダクタ７を設ける。ターンオフ動作中はドレイン電流が減少しつつあるから、そのｄｉ／ｄｔにより共通インダクタ７に電圧が発生し、ソース電圧をマイナスに引き込む事により入力容量１１の放電を減らそうとする。

ところが、コンデンサ８が無い場合には、駆動インダクタンス４，５が放電電流を継続して流し続けようとするから、入力容量１１の放電電流低減の妨げとなる。そこで、本実施の形態ではさらに、駆動インダクタンス４，５の電流の一時的な迂回路としてコンデンサ８を接続する。ターンオフ開始直前までコンデンサ８とゲート・ソース間容量の放電電流を流していた駆動インダクタンス４，５には、コンデンサ８からの放電電流が流れるため、電流値を変化しなくてもよくなる。これにより共通インダクタ７に発生した電圧（Ｖ_Ｌ）は妨げられる事なくゲート・ソース間に伝達される。また、負帰還が不要となった後は、コンデンサ８からの放電によりゲート・ソース間を急速に充電し、オン電圧低下による遅延を防止する。

図２を用いて、より具体的な動作を説明する。例えば、スイッチング素子１（ＭＯＳＦＥＴ）が定格電圧１２００Ｖ、定格電流１０００Ａであって、直流電圧６００Ｖにて運用中に異常電流が２０００Ａ流れ、これを安全に遮断することを考える。

スイッチング素子１は、主電流回路６および共通インダクタ７と共に形成されるループである電流回路の開閉手段である。このループにはインダクタンス成分が存在する。この主電流回路のインダクタンス（Ｌｓ）を仮に５０ｎＨとすると、仮にターンオフサージ電圧（−Ｌｓ×ｄｉ/ｄｔ）を１１００Ｖピーク以下としたければ、（Ｌｓ×ｄｉ/ｄｔ）≦（１１００Ｖ−６００Ｖ＝５００Ｖ）とする必要があり、Ｌｓ＝５０ｎＨのときｄｉ/ｄｔは１０Ａ／ｎｓ以下としなければならない。

仮に駆動電圧源１０の電圧が−１０Ｖ、ゲート抵抗Ｒ_Ｇが３Ωで駆動していたとして、スレッショルド電圧（Ｖ_ＧＥ）（オン電圧）が５Ｖ前後であったとすると、ｄｉ/ｄｔ発生中のゲート抵抗Ｒ_Ｇには概ね（５−（−１０））Ｖ／３Ω＝５Ａの駆動電流が流れる。この状態でｄｉ/ｄｔ＝５０Ａ／ｎｓであるものを１０Ａ／ｎｓまで減少させるには、ＭＯＳＦＥＴの入力容量１１への充電電流を概ね１／５の１Ａまで減じる必要がある。このためにはゲート抵抗Ｒ_Ｇに印加される電圧を１／５とする必要がある。つまり、（５−（−１０））＝１５Ｖの４／５である１２Ｖの負帰還を与える必要がある。

ここでまず、仮にコンデンサ８を接続しなかった場合について説明する。仮に駆動回路１００をＭＯＳＦＥＴから１００ｍｍ離れた場所に設置するとして、駆動インダクタンス４，５を３０ｎＨ以下にするには実現困難性が急増する。仮に３０ｎＨに５Ａ流れているものをｄｉ／ｄｔが十分増加する前に１Ａまで減じるためには、例えば２０００［Ａ］／１１０［Ａ／ｎｓ］＝２００ｎｓの最初の１０％程度、即ち２０ｎｓ以内くらいで減じる程度の電圧が必要となる。よって、駆動インダクタンスに３０[ｎＨ］×（５−１［Ａ］）／２０ｎｓ＝６［Ｖ］を印加する必要がある。

以上の合計１２＋６＝１８Ｖを負帰還電圧として得る必要があるが、ｄｉ／ｄｔ終了後はこれに相当する電圧ピークで減衰振動が発生する。仮に−１０Ｖで駆動したとしてゲート・エミッタ間に追加される電圧は、−２８Ｖから＋８Ｖの範囲となる。これは、マイナス側はゲート耐圧として問題がある値であるし、プラス側は誤動作が発生する値である。

従って、上記のような条件では共通インダクタ７による負帰還だけではサージ電圧を１１００Ｖ以下にするに十分なだけｄｉ/ｄｔを低減できない。従って、ゲート抵抗Ｒ_Ｇ増加などを併用する必要があり、ｄｉ／ｄｔ期間以外のスイッチング動作にも影響を与えてしまう。

そこで本発明では、駆動回路１００にコンデンサ８を追加する。この追加によりゲート抵抗Ｒ_Ｇの電流を減じるための負帰還電圧は不要となる。一方、２００ｎｓの期間に５−１＝４Ａを吸収し続けると電荷量は８００ｎＣであり、仮にコンデンサ８の容量を５００ｎＦとすると、駆動インダクタンス４，５に対しては８００ｎＣ／５００ｎＦ＝１．６Ｖの負帰還により実現される。

結果として、負帰還電圧として必要な電圧は１．６Ｖとなり、僅かな負帰還で理想的な効果が得られるようになる。また、駆動インダクタンス４，５は５Ａを流し続けるから、これを減じる必要がなく、従って駆動インダクタンス４，５の値がどれほど大きくても負帰還量を増加させる必要が無く、負帰還動作に起因する駆動インダクタンス４，５の上限が無くなる。

なお、図２では駆動電流の制限手段としてゲート抵抗Ｒ_Ｇを例示したが、駆動電流の制限手段についてはどのようなものであっても同様の効果を奏する。例えば定電流駆動であっても、本発明の利用によりゲート抵抗の場合と同様の効果を奏する。

＜効果＞
本実施の形態における駆動回路１００は、主電流回路６に接続されるスイッチング素子１を駆動する駆動回路１００であって、スイッチング素子１のゲートにオン、オフ電圧を印加する駆動部２０と、主電流回路６とスイッチング素子１とで形成されるループのスイッチング素子１のソース側と、当該駆動回路１００とに共通する配線部分に配置された共通インダクタ７と、共通インダクタ７よりも駆動部２０側のゲート・ソース往復線間に接続されたコンデンサ８と、を備える。

従って、スイッチング素子１のターンオフ時に、駆動インダクタンス４，５にはコンデンサ８の放電により電流が供給されるため、共通インダクタ７の負帰還電圧が効果的にスイッチング素子１のゲート・ソース間に印加される。よって、スイッチング素子１のターンオフ時に、スイッチング素子１の入力容量１１の放電電流の時間変化（ｄｉ／ｄｔ）を低減することが可能となる。また、本実施の形態においては、ゲート抵抗の増大、駆動インダクタンス４，５を減じるなどの必要がないため、スイッチング素子１のターンオフ以外の動作に影響を与えることなく、ターンオフ時にｄｉ／ｄｔを低減することが可能である。

また、本実施の形態における半導体装置は、スイッチング素子１と、駆動回路１００と、を備える。従って、本実施の形態によれば、エネルギー損失を増大させることなくスイッチング速度を低減したスイッチング装置としての半導体装置を得ることが可能である。

＜実施の形態２＞
＜構成＞
図３に、本実施の形態における駆動回路２００の構成を示す。本実施の形態では、スイッチング素子１のゲート側に、直列接続された複数の駆動電流制限部を備える。図２に示すように、駆動電流制限部は、例えばゲート抵抗Ｒ_Ｇ１，Ｒ_Ｇ２である。ゲート抵抗Ｒ_Ｇ１，Ｒ_Ｇ２の間にコンデンサ８の一端が接続される。

＜動作＞
駆動インダクタンス４，５に対応する負帰還電圧は実施の形態１と同様に１．６Ｖである。一方、入力容量１１の放電電流を１／５にするには、ゲート抵抗Ｒ_Ｇ２に印加されていた電圧を１／５にすればよいから、ゲート抵抗に対応する必要な負帰還電圧は１２［Ｖ］×Ｒ_Ｇ２／（Ｒ_Ｇ２＋Ｒ_Ｇ１）＝１２［Ｖ］×１／（１＋Ｒ_Ｇ１／Ｒ_Ｇ２）となり、ゲート抵抗Ｒ_Ｇ１とゲート抵抗Ｒ_Ｇ２の比により負帰還量を調整することが可能となる。共通インダクタ７は値の調整が困難な場合が多いから、ゲート抵抗Ｒ_Ｇ１とゲート抵抗Ｒ_Ｇ２の比を調整することにより負帰還電圧の微調整が容易となる。

図４と図５を用いて駆動回路２００の動作を説明する。図５は駆動回路２００の動作波形である。初期状態ではスイッチング素子１（ＭＯＳＦＥＴ）はオン状態であり、入力容量１１にはオンさせるに十分な電圧Ｖ_ＧＳが充電されている。また、同じ電圧までコンデンサ８も充電されている。

ターンオフ駆動のために仮想スイッチ９をオンし、ゲート抵抗Ｒ_Ｇ１，Ｒ_Ｇ２を介して駆動電圧源１０により入力容量１１とコンデンサ８に充電されている電圧の放電を開始する。

入力容量１１の放電によりＶ_ＧＳが低下し、スレッショルド電圧付近になるとＶ_ＧＳに応じてＩ_Ｄが低下を始める。このＩ_Ｄの変化量として−ｄｉ／ｄｔが共通インダクタ７に流れると、その両端に電圧Ｖ_Ｌが負方向に生じる。この電圧Ｖ_ＬによりＭＯＳＦＥＴのソース電位はマイナス側に振られ、入力容量１１の放電電流Ｉ_ＧＳは、Ｖ_ＧＳの低下速度がＬｓ×ｄｉ／ｄｔと均衡する値まで低減する。

駆動インダクタンス４，５に流れる電流は急変できないから、Ｉ_ＧＳの減少分はコンデンサ８から放電され、Ｉ_Ｇは増加する。これによりＶ_Ｇは低下するが、この低下分はＶ_ＧＳの低下速度とＬｓ×ｄｉ／ｄｔの均衡で調整される。

＜効果＞
本実施の形態における駆動回路２００は、スイッチング素子１のゲート側に、複数の駆動電流制限部（即ちゲート抵抗Ｒ_Ｇ１，Ｒ_Ｇ２）をさらに備え、複数の駆動電流制限部は直列接続されており、コンデンサ８の一端は、複数の駆動電流制限部の間に接続されていることを特徴とする。

従って、ゲート抵抗Ｒ_Ｇ１とゲート抵抗Ｒ_Ｇ２の比により負帰還量を調整することが可能となる。共通インダクタ７は値の調整が困難な場合が多いから、ゲート抵抗の比を調整することにより負帰還電圧の微調整が容易となる。

＜実施の形態３＞
＜構成＞
図６に、本実施の形態における駆動回路３００の構成を示す。本実施の形態では、電流回路６に対して、２つのスイッチング素子１ａ，１ｂ（ＭＯＳＦＥＴ）が並列に接続されている。

実施の形態１と同様に、各々のスイッチング素子１ａ，１ｂのソース側には共通インダクタ７ａ，７ｂが設けられる。また、スイッチング素子１ａに対して、共通インダクタ７ａよりも駆動部２０側のゲート・ソース往復線間にコンデンサ８ａが接続される。同様に、スイッチング素子１ｂに対して、共通インダクタ７ｂよりも駆動部２０側のゲート・ソース往復線間にコンデンサ８ｂが接続される。駆動インダクタンス４，５は配線が持つインダクタンスである。

＜動作＞
仮に、スイッチング素子１ａがスイッチング素子１ｂよりも速くスイッチングしようとしたとする。このとき、スイッチング素子１ａの方がｄｉ／ｄｔが大きくなろうとする。このとき、共通インダクタ７ａに発生する電圧は、共通インダクタ７ｂに発生する電圧よりも高くなろうとする。

結果として、スイッチング素子１ａの方がより大きくターンオン速度を抑制され、スイッチング素子１ａとスイッチング素子１ｂのスイッチング速度がずれない方向に自動的に修正される。この動作にとってインダクタンス４は妨げとなり、特に大電流のＭＯＳＦＥＴでは効果が極めて限定的となってしまうため、並列接続の実現に対して深刻である。そこで、本実施の形態のようにコンデンサ８ａ，８ｂを設けることにより、この妨げが大幅に軽減されるため、大電流用途に適用した場合であっても、並列バランスは小電流の回路と同様に強く平均化される。

なお、本実施の形態における並列接続を多段階する場合（即ち、幾つかを並列にして、その並列群同士を更に並列接続するような場合）において、各々の階層（段階）についても適用可能である。おのおのの階層において上述の効果を発揮する。

＜効果＞
本実施の形態における駆動回路３００において、主電流回路６に対して、複数のスイッチング素子１ａ，１ｂが並列に接続されており、複数のスイッチング素子１ａ，１ｂの各々に対して、共通インダクタ７ａ（７ｂ）と、コンデンサ８ａ（８ｂ）とを備えることを特徴とする。

従って、コンデンサ８ａ，８ｂを設けることにより、インダクタンス４の影響を抑制することが可能となる。よって、並列接続したスイッチング素子１ａ，１ｂのスイッチング速度を平均化することが可能となる。

＜実施の形態４＞
図７に、本実施の形態における駆動回路４００の構成を示す。本実施の形態における駆動回路４００は実施の形態３における駆動回路３００（図６）からコンデンサ８ｂを省いた構成である。その他の構成は実施の形態３と同様なため、説明を省略する。

実施の形態３では、スイッチング素子１ａ，１ｂ（ＭＯＳＦＥＴ）ごとにコンデンサ８ａ，８ｂを接続したが、少なくとも駆動電流制限手段としてのゲート抵抗Ｒ_Ｇａ，Ｒ_Ｇｂよりも駆動部２０側に接続するのであれば、コンデンサ８ｂを備えず、コンデンサ８ａのみを配置しても実施の形態３と同様の効果を得られる。この場合、駆動電流制限手段としてのゲート抵抗Ｒ_Ｇは無くても良いが、あれば実施の形態２で述べた効果を得ることが可能である。

本実施の形態における駆動回路４００もまた、並列接続を多段階する場合（即ち、幾つかを並列にして、その並列群同士を更に並列接続するような場合）において、各々の階層（段階）についても適用可能である。

＜効果＞
本実施の形態にける駆動回路４００は、複数のスイッチング素子１ａ，１ｂの各々に対してコンデンサ８ａ（８ｂ）を備える代わりに、複数のコンデンサ８ａ，８ｂのうち、少なくとも最も駆動部２０側に備わるコンデンサ８ａを備えることを特徴とする。

従って、コンデンサ８ｂを省いても、最も駆動部２０側に備わるコンデンサ８ａが配置されていれば、実施の形態３（駆動回路３００）と同様の効果を得ることが可能である。よって、コンデンサの個数を削減することができる。

＜実施の形態５＞
図８に、本実施の形態における駆動回路５００の構成を示す。本実施の形態では、電流回路６に対して、２つのスイッチング素子１ａ，１ｂが直列に接続されている。この直列されたスイッチング素子１ａ，１ｂの各々に対して、実施の形態１（図１）の駆動回路１００と同様の駆動回路が接続されている。

実施の形態１の駆動回路１００（図１）は、共通インダクタ７を通過するｄｉ／ｄｔがある値で安定する傾向を強化する。一方、電流Ｉ_Ｄは生成消滅することはなく、回路が枝分かれしない限り一巡する電流値はどこでも一定である。よって、回路内においてｄｉ／ｄｔも一定である。

以上の観点から、一巡する回路に存在するインダクタンスを各々共通インダクタ７ａ，７ｂとして設ければ、ｄｉ／ｄｔの制御だけではなく、直列接続された複数のスイッチング素子（ＭＯＳＦＥＴ）のスイッチング速度を同期させることが可能となる。

本実施の形態における駆動回路５００の回路構成は、実施の形態３（駆動回路３００）と類似点があるが、駆動回路５００においては、互いのｄｉ／ｄｔを平均化するのではなく、いずれか１つの最も安定傾向の強いスイッチング素子（ＭＯＳＦＥＴ）に他のスイッチング素子のｄｉ／ｄｔが強制同期させられるような動作となる。

また、図９に、駆動回路５００の変形例として駆動回路５００Ａを示す。実施の形態２（駆動回路２００）と同様、個々の駆動回路において分割したゲート抵抗Ｒ_Ｇ１，Ｒ_Ｇ２，Ｒ_Ｇ３，Ｒ_Ｇ４を設けることにより、スイッチング素子１ａ，１ｂの負帰還量を個々に調整することが可能となる。例えば、スイッチング素子１ａの負帰還良をスイッチング素子１ｂの負帰還量よりも大きくすることにより、主導するスイッチング素子を任意に選択設定することが可能となり、直列回路全体の調整を行いやすくなる効果がある。

＜効果＞
本実施の形態における駆動回路５００において、主電流回路６に対して、複数のスイッチング素子１ａ，１ｂが直列に接続されており、駆動回路５００は、複数のスイッチング素子１ａ，１ｂの各々に対して駆動回路１００を備える。

従って、直列接続されたスイッチング素子１ａ，１ｂのスイッチングを同期させることが可能となる。

＜実施の形態６＞
＜構成＞
図１０に、本実施の形態における駆動回路６００の構成を示す。本実施の形態における駆動回路６００は、駆動回路６００がスイッチング素子１ａ，１ｂとともにブリッジ回路を形成する点が、実施の形態５の駆動回路５００（図８）と異なる。

＜動作＞
ブリッジ回路の場合は、実施形態５と異なり、直列接続された各々のスイッチング素子１ａ，１ｂ（ＭＯＳＦＥＴ）のオン期間は同期されるとは限らず、多くの場合に独立のスイッチングタイミングでの動作が要求される。

図１１（ａ）を用いて、逆アームがオフ状態（即ちスイッチング素子１ａがオフ状態）でかつ、逆アームのダイオード１２ないしはＭＯＳＦＥＴ（スイッチング素子１ａ）の寄生ダイオードに還流中に、スイッチング素子１ｂがターンオンする場合の動作を説明する。

このとき、ダイオード１２は急にはオフできないため、瞬間的にダイオード１２にリカバリー電流と呼ばれる逆電流Ｉ_Ｒが流れる。このリカバリー電流Ｉ_Ｒの増加時には、共通インダクタ７ａに発生する電圧はスイッチング素子１ａのＶ_ＧＳ逆バイアスを深くし、安全側に動作する。リカバリー電流Ｉ_Ｒの収束時にはｄｉ／ｄｔが逆向きとなってスイッチング素子１ａが一瞬オンされるため、ｄｉ／ｄｔを減じる方向に作用する。これはダイオード１２のハードリカバリーを軽減し、リカバリー電流Ｉ_Ｒの収束時のｄｉ／ｄｔによるサージ電圧や、その寄り返しによる振動を抑制する。

リカバリー収束時のｄｉ／ｄｔを減じようとすると、ＭＯＳＦＥＴの損失特性に悪影響を与えるため、スイッチング素子１ａの寄生ダイオードには制約がある。かといって外部にダイオード１２を設けたとしても、リカバリー電荷の低減とリカバリー収束時のｄｉ／ｄｔの両立には制限がある。従って、負帰還量を適正に調整した場合には、ＭＯＳＦＥＴの動作により回路全体としてｄｉ／ｄｔを減じる特性は利点となる。

次に、図１１（ｂ）を用いて、逆アームがオフ状態（即ちスイッチング素子１ａがオフ状態）のときにスイッチング素子１ｂがターンオフする場合の動作を説明する。このとき、スイッチング素子１ｂに流れていたドレイン電流が逆アームのダイオード１２ないしはスイッチング素子１ａの寄生ダイオードへと還流する。高耐圧のダイオード１２は急速には導通できないため、フォワードリカバリーと呼ばれる直流特性よりも大きい過渡的順電圧降下を生じる。このとき共通インダクタ７ａに発生する電圧は、スイッチング素子１ａをオン駆動する。スイッチング素子１ａは、例え寄生ダイオードがあったとしてもオン駆動されてチャネルが開けば逆方向の電圧降下が低下するので、回路全体としてフォワードリカバリーによって発生する過渡的な熱損失を低減する。

＜効果＞
本実施の形態における駆動回路６００において、複数の駆動回路は、複数のスイッチング素子１ａ，１ｂと主電流回路６とともにブリッジ回路を形成することを特徴とする。

従って、ターンオンスイッチングにおいては、逆相（逆アーム）のダイオード１２のリカバリー時に逆相のスイッチング素子１ａの逆バイアスが深くなり誤動作が防止される。また、ターンオフスイッチングにおいては、逆相のスイッチング素子１ａが純バイアスしてオンされることにより、ダイオード１２と並列に電流を流す経路が形成されるため、フォワードリカバリーが低減される。

＜実施の形態７＞
＜構成＞
図１２に、本実施の形態における駆動回路７００の構成を示す。実施の形態１（図１）においては、共通インダクタ７による負帰還を効果的に機能させるためにコンデンサ８をさらに設けた。この場合、負帰還時以外の期間にもコンデンサ８の充放電を行う必要があるため、駆動電力が増大する。本実施の形態における駆動回路７００は、この駆動電力の増大を軽減する。

図１２に示すように、本実施の形態における駆動回路７００は、実施の形態１の駆動回路１００（図１）に対して、以下の点が異なる。駆動回路７００は、直流電源３０をさらに備え、直流電源３０の電圧（例えば１０Ｖ）はスイッチング素子１のオン電圧（例えば５Ｖ）よりも高いとする。直流電源３０の負側はスイッチング素子１のソース側の電位に接続されている。また、コンデンサ８の一端は、スイッチング素子１のゲート側に接続される代わりに直流電源３０の正側に接続されている。

また、駆動回路７００は、コンデンサ用スイッチング素子１３をさらに備える。コンデンサ用スイッチング素子１３は、スイッチング素子１のゲート側と、コンデンサ８の一端との間に接続されている。コンデンサ用スイッチング素子１３は、共通インダクタ７による負帰還電圧が生じたときにのみオンする。

本実施の形態においては、共通インダクタ７による負帰還電圧が生じたときにのみコンデンサ用スイッチング素子１３をオンするために、例えばツェナーダイオード１４を用いる。ツェナーダイオード１４のカソードはコンデンサ用スイッチング素子１３のゲートと接続される。また、ツェナーダイオード１４のアノードは、スイッチング素子１のソースと共通インダクタ７との間に接続される。

＜動作＞
スイッチング素子１がオン状態の間は、直流電源３０によりコンデンサ８が充電される。そして、スイッチング素子１がターンオフすると、共通インダクタ７の負帰還電圧がツェナーダイオード１４に印加されることにより、コンデンサ用スイッチング素子１３がオン状態となる。よって、駆動インダクタンス４に対してコンデンサ８から放電可能な状態となる。

＜効果＞
本実施の形態における駆動回路７００は、直流電源３０をさらに備え、直流電源３０の電圧はスイッチング素子１のオン電圧よりも高く、直流電源３０の負側はスイッチング素子１のソース側の電位に接続され、コンデンサ８の一端は、スイッチング素子１のゲート側に接続される代わりに直流電源３０の正側に接続され、コンデンサ用スイッチング素子１３をさらに備え、コンデンサ用スイッチング素子１３は、スイッチング素子１のゲート側と、コンデンサ８の一端との間に接続され、当該コンデンサ用スイッチング素子１３は、共通インダクタ７による負帰還電圧が生じたときにのみオンすることを特徴とする。

従って、コンデンサ用スイッチング素子１３は、共通インダクタ７による負帰還電圧が生じたときにのみオンすることによって、スイッチング素子１のターンオフ時のみコンデンサ８が放電されるため、実施の形態１で述べた効果に加えて、駆動回路７００の駆動電力を低減することが可能である。

＜実施の形態８＞
本実施の形態における半導体装置は、実施の形態１における駆動回路１００（図１）と、スイッチング素子１とを備える。スイッチング素子１はパワーモジュール内に配置され、コンデンサ８も同じパワーモジュール内に配置される。

図１３（ａ）にパワーモジュールの一例を示す。スイッチング素子１はパワーモジュールの銅などのベース板上に絶縁層を介して配置される。スイッチング素子１とプリント配線基板６０はワイヤ５０を介して接続されており、コンデンサ８はプリント配線基板６０上に配置されている。プリント配線基板６０上には外部接続用ソケット４０が設けられる。また、図１３（ｂ）のようにスイッチング素子１とコンデンサ８を同じ基板上に配置してもよい。ここで、コンデンサ８は例えば面実装コンデンサである。

実施の形態１における駆動回路１００では、共通インダクタ７の負帰還動作に対する駆動インダクタンス４，５の阻害作用をコンデンサ８により軽減している。このとき、コンデンサ８よりも共通インダクタ７側にある駆動インダクタンスの成分が少ない方が、効果が高い。従って、コンデンサ８はスイッチング素子１（ＭＯＳＦＥＴ）の近くに設置したほうが、効果が高い。よって、コンデンサ８をパワーモジュールに内蔵することにより、より高い効果を奏する事が可能となる。

＜効果＞
本実施の形態における半導体装置において、スイッチング素子１はパワーモジュール内に配置され、コンデンサ８は当該パワーモジュール内に配置されることを特徴とする。

従って、スイッチング素子１が配置されるパワーモジュール内にコンデンサ８を配置することによって、コンデンサ８とスイッチング素子１との間の配線のインダクタンスが低減される。よって、コンデンサ８によって、駆動インダクタンス４，５の影響をより効果的に抑制可能である。

＜実施の形態９＞
本実施の形態における半導体装置は、実施の形態１〜８のいずれかの駆動回路１００，２００，３００，４００，５００，５００Ａ，６００，７００と、スイッチング素子とを備える。実施の形態１〜８においては、スイッチング素子としてＭＯＳＦＥＴへの適用を想定したが、大電流応用においては電圧変動の尤度がより大きく必要となることから高耐圧のスイッチが適する。従って、ＳｉＣを代表とするワイドギャップ半導体にて構成されるスイッチ素子を用いることによって最も効果を発揮する。

実施の形態１〜８において説明した駆動回路は、ＭＯＳＦＥＴに代表される「スイッチ対象電流のｄｉ／ｄｔ変化期間にｄｉ／ｄｔ変化を与えるに十分な速度で制御電圧に対応したスイッチ電流量変化を示すスイッチ」であれば適用可能である。特に大電流用途においては電圧変動の尤度がより大きく必要となることから高耐圧のスイッチが適する。従ってＳｉＣを代表とするワイドギャップ半導体にて構成されるスイッチング素子１と組み合わせることによってもっとも効果を発揮する。

また、ワイドギャップ半導体は一般に酸化物などによって実現される絶縁膜との境界に発生する寄生準位によりＶ_ＧＳに対して急峻なチャネル導通特性が得がたいという傾向を有する。すなわち、Ｖ_ＧＳの変化に対するドレイン電流の変化量がシリコンを使用したものより小さくなる傾向がある。このため負帰還が発生しにくくなるが、実施の形態１〜８で述べた駆動回路と組み合わせることによりその問題を軽減可能となる。

＜効果＞
本実施の形態における半導体装置において、スイッチング素子はワイドバンドギャップ半導体を含むことを特徴とする。

従って、スイッチング素子をワイドギャップ半導体にて構成することにより、より高耐圧大電流の用途に適用可能となる。ワイドギャップ半導体であっても、実施の形態１〜８の駆動回路と組み合わせることによって、サージ電圧の抑制と低損失を両立しながら負帰還を生じさせることが可能となる。

＜まとめ＞
本発明の駆動回路（例えば駆動回路１００）は、共通インダクタ７を配して負帰還を得ると共に、ＭＯＳＦＥＴのゲートとソースに対して、共通インダクタ７を含まない箇所でコンデンサ８を接続する事を特徴とする。

このコンデンサ８は、共通インダクタ７の両端電圧がｄｉ／ｄｔにより瞬時的に増加しようとするときに、ＭＯＳＦＥＴのゲート・ソース間の寄生容量へ充放電電流を即座に供給する役割を果たす。

これにより共通インダクタ７の両端に発生する電圧を効果的にソースに印加し、負帰還動作を生じさせる。更に、負帰還が不要となった後はコンデンサ８からの放電によりゲート・ソース間を急速に充電し、オン電圧低下の遅延を防止する。

以上のような効果により、駆動インダクタンス４，５が共通インダクタ７に対して支配的に影響するほど大きくても、ターンオフスイッチング前半の電圧変化速度を減じることなく後半の電流変化速度を抑制でき、かつその後のオン電圧低下も遅滞なく行える事から、最小限の損失増加にてターンオフの際にｄｉ／ｄｔを抑制可能となる。

本発明における駆動回路（例えば駆動回路１００）によれば、共通インダクタ７に発生する電圧による負帰還に対し、コンデンサ８を追加することにより駆動インダクタンス４，５の電流をほとんど変化させる事無しに、かつゲート抵抗Ｒ_Ｇの両端電圧をほとんど変化させること無しに、入力容量１１からの放電電流を低減でき、最小限の共通インダクタ７によって効果的にターンオフ時のｄｉ／ｄｔを低減することが出来る。

また、負帰還量に起因する駆動インダクタンス４，５の上限がなくなり、駆動インダクタンス４，５の上限値が大幅に高くなる。

さらに、駆動回路２００によれば、負帰還量をゲート抵抗Ｒ_Ｇ１とゲート抵抗Ｒ_Ｇ２の比で調整可能となるので、負帰還量の微調整が容易となる。

また、本発明における駆動回路（例えば駆動回路１００）は、ｄｉ／ｄｔのみを選択的に抑制できる事から、ターンオンを含むスイッチング時の振動波形を抑制する効果もあり、また短絡発生時においては短絡電流の増加速度を抑制することにより短絡保護を容易にする効果もある。

また、本発明における駆動回路（例えば駆動回路１００）を、負帰還が構成困難となるワイドギャップ半導体からなるスイッチング素子１と組み合わせた場合には、その不利を軽減できる。

なお、本明細書において、説明の記述上スイッチング素子１，１ａ，１ｂとしてＭＯＳＦＥＴを想定したが、冒頭で説明したとおりスイッチング素子１，１ａ，１ｂは、「ＭＯＳＦＥＴを代表とする半導体スイッチ群」である。すなわち、ｄｉ／ｄｔ変化期間にｄｉ／ｄｔ変化を与えるに十分な速度で、制御電圧に対応したスイッチ電流変化を示すスイッチであればどのようなスイッチにも適用できる。

また、共通インダクタ７は、ｄｉ／ｄｔに対して負帰還量を与えるものであれば、純粋なインダクタンスでなくとも、どのようなインピーダンスのものでも良い。

さらに、スイッチング素子１，１ａ，１ｂは、並列接続されて成るものであるかどうかを問わない。例えば図６の様に並列接続されている場合について述べる。駆動回路３００のソース側と主電流回路６との接続において、図６のように駆動回路３００のソース側と主電流回路６とを１点で接続してもよい。つまり、スイッチング素子１ａのソース側はスイッチング素子１ｂのソース側に一旦接続され、スイッチング素子１ｂのソース側と主電流回路６とが１点で接続される。また、スイッチング素子１ａ，１ｂからの位置が同等となる位置において駆動回路３００と主電流回路６が接続されてもよい。この場合、駆動回路３００のソース側と主電流回路６とは複数点（２点）で接続される。ループ回路によるループ電流の発生を避けるためには、１点接続が有利である。一方、複数点で接続する場合は、配線の自己インピーダンスの調整が容易となる。

なお、本明細書中で実施の形態の説明に使用した数値は一例であり、本発明を制限するものではない。また、使用した値は説明の都合上割りきりの良い値を選択しており、具体的な応用に最適な値とは限らない。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

４，５ 駆動インダクタンス、６ 主電流回路、７，７ａ，７ｂ 共通インダクタ、８，８ａ，８ｂ コンデンサ、９ 仮想スイッチ、１０ 電源、１１ 入力容量、１２ ダイオード、１３ コンデンサ用スイッチング素子、１４ ツェナーダイオード、２０ 駆動部、３０ 直流電源、４０ 外部接続用ソケット、５０ ワイヤ、６０ プリント配線基板、１００，２００，３００，４００，５００，５００Ａ，６００，７００ 駆動回路。

Claims (10)

1. 主電流回路に接続されるスイッチング素子を駆動する駆動回路であって、
   前記スイッチング素子のゲートにオン、オフ電圧を印加する駆動部と、
   前記主電流回路と前記スイッチング素子とで形成されるループの前記スイッチング素子のソース側と、当該駆動回路とに共通する配線部分に配置された共通インダクタと、
   前記共通インダクタよりも前記駆動部側のゲート・ソース往復線間に接続されたコンデンサと、
   を備える、
   駆動回路。
2. 前記主電流回路に対して、複数の前記スイッチング素子が並列に接続されており、
   前記複数のスイッチング素子の各々に対して、前記共通インダクタと、前記コンデンサとを備えることを特徴とする、
   請求項１に記載の駆動回路。
3. 前記複数のスイッチング素子の各々に対して前記コンデンサを備える代わりに、
   複数の前記コンデンサのうち、少なくとも最も前記駆動部側に備わるコンデンサを備えることを特徴とする、
   請求項２に記載の駆動回路。
4. 直流電源をさらに備え、
   前記直流電源の電圧は前記スイッチング素子のオン電圧よりも高く、
   前記直流電源の負側は前記スイッチング素子のソース側の電位に接続され、
   前記コンデンサの一端は、前記スイッチング素子のゲート側に接続される代わりに前記直流電源の正側に接続され、
   コンデンサ用スイッチング素子をさらに備え、
   前記コンデンサ用スイッチング素子は、前記スイッチング素子のゲート側と、前記コンデンサの前記一端との間に接続され、
   当該コンデンサ用スイッチング素子は、前記共通インダクタによる負帰還電圧が生じたときにのみオンすることを特徴とする、
   請求項１〜３のいずれかに記載の駆動回路。
5. 前記スイッチング素子のゲート側に、複数の駆動電流制限部をさらに備え、
   前記複数の駆動電流制限部は直列接続されており、
   前記コンデンサの一端は、前記複数の駆動電流制限部の間に接続されていることを特徴とする、
   請求項１〜４のいずれかに記載の駆動回路。
6. 前記主電流回路に対して、複数の前記スイッチング素子が直列に接続されており、
   複数の前記スイッチング素子の各々に対して請求項１、請求項４、請求項５のいずれかに記載の駆動回路を備える、
   駆動回路。
7. 前記複数の駆動回路は、前記複数のスイッチング素子と前記主電流回路とともにブリッジ回路を形成することを特徴とする、
   請求項６に記載の駆動回路。
8. 前記スイッチング素子と、
   請求項１〜５のいずれかに記載の駆動回路と、
   を備える、
   半導体装置。
9. 前記スイッチング素子はワイドバンドギャップ半導体を含むことを特徴とする、
   請求項８に記載の半導体装置。
10. 前記スイッチング素子はパワーモジュール内に配置され、
    前記コンデンサは当該パワーモジュール内に配置されることを特徴とする、
    請求項８または請求項９に記載の半導体装置。

Images