JP2015037154A - 撮像素子および撮像装置 - Google Patents

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Abstract

【課題】、感度を落とすことなく、熱雑音および暗電流を抑制することが可能な撮像素子および撮像装置を提供する。【解決手段】本開示の撮像素子は、カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、光電変換膜の光入射面側に設けられた絶縁膜と、絶縁膜上に設けられた導電膜とを備える。【選択図】図1

Description

本開示は、カルコパイライト系化合物を含む光電変換部を有する撮像素子およびこれを備えた撮像装置に関する。
CCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の固体撮像装置は、多画素化に伴って画素サイズの縮小化が求められている。また、一方では高速撮像による動画特性の向上が求められている。このように、画素サイズの縮小や高速での撮像は、単位画素(固体撮像素子)に入射する格子数が減少して感度(S/N比)が低下する。更に、例えば監視用カメラでは暗所での撮影機能が求められており、多画素化および画素サイズの縮小化に加えて高感度な撮像装置が望まれている。
これに対して、例えば特許文献1〜3の光電変換装置(固体撮像装置)では、光電変換膜として光吸収係数の高いカルコパイライト系化合物半導体を用いることによって感度を高めている。これら光電変換装置は、入射光側に配置されたn型半導体と、光入射側とは反対側に配置された下部電極との間に光電変換膜を挟んだ構成を有する。これら光電変換装置では、光電変換によって生じた電子−正孔対のうち、電子はn型半導体へ排出され、正孔は下部電極によって転送されてシリコン回路で読み出される構造となっている。
このような構造の光電変換装置では、露光時間中に光電変換によって生じた電荷(正孔)が下部電極を介してキャパシタに蓄積されるため、リセット動作におけるkTCノイズ(熱雑音)を除去することができずに画質が劣化する。そこで、例えば特許文献4の固体撮像装置では、n型半導体領域が形成されたSi基板上にカルコパイライト系化合物半導体からなる光電変換膜が設けられ、この光電変換膜の入射面側に上部電極が配設されている。この固体撮像装置では、光電変換によって生じた電子−正孔対のうち正孔は上部電極へ排出され、電子は空乏化されたn型半導体を介して接合キャパシタに蓄積される。これにより、kTCノイズを除去している。
特開2007−123721号公報 WO08/093834 WO09/078299 特開2012−4443号公報
しかしながら、特許文献4に記載の固体撮像装置のように光電変換膜にカルコパイライト系化合物半導体を用いた構成では、空乏層の厚みが制御できないという問題があった。これは、カルコパイライト系化合物半導体はイオン注入等によるアクセプタ濃度およびドナー濃度の制御が難しいためである。光電変換膜を空乏化させすぎると上部電極の界面に空乏層が接触して暗電流の発生の原因となる。逆に、光電変換する領域まで空乏化していないと、光電変換によって生じた電荷のドリフト成分が減少して感度が低下する。特に、カルコパイライト系化合物半導体は高い光吸収係数を有するため光電変換に要する領域が狭く、空乏層の制御が非常に重要であった。
本技術はかかる問題点を鑑みてなされたもので、その目的は、感度を落とすことなく、熱雑音および暗電流を抑制することが可能な撮像素子およびこれを備えた撮像装置を提供することにある。
本技術の撮像素子は、カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、光電変換膜の光入射面側に設けられた絶縁膜と、絶縁膜上に設けられた導電膜とを備えたものである。
本技術の撮像素子では、カルコパイライト系化合物を含む光電変換膜上に絶縁膜および導電膜をこの順に形成することにより、上部電極(ここでは、導電膜)の電圧を任意に制御することが可能となり、光電変換膜に形成される空乏層の幅や厚みを制御できるようになる。
本技術による撮像装置は、上記本技術の撮像素子を有するものである。
本技術の撮像素子および撮像装置によれば、光電変換膜上に絶縁膜および導電膜を設けるようにしたので、導電膜の電圧を任意に制御して光電変換膜に形成される空乏層の幅や厚みを制御することが可能となる。よって、熱雑音および暗電流の両方を抑制することができる。
本技術の一実施の形態に係る撮像素子の概略構成を表す断面図である。 図1に示した撮像素子における電荷の移動を説明するための模式図である。 図1に示した撮像素子に負電圧を印加した際の各領域におけるエネルギーバンド図である。 変形例1に係る撮像素子の構成を表す断面図である。 図4に示した撮像素子に負電圧を印加した際の各領域におけるエネルギーバンド図である。 変形例2に係る撮像素子の構成を表す断面図である。 変形例3に係る撮像素子の構成を表す断面図である。 図1に示した撮像素子を用いた撮像装置の全体構成を表す模式図である。 図8に示した撮像装置を適用した電子機器の概略構成を表す図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明
は以下の順序で行う。
1.実施の形態(光電変換膜上に絶縁膜および導電膜を設けた例)
2.変形例1(導電膜を光電変換部と無効部との間で分離した例)
3.変形例2(無効部上の導電膜に遮光性を付加した例)
4.変形例3(無効部上の導電膜に凸部を形成した例)
5.適用例(撮像装置)
<1.実施の形態>
(撮像素子10の構成)
図1は、本技術の一実施の形態に係る撮像素子(撮像素子10)の断面構成を表したものである。撮像素子10は、例えばCCDイメージセンサまたはCMOSイメージセンサ等の撮像装置(例えば、撮像装置1)において1つの画素(例えば、画素P)を構成するものである(いずれも、図8参照)。この撮像素子10は裏面照射型であり、半導体基板11の光入射面側に集光部20および光電変換部12が、受光面とは反対側の面(面S2)に多層配線層31が設けた構成を有する。
本実施の形態では、撮像素子10は、例えばn型領域11A(n型ウェル)およびp型領域11B(p型ウェル)を有する半導体基板11上にp型の光電変換膜12が設けられている。この光電変換膜12はカルコパイライト系化合物半導体(以下、単にカルコパイライト系化合物とする)によって形成さており、この光電変換膜12の光入射面側の表面が受光面(面S1)となる。光電変換膜12上には絶縁膜13および導電膜14がこの順に設けられており、所謂MIS構造を構成している。
半導体基板11は、例えばシリコン(Si)基板によって構成されており、基板内には上記のようにn型領域11Aおよびp型領域11Bが設けられている。n型領域11Aは光電変換膜12の光電変換部12A(図2参照)における光電変換によって生じた電荷を蓄積する蓄積部として働くものである。p型領域11Bには、裏面(面S2)近傍にn型のフローティングディフュージョン(FD)11Cが設けられている。これらn型領域11AおよびFD11Cはソース・ドレインとして働き、後述する多層配線層31に形成されたゲート電極31Aと共に、nチャネルMOSトランジスタ(転送トランジスタTr1)を構成している。
半導体基板11の面S2近傍には上記転送トランジスタTr1の他に、例えばリセットトランジスタ、増幅トランジスタおよび選択トランジスタ等が設けられている。このようなトランジスタは例えばMOSEFT(Metal Oxide Semiconductor Field Effect Transistor)であり、各画素P毎に回路を構成する。各回路は、例えば転送トランジスタ、リセットトランジスタおよび増幅トランジスタを含む3トランジスタ構成であってもよく、あるいはこれに選択トランジスタが加わった4トランジスタ構成であってもよい。転送トランジスタ以外のトランジスタは、画素間で共有することも可能である。
光電変換膜12は、光吸収係数の高いp型のカルコパイライト系化合物によって形成されると共に、半導体基板11よりも禁制帯幅(バンドギャップ)が広くなるように構成されている。これにより、高い光吸収特性および熱雑音の低さの両立が可能となる。カルコパイライト系化合物としては、例えばI−III−VI族半導体およびI−IV−V族半導体が挙げられるが、本実施の形態における光電変換膜には、より禁制帯幅の広いI−III−VI族半導体を用いることが好ましい。I−III−VI族半導体としては、例えばCIGS(銅(Cu)−インジウム(In)−ガリウム(Ga)−セレン(Se)),CIGSS(Cu−In−Ga−硫黄(S)−Se)およびCIS(Cu−In−S)等が挙げられる。なお、光電変換膜12は、光電変換に寄与する領域(光電変換部12A)および光電変換に寄与しない領域(無効部12B)を有する。
光電変換部12Aは、例えば半導体基板11のn型領域11Aに対応する位置、具体的にはn型領域11A上の光電変換膜12がこれに当たる。この光電変換部12Aでは、半導体基板11のn型領域11Aと接することでpn接合が形成され、n型領域11Aとp型領域11Bとの間に逆バイアスを印加することによって光電変換部12Aに空乏層D(図2参照)が形成される。光電変換部12Aの受光面(面S1)に入射した光は、光電変換によって電子−正孔対を発生させ、この電子および正孔のいずれかが信号電荷として上記転送トランジスタTr1を介して垂直信号線Lsig(図8参照)に転送される。なお、信号電荷は光電変換によって生じる電子および正孔のどちらであってもよいが、ここでは電子を信号電荷として読み出す場合を例に挙げて説明する。
絶縁膜13は、例えば窒化シリコン(Si),酸化シリコン(SiO)および酸窒化シリコン(SiON)等の単層膜あるいはこれらの積層膜により構成されている。絶縁膜13の厚みは、例えば5nm以上500nm以下である。
導電膜14は、撮像素子10における上部電極として働くものであり、光電変換膜12の受光面S1側に設けられている。導電膜14は光透過性を有する透明導電材料によって形成されている。透明導電材料としては、例えばインジウムとスズの酸化物(ITO),インジウム亜鉛オキシド(IZO),酸化亜鉛(ZnO),インジウムスズ亜鉛オキシド(InSnZnO(α−ITZO)),酸化亜鉛(ZnO)とアルミニウム(Al)との合金等が挙げられる。この導電膜14は、半導体基板11のp型領域11B上の光電変換膜12、即ち無効部12Bの価電子帯Evが例えばフラットになる(図3B参照)ようにバイアスを印加するものである。導電膜14の厚みは、例えば、50nm以上200nm以下である。
導電膜14上には集光部20として、例えばオンチップレンズ21およびカラーフィルタ22が設けられている。
オンチップレンズ21は、光電変換膜12(特に、光電変換部12A)に向かって光を集光させる機能を有するものである。このオンチップレンズ21のレンズ径は、画素Pのサイズに応じた値に設定されており、例えば0.9μm以上3μm以下である。また、このオンチップレンズ21の屈折率は、例えば1.1〜1.4である。レンズ材料としては、例えばシリコン酸化膜(SiO2)等が挙げられる。裏面照射型の撮像素子10では、オンチップレンズ21と光電変換部12の受光面(面S1)との距離が近くなるので、オンチップレンズ21のF値に依存して生じる各色の感度のばらつきが抑えられる。
カラーフィルタ22は、オンチップレンズ21と導電膜14との間に設けられ、例えば赤色(R)フィルタ、緑色(G)フィルタ、青色(B)フィルタあるいは白色(W)フィルタのいずれかが画素P毎に配置されている。これらのカラーフィルタ22は、規則的な色配列(例えばベイヤー配列)で設けられている。このようなカラーフィルタ22を設けることにより、撮像素子10では、その色配列に対応したカラーの受光データが得られる。なお、カラーフィルタ22は必ずしも必要ではなく、適宜省略しても構わない。また、導電膜14とカラーフィルタ22との間には平坦化膜を設けてもよい。
多層配線層31は、上記のように半導体基板11の表面(面S2)に接して設けられている。この多層配線層31は層間絶縁膜31Bを介して複数の配線31Aを有するものである。多層配線層31は例えば、Siからなる支持基板32に貼り合わされており、支持基板32と半導体基板11との間に多層配線層31が配置される。
このような撮像素子10は、例えば以下のようにして製造することができる。
(製造方法)
まず、各種トランジスタおよび周辺回路を備えた半導体基板11を形成する。半導体基板11は例えばSi基板を用い、このSi基板の表面(面S2)近傍に転送トランジスタT1等のトランジスタおよびロジック回路等の周辺回路(CMOS配線)を設ける。次いで、半導体基板11の面S2上に多層配線層31を形成する。多層配線層31には層間絶縁膜31Bを介して複数の配線31Aを設けたのち、多層配線層31に支持基板32を貼りつける。続いて、Si基板の裏面側へのイオン注入により不純物半導体領域を形成する。具体的には、各画素Pに対応する位置にn型半導体領域を、各画素間にp型半導体領域を形成する。
次いで、Si基板の裏面を研磨やウェットエッチングによって露出させたのち、この裏面上に例えばSiO膜を、例えば100nmの厚みで形成する。次いで、画素部1a(図8参照)に対応する位置のSiO膜をフォトリソグラフィおよびウェットエッチングによって除去したのち、例えば真空蒸着法やスパッタ法を用いて例えばCIGSSe膜を、例えば1000nmの厚みで形成する。続いて、フォトリソグラフィによって画素部1a以外の領域に形成されたCIGSSe膜を除去するためのパターニングを行ったのち、wレットエッチングあるいはドライエッチングによって不要なCIGSSe膜を除去する。このとき、例えば臭素(Br)−メタノール溶液や王水等を用いることによってSiO膜を残しつつ、CIGSSe膜を除去することができる。
次いで、光電変換膜12上にSiO等からなる絶縁膜13を、例えば5nmの厚みで成膜したのち、フォトリソグラフィおよびウェットエッチングによって上部電極(導電膜14)と多層配線層31に形成されたCMOS配線とを接続するための貫通孔(図示せず)を形成する。続いて、上部電極となる金属膜を、例えば100nmの厚みで成膜したのち、フォトリソグラフィおよびウェットエッチングによってパターニングすることによって導電膜14を形成する。
最後に、導電膜14上に例えばSiN膜からなる平坦化膜(図示せず)、カラーフィルタ22およびオンチップレンズ21する。以上により、撮像素子10が完成する。
(撮像素子の動作)
このような撮像素子10では、例えば撮像装置1の画素Pとして、次のようにして信号電荷(電子)が取得される。撮像素子10に、オンチップレンズ21を介して光Lが入射すると、光Lはカラーフィルタ22等を通過して各画素Pにおける光電変換部12で検出(吸収)され、赤,緑または青等の色光が光電変換される。光電変換部12で発生した電子−正孔対のうち電子は信号電荷として半導体基板11の例えばSi基板ではn型領域11Aへ移動して蓄積され、正孔はp型領域11Bへ移動して排出される。
撮像素子10では、半導体基板11に所定の負電位VL(<0V)が、導電膜14に電位VLよりも低い電位VU(<VL)がそれぞれ印加される。従って、電荷蓄積状態(リセットトランジスタ(図示せず)および転送トランジスタTr1のオフ状態)では、光電変換膜12で発生した電子−正孔対のうち、電子が相対的に高電位となっている半導体基板11のn型半導体領域に導かれる。このn型半導体領域から電子が取り出され、伝送経路を介して蓄電層(図示せず)に蓄積される。電子が蓄積されると、蓄電層と導通したn型半導体領域の電位VLが変動する。この電位VLの変化量が信号電位に相当する。
読み出し動作の際には、転送トランジスタTr1がオン状態となり、蓄電層に蓄積された電子がFD11Cに転送される。これにより、光Lの受光量に基づく信号が、例えば画素トランジスタ(図示せず)を通じて垂直信号線Lsigに読み出される。その後、リセットトランジスタおよび転送トランジスタTr1がオン状態となり、n型半導体領域とFD11Cとが例えば電源電圧VDDにリセットされる。
(作用・効果)
前述のように、撮像装置は多画素化および高感度化が求められているが、これらを実現するためには画素サイズを小さくする必要がある。しかしながら、画素サイズを小さくすると、各画素において十分な光量を受光することが困難となる。また、一般的に半導体は、禁制帯幅が狭い場合には光吸収特性が向上し、禁制帯幅が広い場合には熱雑音が低減される性質がある。また、禁制帯幅が狭い場合には熱雑音が増加し、禁制帯幅が広い場合には光吸収特性が低下する性質があり、熱雑音と光吸収特性はトレードオフの関係にある。
そこで、光吸収特性が高く、広い禁制帯幅を有するカルコパイライト系化合物半導体を光電変換部に用いて光吸収特性を向上させつつ、熱雑音を低減することが考えられるが、カルコパイライト系化合物はイオン注入等による濃度調整が難しく、空乏層の幅を制御することは困難であった。
図2は、本実施の形態における撮像素子10の電荷の移動を模式的に表したものである。図3は導電膜13に負電圧を印加した際の、光電変換領域P(図3(A))および無効領域N(図3(B))におけるエネルギーバンドを表した特性図である。本実施の形態の撮像素子10では、無効部12Bの価電子帯Evがフラットになるように導電膜14にバイアスが印加されている。このため、半導体基板11のn型領域11A上の光電変換部12Aの伝導帯Ecは、n型領域11Aとp型領域11Bとのフェルミレベルの差だけ、図3(A)に示したように傾斜を持つことになる。また、光電変換膜12の伝導帯Ecは、図3に示したようにn型領域11A上の光電変換部12Aでは低く(図3(A))、p型領域11上の無効部12Bでは高く(図3(B))なる。このため、光電変換膜12は画素間に電子の障壁を有することになる。この状態で光電変換膜12に光を照射すると、光電変換部12Aで光電変換によって生成した電子は、図3(A)に示したように空乏化した光電変換部12Aの伝導帯Ecを介して半導体基板11のn型領域11Aに転送される。一方、光電変換によって生成した正孔は、図3(B)に示したように光電変換部12Aの価電子帯Evを介して半導体基板11のp型領域11Bへ排出される。
更に、光電変換膜12と絶縁膜13との間に正孔が蓄積するため、暗電流の発生が低減される。
このように、本実施の形態の撮像素子10では、カルコパイライト系化合物によって構成された光電変換膜12へのイオン注入等によるアクセプタ濃度の分布の形成を行わなくても、光電変換膜12の空乏層Dの厚さを制御することが可能となる。また、電子の転送経路および正孔の排出経路の制御も可能となる。
以上のように、本実施の形態では、光電変換膜12上に絶縁膜13および導電膜14を形成するようにしたので、導電膜14の電圧を任意に制御して光電変換膜12に形成される空乏層Dの厚みおよび電荷の転送/排出経路を制御することが可能となる。よって、感度を落とすことなく、熱雑音を抑えつつ暗電流の発生が抑制された撮像装置1を提供することが可能となる。
以下、上記実施の形態の変形例(変形例1〜3)について説明する。上記実施の形態と同一の構成成分については同一符号を付してその説明を適宜省略する。
<2.変形例1>
図4は、上記実施の形態の変形例1に係る撮像素子(撮像素子10A)の要部の断面構成を表したものである。この撮像素子10Aでは、光電変換膜12上に絶縁膜13および導電膜34の順に形成された導電膜34が、光電変換領域Pおよび無効領域Nとの間で離間されている点が上記実施の形態とは異なる。具体的には、光電変換膜12の光電変換部12Aと無効部12Bとの間で分離された構成を有する。この点を除き、撮像素子10Aは撮像素子10と同様の構成を有し、その作用および効果も同様である。
導電膜34は、上記実施の形態と同様に透明導電材料によって形成されており、光電変換膜12の光電変換部12A上に設けられた導電膜34A(第1領域に相当)と、無効部12B上に設けられた導電膜34B(第2領域に相当)とが設けられている。これら導電膜34Aおよび導電膜34Bは、それぞれ上部電極となる金属膜をフォトリソグラフィおよびドライエッチングによってパターニングすることで得られる。
このように撮像素子10Aでは、導電膜34を光電変換部12Aと無効部12Bとの間で分離して形成することにより、光電変換領域Nおよび無効領域Pにそれぞれ独立した電圧を印加することが可能となる。図5は導電膜34Aおよび導電膜35Bにそれぞれ独立して負電圧を印加した際の光電変換領域P(図5(A))、無効領域N(図5(C))および光電変換領域Pと無効領域Nとの間(図5(B))におけるエネルギーバンドの変化を表した特性図である。本変形例では、導電膜34Aには光電変換部12Aの伝導帯Ecがn型領域11Aに向かって傾斜を有するバイアスを印加し、導電膜34Bには導電膜34よりも低いバイアスを印加する。これにより、無効部12Bと光電変換部12Aとの境界に生じた電子が光電変換部12Aに移動しやすくなる。更に、光電変換膜の伝導帯Ecは光電変換領域Pでは低く、無効領域Nでは高くなるが、この画素間における電子障壁は導電膜34Bで制御することができる。
この状態で光電変換膜12に光を照射すると、光電変換部12Aおよび無効部12Bで生成した電子は、図4に示したように空乏化した光電変換部12Aの伝導帯Ecを介して半導体基板11のn型領域11Aに転送される。一方、光電変換によって生成した正孔は、図4に示したように光電変換部12Aの価電子帯Evを介して無効部12Bに蓄積され、余剰の正孔が半導体基板11のp型領域11Bへ排出される。
以上のように、本変形例では、導電膜34を光電変換部12Aと無効部12Bとの間で分離するようにしたので光電変換部12Aおよび無効部12Bにそれぞれ独立した電圧を印加することが可能となる。これにより、光電変換膜12の空乏層の厚み(Z軸方向)に加えて幅(X軸方向)を制御することが可能となる。よって、受光面S1における暗電流の発生を抑制しつつ、光電子を半導体基板11へ取り込むことができ、より速やかに光電変換部12から正孔を排出することができる。
<3.変形例2>
図6は、上記実施の形態の変形例2に係る撮像素子(撮像素子10B)の断面構成を表したものである。この撮像素子10Bでは、絶縁膜13上に離間して形成された導電膜44Aおよび導電膜44Bのうち、無効部12B上に形成された導電膜44Bを遮光性材料によって形成した点が上記実施の形態とは異なる。この点を除き、撮像素子10Aは撮像素子10と同様の構成を有し、その作用および効果も同様である。
このように撮像素子10Bでは、無効部12B上に形成された導電膜44Bを遮光性材料によって形成することにより、上記実施の形態および変形例1の効果に加えて、隣接画素への斜め光入射による混色を防止することが可能となるという効果を奏する。
<4.変形例3>
図6は、上記実施の形態の変形例3に係る撮像素子(撮像素子10C)の断面構成を表したものである。この撮像素子10Cでは、絶縁膜13上に離間して形成された導電膜54Aおよび導電膜54Bのうち、無効部12B上に形成された導電膜54Bを遮光性材料によって形成すると共に、光電変換膜12の無効部12B内に凸部を有する点が上記実施の形態とは異なる。
このように撮像素子10Cでは、無効部12B上に形成された導電膜54Bを遮光性材料によって形成すると共に、無効部12B内に凸部を形成する。これにより、光電変換部12の形成される空乏層Dを厚み方向に延在させることが可能となる。よって、上記実施の形態および変形例1,2の効果に加えて、n型領域11Aへの電子の転送及びp型領域11Bへの正孔の排出が容易になる。
なお、導電膜54Bの凸部は光電変換膜12を貫通し、その先端が半導体基板11に達するように形成することが好ましい。これにより、光電変換膜12が画素間で分離され、隣接画素への電子の移動を防ぐことが可能となる。更に、無効部12Bで最も価電子帯Evの高い領域(例えば、導電膜54B近傍)がp型領域11Bと接触するため、p型領域11Bへの正孔の排出が容易になる。
<5.適用例>
図8は上記実施の形態および変形例1〜3で説明した撮像素子(撮像素子10,10A,10B,10C)を各画素に用いた固体撮像装置(撮像装置1)の全体構成を表している。この撮像装置1はCMOSイメージセンサであり、半導体基板11上の中央部に撮像エリアとしての画素部1aを有している。画素部1aの周辺領域には、例えば行走査部131、システム制御部132、水平選択部133および列走査部134を含む周辺回路部130が設けられている。
画素部1aは、例えば行列状に2次元配置された複数の単位画素P(撮像素子10,10A,10B,10Cに相当)を有している。この単位画素Pには、例えば画素行ごとに画素駆動線Lread(具体的には行選択線およびリセット制御線)が、画素列ごとに垂直信号線Lsigが配線されている。画素駆動線Lreadは、画素からの信号読み出しのための駆動信号を伝送するものであり、その一端は行走査部131の各行に対応した出力端に接続されている。
行走査部131は、シフトレジスタやアドレスデコーダ等によって構成され、画素部1aの各画素Pを例えば行単位で駆動する画素駆動部である。行走査部131によって選択された画素行の各画素Pから出力される信号は、垂直信号線Lsigの各々を通じて水平選択部133に供給される。水平選択部133は、例えば垂直信号線Lsigごとに設けられたアンプや水平選択スイッチ等により構成されている。
列走査部134は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部133の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部134による選択走査により、垂直信号線Lsigの各々を通じて伝送される各画素Pの信号が順番に水平信号線135に出力され、当該水平信号線135を通じて半導体基板11の外部へ伝送される。
行走査部131、水平選択部133、列走査部134および水平信号線135からなる回路部分は、半導体基板11上に直に形成されていてもよいし、あるいは外部制御ICに配設されたものであってもよい。ケーブル等により接続された他の基板にこの回路部分を設けることも可能である。
システム制御部132は、半導体基板11の外部から与えられるクロックや動作モードを指令するデータ等を受け取ると共に、撮像装置1の内部情報を出力するものである。システム制御部132は、これに加え、例えば各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部131、水平選択部133および列走査部134等の周辺回路の駆動制御を行う。
このような撮像装置1は、撮像機能を有するあらゆるタイプの電子機器に搭載でき、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話等に適用できる。図9には、その一例として、カメラ(電子機器2)の概略構成を示す。電子機器2は、例えば静止画または動画を撮影可能なビデオカメラであり、撮像装置1、光学系(光学レンズ)310、シャッタ装置311、信号処理部312および駆動部313を有している。
光学系310は、被写体からの像光(入射光)を撮像装置1の画素部1aへと導くものである。光学系310は複数の光学レンズを含んでいてもよい。シャッタ装置311は撮像装置1への光照射期間および遮光期間を制御し、駆動部313は、このシャッタ装置311のシャッタ動作および撮像装置1の転送動作を制御する。信号処理部312は、撮像装置1から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Doutは、例えばメモリ等の記憶媒体に記憶されるか、あるいはモニタ等に出力さ
れるようになっている。
以上、実施の形態および変形例1〜3を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等で説明した各構成要素を全て備えている必要はなく、また、他の構成要素を備えていてもよい。
また、上記実施の形態等においては、裏面照射型の撮像素子10,10A,10B,10Cの構成を例示したが、表面照射型に適用させることも可能である。
更に、上記実施の形態では撮像面に沿った方向に各色(R,G,B,W)の光を選択的に受光する構成を示したがこれに限らず、例えば撮像面に対して水力な深さ方向に各色用の光電変換部を積層されて配置する、所謂スタック型の構成としてもよい。
なお、本技術は以下の様な構成をとることも可能である。
(1)カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、前記光電変換膜の光入射面側に設けられた絶縁膜と、前記絶縁膜上に設けられた導電膜とを備えた撮像素子。
(2)互いに隣接する第1画素および第2画素を備え、
前記光電変換膜は、前記第1画素および前記第2画素それぞれに対応する位置の光電変換部と、前記第1画素および前記第2画素の間の無効部とを有する、前記(1)に記載の固体撮像素子。
(3)前記導電膜は前記光電変換部に対応する第1領域と、前記無効部に対応する第2領域とを有し、前記第2領域は前記第1領域と離間している、前記(2)に記載の固体撮像素子。
(4)前記導電膜は、前記第1領域が光透過性を有し、前記第2領域が遮光性を有する、前記(2)または(3)に記載の固体撮像素子。
(5)前記導電膜の前記第2領域は前記光電変換膜の前記無効部内に凸部を有する、前記(3)または(4)に記載の固体撮像素子。
(6)前記凸部は前記光電変換膜を貫通し、前記半導体基板まで達している、前記(5)に記載の固体撮像素子。
(7)前記導電膜の前記第2領域には、前記第1領域よりも低いバイアスが印加される、前記(3)乃至(6)のうちいずれか1つに記載の固体撮像素子。
(8)撮像素子を含み、前記撮像素子は、カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、前記光電変換膜の光入射面側に設けられた絶縁膜と、前記絶縁膜上に設けられた導電膜とを備えた撮像装置。
1…撮像装置、10,10A〜10C…撮像素子、11…半導体基板、12…光電変換部、13…電極、20…集光部、21…オンチップレンズ、22…カラーフィルタ、31…層間絶縁層、32…支持基板。

Claims (8)

  1. カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、
    前記光電変換膜の光入射面側に設けられた絶縁膜と、
    前記絶縁膜上に設けられた導電膜と
    を備えた撮像素子。
  2. 互いに隣接する第1画素および第2画素を備え、
    前記光電変換膜は、前記第1画素および前記第2画素それぞれに対応する位置の光電変換部と、前記第1画素および前記第2画素の間の無効部とを有する、請求項1に記載の撮像素子。
  3. 前記導電膜は前記光電変換部に対応する第1領域と、前記無効部に対応する第2領域とを有し、前記第2領域は前記第1領域と離間している、請求項2に記載の撮像素子。
  4. 前記導電膜は、前記第1領域が光透過性を有し、前記第2領域が遮光性を有する、請求項2に記載の撮像素子。
  5. 前記導電膜の前記第2領域は前記光電変換膜の前記無効部内に凸部を有する、請求項3に記載の撮像素子。
  6. 前記凸部は前記光電変換膜を貫通し、前記半導体基板まで達している、請求項5に記載の撮像素子。
  7. 前記導電膜の前記第2領域には、前記第1領域よりも低いバイアスが印加される、請求項3に記載の撮像素子。
  8. 撮像素子を含み、
    前記撮像素子は、
    カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、
    前記光電変換膜の光入射面側に設けられた絶縁膜と、
    前記絶縁膜上に設けられた導電膜と
    を備えた撮像装置。


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