JP2015035461A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】裏面電極が剥離することを抑制することができる炭化珪素半導体装置の製造方法を提供すること。【解決手段】まず、ｎ+型ＳｉＣ基板１のおもて面上にｎ-型ＳｉＣエピタキシャル層２を成長させる。このとき、ｎ+型ＳｉＣ基板１の裏面上にも裏面側ｎ-型ＳｉＣ蒸着層が成長される。次に、裏面側ｎ-型ＳｉＣ蒸着層およびｎ+型ＳｉＣ基板１の裏面の表面層を研削によって除去する。次に、ｎ+型ＳｉＣ基板１の研削後の裏面の表面層に生じた変質層を化学機械研磨する。次に、ｎ+型ＳｉＣ基板１の研磨後の裏面にニッケル膜を形成する。次に、熱処理によりニッケル膜をシリサイド化してニッケルシリサイド層を形成する。次に、ニッケルシリサイド層の表面上に、チタン膜、ニッケル膜および銀膜を順に堆積して裏面電極を形成する。【選択図】図３

Description

この発明は、炭化珪素半導体装置の製造方法に関する。
従来からパワーデバイスとして用いられている半導体デバイスは、半導体材料としてシリコン（Ｓｉ）を用いたものが主流である。一方、シリコンよりもバンドギャップが広い半導体（以下、ワイドギャップ半導体とする）である炭化珪素（ＳｉＣ）は、シリコンと比較して熱伝導度が３倍、最大電界強度が１０倍、電子のドリフト速度が２倍という物性値を有している。このため、絶縁破壊電圧が高く低損失で高温動作可能なパワーデバイスとして、近年、ＳｉＣを応用する研究がなされている。
パワーデバイスの構造は、裏面側に低抵抗なオーミック電極を備えた裏面電極を有する縦型の半導体デバイスが主流である。この縦型の半導体デバイスの裏面電極には、様々な材料および構造が用いられており、その中の１つとして、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および銀（Ａｇ）層の積層体（例えば、下記特許文献１参照。）や、チタン層、ニッケル層および金層の積層体（例えば、下記特許文献２参照。）などからなる裏面電極が提案されている。
ＳｉＣを用いた縦型の半導体デバイスの裏面電極を形成する方法としては、ＳｉＣからなる半導体基板（以下、ＳｉＣ基板とする）上にニッケル層を形成した後、熱処理によりニッケル層をシリサイド化してニッケルシリサイド層を形成することで、ＳｉＣ基板とニッケルシリサイド層とのコンタクト（電気的接触部）をオーミックコンタクトとする方法が提案されている（例えば、下記特許文献１，２参照。）。しかしながら、下記特許文献１，２では、ニッケルシリサイド層上に形成した裏面電極がニッケルシリサイド層から剥がれやすいという問題がある。
このような問題を解消する方法として、ニッケルシリサイド層の表面に残存するニッケル層を除去してニッケルシリサイド層を露出させた後に、ニッケルシリサイド層上にチタン層、ニッケル層および銀層を順に積層して裏面電極を形成する方法が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、裏面電極の、ニッケルシリサイド層との接する部分をニッケル以外の金属で構成することにより、裏面電極が剥離することが抑制される。また、ニッケルシリサイド層の表面に炭素（Ｃ）が析出してなる層が形成されたとしても、ニッケル層とともに炭素を含む層を除去することができるため、裏面電極が剥離することが抑制される。
また、半導体デバイスの裏面電極を形成する別の方法として、ニッケルシリサイド層の表面上に残存する金属の炭化物または炭素粒子をプラズマエッチングによって除去した後に、ニッケルシリサイド層上に裏面電極を形成する方法が提案されている（例えば、下記特許文献４参照。）。また、半導体ウェハの表面を平坦化する方法として、炭化珪素の（０００−１）Ｃ面を、機械加工する機械加工工程と、機械加工工程後に、炭化珪素の表面層の０．１μｍ以上を、酸素原子含有物質を用いた熱酸化によって除去する表面層除去工程とを有する方法が提案されている（例えば、下記特許文献５参照。）。
また、半導体ウェハの表面を平坦化する方法として、酸化剤として次亜塩素酸ナトリウムと過酸化水素水とを含んで、酸化還元電位が少なくとも標準水素電極に対して７００ｍＶ以上であると共に溶存酸素濃度が２０ｍｇ／Ｌ以上であるコロイダルシリカスラリーを用いて、機械的研磨により形成された炭化珪素単結晶ウェハの表面の加工変質層を、０．０５ｋｇ／ｃｍ2以上０．２０ｋｇ／ｃｍ2以下の研磨面圧力で研磨して除去する方法が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、ＳｉＣを酸化することによって表面のＳｉＣをコロイダルシリカとほぼ同じ硬度のＳｉＯｘに変えた後に、仕上げ研磨を行っている。
特開２００７−１８４５７１号公報 特開２０１０−８６９９９号公報 特開２００８−５３２９１号公報 特開２００３−２４３３２３号公報 特許第４５３９１４０号公報 特許第４８４６４４５号公報
しかしながら、上述した特許文献３，４の技術を用いて裏面電極を形成した場合においても、ニッケルシリサイド層と、裏面電極の最下層のチタン層との密着性が低いという問題がある。例えば、半導体ウェハを個々のチップ状に切断するダイシング時に、裏面電極がニッケルシリサイド層から剥がれてしまうことが発明者によって確認されている。その理由は、つぎのとおりであると推測される。上記特許文献１によると、下記（１）式に示すニッケルとＳｉＣとの固相反応によりニッケルシリサイド層が生成される。
Ｎｉ ＋ ２ＳｉＣ → ＮｉＳｉ2 ＋ ２Ｃ ・・・（１）
上記（１）式の反応により生成された炭素は、結晶状態が安定しない過飽和状態または微細な析出体として、ニッケルシリサイド層の内部全体に分散して存在している。ニッケルシリサイド層を形成した後に熱処理を行う場合、ニッケルシリサイド層の内部に分散する炭素が一気に排出および凝集し、ニッケルシリサイド層の表面や内部にグラファイトなどの析出物として層状に析出する。この炭素が凝集してなる析出物は、脆くかつ密着性が低いため、わずかな応力によっても容易に破断し、ニッケルシリサイド層上に形成した裏面電極を剥離させる原因となっている。
ＳｉＣを用いた半導体デバイスの製造工程においては、ニッケルシリサイド層を形成した後、種々の熱処理が行われるため、ＳｉＣ基板の炭素が拡散され、ニッケルシリサイド層の表面や内部に析出する。ニッケルシリサイド層の表面に析出した炭素は、逆スパッタ等の処理により除去可能であるため、ニッケルシリサイド層の表面に炭素が析出することに起因して裏面電極が剥離することを防止することができる。それに対して、ニッケルシリサイド層の内部に析出した炭素を除去することは非常に困難であり、ニッケルシリサイド層の内部の、炭素が層状に析出した部分から裏面電極が剥離するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、裏面電極が剥離することを抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明者らは、鋭意研究を重ねた結果、次のことを見出した。図８，９は、従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。図８に示すように、従来技術においては、ＳｉＣ基板１０１の裏面研削時に、ＳｉＣ基板１０１の裏面の表面層に数十ｎｍ程度の厚さの変質層１０２が形成される。この変質層１０２の内部には炭素が一様に分布された状態となっている。このような変質層１０２が形成された状態で、その後ニッケルシリサイド層１０３を形成するための熱処理や、裏面電極（不図示）を形成するための熱処理など種々熱処理を行った場合、変質層１０２が生じている部分に炭素が凝集され、図９に示すようにニッケルシリサイド層１０３の内部に炭素を含む層状の層１０４が析出した状態となることを見出した。本発明は、このような知見に基づいてなされたものである。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる半導体基板の裏面を研削して、前記半導体基板の厚さを薄くする研削工程を行う。次に、前記研削工程によって前記半導体基板の裏面の表面層に生じた変質層を研磨またはエッチングにより除去する除去工程を行う。次に、前記除去工程後、前記半導体基板の裏面にニッケル膜を形成する工程を行う。次に、熱処理により前記ニッケル膜をシリサイド化してニッケルシリサイド層を形成する工程を行う。次に、前記ニッケルシリサイド層の表面上に金属電極を形成する工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記研磨は、化学機械研磨であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記エッチングは、ドライエッチングまたはウェットエッチングであることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記除去工程では、前記半導体基板の厚さを１００ｎｍ以上薄くすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、さらに、前記研削工程前に、前記半導体基板のおもて面上にエピタキシャル層を成長させる成長工程を行う。そして、前記成長工程では、前記半導体基板の裏面に蒸着層が成長し、前記研削工程では、前記蒸着層を除去するとともに、前記半導体基板の裏面の表面層を除去することを特徴とする。
上述した発明によれば、ＳｉＣ基板の研削面の表面層に生じた変質層を研磨またはエッチングによって除去することにより、その後の熱処理によりニッケルシリサイド層の内部に炭素が凝集してなる析出物が生じることを防止することができる。このため、例えば半導体ウェハを個々のチップ状に切断するダイシング時に、ニッケルシリサイド層の内部に含まれる炭素を原因として裏面電極が剥離することを防止することができる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、裏面電極が剥離することを抑制することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の製造方法によって作製（製造）される炭化珪素半導体装置の構造について、縦型の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置において、炭化珪素（ＳｉＣ）からなるｎ+型半導体基板（以下、ｎ+型ＳｉＣ基板とする）１のおもて面上にはｎ-型ＳｉＣエピタキシャル層２が設けられている。ｎ-型ＳｉＣエピタキシャル層２のｎ+型ＳｉＣ基板１側に対して反対側の面の表面層には、ｐ型ベース層３が選択的に設けられている。ｐ型ベース層３の内部には、ｎ+型ソース層４およびｐ+型コンタクト層５が選択的に設けられている。ｎ+型ソース層４およびｐ+型コンタクト層５は互いに接する。
ｐ型ベース層３の、ｎ-型ＳｉＣエピタキシャル層２とｎ+型ソース層４とに挟まれた部分の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。ソース電極９は、ニッケルシリサイド層１０を介してｎ+型ソース層４およびｐ+型コンタクト層５に接して設けられ、層間絶縁膜８によってゲート電極７と電気的に絶縁されている。ＳｉＣ部（ｎ+型ソース層４およびｐ+型コンタクト層５）とニッケルシリサイド層１０とのコンタクト（電気的接触部）はオーミックコンタクトとなっている。ｎ+型ＳｉＣ基板１の裏面には、ニッケルシリサイド層１１が設けられている。ｎ+型ＳｉＣ基板１とニッケルシリサイド層１１とのコンタクトはオーミックコンタクトとなっている。ドレイン電極となる裏面電極１２は、ニッケルシリサイド層１１に接する。
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、図２に示すように、ｎ+型ＳｉＣ基板（半導体ウェハ）１のおもて面上に、例えば１５μｍの厚さのｎ-型ＳｉＣエピタキシャル層２をエピタキシャル成長させる。このとき、ｎ+型ＳｉＣ基板１の裏面上にも例えば３μｍの厚さでｎ-型ＳｉＣ蒸着層（以下、裏面側ｎ-型ＳｉＣ蒸着層とする）２１が成長される。裏面側ｎ-型ＳｉＣ蒸着層２１は、ｎ+型ＳｉＣ基板１よりも不純物濃度が低く、完成後の炭化珪素半導体装置には必要のない層である。このため、図３に示すように、裏面側ｎ-型ＳｉＣ蒸着層２１を研削によって除去した後、ｎ+型ＳｉＣ基板１の露出された裏面を研磨する。
具体的には、まず、例えば♯２０００程度の粒度の砥粒を含む砥石を用いてｎ+型ＳｉＣ基板１の裏面側から粗研削し、ｎ+型ＳｉＣ基板１の厚さを、裏面側ｎ-型ＳｉＣ蒸着層２１の厚さも含めて例えば２０μｍ程度薄くする。次に、例えば♯７０００程度の粒度の砥粒を含む砥石を用いてｎ+型ＳｉＣ基板１の粗研削後の裏面を仕上げ研削し、ｎ+型ＳｉＣ基板１の厚さをさらに例えば５μｍ程度薄くする。このように裏面側ｎ-型ＳｉＣ蒸着層２１の厚さを超えてｎ+型ＳｉＣ基板１の表面層まで大幅に研削する理由は、ｎ+型ＳｉＣ基板１が反っていたり、研削厚さにばらつきが生じた場合においても、裏面側ｎ-型ＳｉＣ蒸着層２１を完全に除去することができるからである。砥粒の粒度とは、例えば、ＪＩＳ規格（日本工業規格）Ｒ６００１：１９９８で定められた研削砥石用研磨材の粒度（Ｂｏｎｄｅｄ Ａｂｒａｓｉｖｅ Ｇｒａｉｎ Ｓｉｚｅｓ）の表に記載された範囲内の大きさである。
ｎ+型ＳｉＣ基板１の仕上げ研削後の裏面の表面粗さＲａは３ｎｍと大きい。また、ｎ+型ＳｉＣ基板１の仕上げ研削後の裏面の表面層には、研削面から例えば７０ｎｍ程度の厚さで結晶構造の乱れた変質層（不図示）が生じる。この変質層の内部には炭素が一様に分布された状態となっている。ｎ+型ＳｉＣ基板１の内部に変質層が生じている場合、その後の熱処理により、変質層が生じた部分に層状に炭素が析出しやすい。このため、ｎ+型ＳｉＣ基板１の裏面を仕上げ研削した後に、ｎ+型ＳｉＣ基板１の仕上げ研削後の裏面を例えば化学機械研磨（ＣＭＰ）してｎ+型ＳｉＣ基板１の厚さをさらに１００ｎｍ以上程度薄くすることで、ｎ+型ＳｉＣ基板１の裏面の表面層に生じた変質層を除去する。ｎ+型ＳｉＣ基板１のＣＭＰ後の裏面の表面粗さＲａは、例えば０．１ｎｍ以下であるのがよい。研削および研磨前のｎ+型ＳｉＣ基板１およびｎ-型ＳｉＣエピタキシャル層２の総厚は、研削および研磨後に製品厚さ分の厚さが残るように決定される。
次に、図４に示すように、ｐ型ベース層３を形成するためのｐ型不純物のイオン注入、ｎ+型ソース層４を形成するためのｎ型不純物のイオン注入、およびｐ+型コンタクト層５を形成するためのｐ型不純物のイオン注入を順に行い、ｎ-型ＳｉＣエピタキシャル層２の内部にｐ型ベース層３、ｎ+型ソース層４およびｐ+型コンタクト層５を形成する。ｎ+型ソース層４を形成するためのｎ型不純物のイオン注入、および、ｐ+型コンタクト層５を形成するためのｐ型不純物のイオン注入の順番は入れ替えてもよい。次に、例えば１８００℃の温度で熱処理を行い、ｐ型ベース層３、ｎ+型ソース層４およびｐ+型コンタクト層５を形成するために注入した不純物を活性化させる。
次に、図５に示すように、ｎ-型ＳｉＣエピタキシャル層２の表面全面にゲート絶縁膜６を形成する。次に、ゲート絶縁膜６上に不純物がドープされたポリシリコン膜を堆積した後、ポリシリコン膜をパターニングしてゲート電極７を形成する。次に、ゲート電極７を覆うように層間絶縁膜８を形成した後、層間絶縁膜８およびゲート絶縁膜６を選択的に除去することにより、ｎ+型ソース層４およびｐ+型コンタクト層５を露出するコンタクトホール２２を形成する。次に、図６に示すように、コンタクトホール２２に露出するシリコン部（ｎ+型ソース層４およびｐ+型コンタクト層５）の表面上、および、ｎ+型ＳｉＣ基板１のＣＭＰ後の裏面全面にニッケル膜を形成する。
次に、例えば高速熱処理（ＲＴＡ）により基板おもて面側および裏面側に形成したニッケル膜をシリサイド化して、コンタクトホール２２に露出するシリコン部の表面上およびｎ+型ＳｉＣ基板１の研磨後の裏面全面にそれぞれニッケルシリサイド層１０，１１を形成する。これにより、コンタクトホール２２に露出するシリコン部とニッケルシリサイド層１０とのコンタクト、および、ｎ+型ＳｉＣ基板１とニッケルシリサイド層１１とのコンタクトがオーミックコンタクトとなる。次に、ｎ+型ＳｉＣ基板１のおもて面側のニッケルシリサイド層１０の表面上にアルミニウム膜を堆積してソース電極９を形成する。一方、ｎ+型ＳｉＣ基板１の裏面側のニッケルシリサイド層１１の表面上には、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および銀（Ａｇ）膜を順に堆積して裏面電極１２を形成する。その後、半導体ウェハ（ｎ+型ＳｉＣ基板１上にｎ-型ＳｉＣエピタキシャル層２が積層されてなるエピタキシャルウェハ）を個々のチップ状に切断する（ダイシングする）ことにより、図１に示す縦型ＭＯＳＦＥＴが完成する。
上述したようにｎ+型ＳｉＣ基板１の研削後の裏面の表面層に生じた変質層は、ｎ+型ＳｉＣ基板１の裏面にニッケルシリサイド層１１を形成する前に除去される。このため、図７に示すように、変質層を除去した後に種々熱処理（例えば、ニッケルシリサイド層１１を形成するための熱処理や、ソース電極９や裏面電極１２を形成するための熱処理）を行ったとしても、ニッケルシリサイド層１１を形成する際にニッケルシリサイド層１１の内部に生成された炭素（上記（１）式参照）１１ａは、ニッケルシリサイド層１１の内部に一様に分散され、凝集されない。このように、ニッケルシリサイド層１１の内部に、炭素が凝集してなる脆くかつ密着性が低い析出物が生じないため、ニッケルシリサイド層１１の内部に含まれる炭素を原因として裏面電極１２が剥離することを防止することができる。
以上、説明したように、実施の形態によれば、ｎ+型ＳｉＣ基板の研削面の表面層に生じた変質層を研磨によって除去することにより、その後の熱処理によりニッケルシリサイド層の内部に炭素が凝集してなる析出物が生じることを防止することができる。このため、例えば半導体ウェハを個々のチップ状に切断するダイシング時に、ニッケルシリサイド層の内部に含まれる炭素を原因として裏面電極が剥離することを防止することができる。したがって、裏面電極が剥離することを十分に抑制することができ、歩留まりを向上させることができる。
以上において本発明では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やダイオードなど、ＳｉＣを用いた他の半導体デバイスにも適用可能である。また、上述した実施の形態では、ｎ+型ＳｉＣ基板の研削後の裏面の表面層に生じた変質層をＣＭＰにより除去する場合を例に説明しているが、これに限らず、ドライエッチングやウェットエッチングなどにより変質層を除去してもよい。また、上述した実施の形態では、ｎ+型ＳｉＣ基板の表面にｎ-型ＳｉＣエピタキシャル層を積層したエピタキシャル基板を用いて説明しているが、これに限らず、このエピタキシャル基板と厚さの等しいｎ+型ＳｉＣ基板を用いてもよい。また、上述した実施の形態では、半導体層または半導体基板の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素半導体とのオーミックコンタクトを形成する金属電極を備えたパワー半導体装置に有用である。
１ ｎ+型ＳｉＣ基板
２ ｎ-型ＳｉＣエピタキシャル層
３ ｐ型ベース層
４ ｎ+型ソース層
５ ｐ+型コンタクト層
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ソース電極
１０，１１ ニッケルシリサイド層
１１ａ ニッケルシリサイド層の内部に一様に分散された炭素
１２ 裏面電極
２１ 裏面側ｎ-型ＳｉＣ蒸着層
２２ コンタクトホール

Claims (5)

  1. 炭化珪素からなる半導体基板の裏面を研削して、前記半導体基板の厚さを薄くする研削工程と、
    前記研削工程によって前記半導体基板の裏面の表面層に生じた変質層を研磨またはエッチングにより除去する除去工程と、
    前記除去工程後、前記半導体基板の裏面にニッケル膜を形成する工程と、
    熱処理により前記ニッケル膜をシリサイド化してニッケルシリサイド層を形成する工程と、
    前記ニッケルシリサイド層の表面上に金属電極を形成する工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記研磨は、化学機械研磨であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記エッチングは、ドライエッチングまたはウェットエッチングであることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 前記除去工程では、前記半導体基板の厚さを１００ｎｍ以上薄くすることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記研削工程前に、前記半導体基板のおもて面上にエピタキシャル層を成長させる成長工程をさらに含み、
    前記成長工程では、前記半導体基板の裏面に蒸着層が成長し、
    前記研削工程では、前記蒸着層を除去するとともに、前記半導体基板の裏面の表面層を除去することを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018070263A1 (ja) * 2016-10-13 2018-04-19 三菱電機株式会社 半導体装置の製造方法
JP2021027113A (ja) * 2019-08-02 2021-02-22 株式会社豊田中央研究所 半導体装置
JP2021064672A (ja) * 2019-10-11 2021-04-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024761A (zh) * 2016-05-26 2016-10-12 中山港科半导体科技有限公司 一种功率半导体芯片背面金属结构及其制备方法
JP6737987B2 (ja) * 2016-11-28 2020-08-12 株式会社デンソー 半導体装置の製造方法
JP6728096B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN110364430B (zh) * 2019-07-29 2022-03-01 武汉新芯集成电路制造有限公司 一种晶圆的减薄方法及晶圆结构
CN111276395A (zh) * 2020-02-19 2020-06-12 华芯威半导体科技(北京)有限责任公司 一种碳化硅器件原料的制造方法及使用该原料制备的碳化硅器件
IT202100001922A1 (it) * 2021-01-29 2022-07-29 St Microelectronics Srl Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201155A (ja) * 2006-01-26 2007-08-09 Nissan Motor Co Ltd 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
WO2012049792A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 炭化珪素半導体素子の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3871607B2 (ja) 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
JP4539140B2 (ja) 2004-03-29 2010-09-08 住友電気工業株式会社 炭化珪素基板およびその製造方法
JP2007184571A (ja) 2005-12-08 2007-07-19 Nissan Motor Co Ltd 炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法
JP4846445B2 (ja) 2006-05-19 2011-12-28 新日本製鐵株式会社 炭化珪素単結晶ウェハ表面の仕上げ研磨方法
JP2008053291A (ja) 2006-08-22 2008-03-06 Rohm Co Ltd ＳｉＣ半導体素子およびその製造方法
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
JP5369581B2 (ja) 2008-09-29 2013-12-18 住友電気工業株式会社 半導体デバイス用裏面電極、半導体デバイスおよび半導体デバイス用裏面電極の製造方法
CN102107391B (zh) * 2009-12-24 2014-01-15 北京天科合达蓝光半导体有限公司 一种SiC单晶晶片的加工方法
US8847238B2 (en) * 2012-11-09 2014-09-30 Panasonic Corporation Semiconductor device which can withstand high voltage or high current and method for fabricating the same
JP6048581B2 (ja) * 2013-06-04 2016-12-21 新日鐵住金株式会社 エピタキシャル炭化珪素ウエハ用炭化珪素単結晶基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201155A (ja) * 2006-01-26 2007-08-09 Nissan Motor Co Ltd 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
WO2012049792A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 炭化珪素半導体素子の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018070263A1 (ja) * 2016-10-13 2018-04-19 三菱電機株式会社 半導体装置の製造方法
US10665459B2 (en) 2016-10-13 2020-05-26 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
JP2021027113A (ja) * 2019-08-02 2021-02-22 株式会社豊田中央研究所 半導体装置
JP7101147B2 (ja) 2019-08-02 2022-07-14 株式会社豊田中央研究所 半導体装置
JP2021064672A (ja) * 2019-10-11 2021-04-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7314758B2 (ja) 2019-10-11 2023-07-26 株式会社デンソー 炭化珪素半導体装置およびその製造方法

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