JP2015002240A

JP2015002240A - フリップチップ実装方法

Info

Publication number: JP2015002240A
Application number: JP2013125571A
Authority: JP
Inventors: 正宣伊藤; Masanori Ito
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2013-06-14
Filing date: 2013-06-14
Publication date: 2015-01-05
Anticipated expiration: 2033-06-14
Also published as: JP6179209B2

Abstract

【課題】超音波フリップチップ実装時に半導体素子にチッピングやクラックが発生することを簡単に抑制することが可能なフリップチップ実装方法を提供する。【解決手段】半導体素子１を吸引ノズル２で吸引把持して基板３上に配置し、半導体素子１を基板３側に加重しつつ超音波振動を加えることで、半導体素子１を基板３にフリップチップ実装するフリップチップ実装方法において、実装前の半導体素子１の吸引ノズル２への接触面１ａの表面粗さＲａを、０．１μｍ以上０．５μｍ未満とした。【選択図】図１

Description

本発明は、超音波を用いたフリップチップ実装方法に関するものである。

フリップチップ実装は低コスト化、省スペース化に有効であり、半導体素子（半導体チップ）を実装する際に広く用いられている。

半導体素子をフリップチップ実装する際のフリップチップ実装方法として、従来より、超音波を用いたフリップチップ実装方法（超音波フリップチップ実装）が知られている。

超音波フリップチップ実装では、半導体素子を吸引ノズル（超音波ツール）で吸引把持して基板上に配置し、加重しながら熱や超音波振動を加えて実装を行う。

吸引ノズルと半導体素子間の滑りを抑制し超音波振動の伝達性を向上させるために、吸引ノズルの半導体素子を吸着把持する吸着面は、表面に凹凸のある粗面に形成されるのが一般的である。しかし、吸引ノズルの吸着面が粗面であるが故に、超音波フリップチップ実装時に半導体素子の接触面が傷つき易く、半導体素子にチッピングやクラックが発生し、信頼性や歩留りが低下してしまうという問題があった。

この問題を解決するために、半導体素子を樹脂封止する方法や、半導体素子の接触面に樹脂コーティングしたり、保護用のフィルムを貼るなどして保護膜を形成する方法が提案されている（特許文献１〜３参照）。

特開２０１２−２８３９６号公報特開２００５−２６３１１号公報特開２００２−８３８３９号公報

しかしながら、上述の樹脂で封止する方法や保護膜を形成する方法では、樹脂で封止したり保護膜を形成するための設備を追加する必要があり、設備コストが高くなり、作業に手間がかかってしまうという問題がある。また、保護膜を形成する場合、膜厚制御が難しいという問題もある。

そこで、本発明の目的は、上記課題を解決し、超音波フリップチップ実装時に半導体素子にチッピングやクラックが発生することを簡単に抑制することが可能なフリップチップ実装方法を提供することにある。

本発明は上記目的を達成するために創案されたものであり、半導体素子を吸引ノズルで吸引把持して基板上に配置し、半導体素子を基板側に加重しつつ超音波振動を加えることで、前記半導体素子を前記基板にフリップチップ実装するフリップチップ実装方法において、実装前の前記半導体素子の前記吸引ノズルへの接触面の表面粗さＲａを、０．１μｍ以上０．５μｍ未満としたフリップチップ実装方法である。

前記半導体素子の前記接触面にラップ処理を行うことで、前記接触面の表面粗さＲａを、０．１μｍ以上０．５μｍ未満としてもよい。

前記半導体素子の前記接触面が、ＧａＡｓ基板またはシリコン基板から構成されてもよい。

前記吸引ノズルとして、前記半導体素子を吸着把持する吸着面の表面粗さＲａが０．３５μｍのものを用いてもよい。

本発明によれば、超音波フリップチップ実装時に半導体素子にチッピングやクラックが発生することを簡単に抑制することが可能なフリップチップ実装方法を提供できる。

本発明の一実施の形態に係るフリップチップ実装方法を説明する図である。（ａ）は、表面粗さＲａの異なる半導体素子を使用して超音波フリップチップ実装を実施し、実装前と実装後の半導体素子の接触面の表面粗さＲａを比較したグラフ図であり、（ｂ）は、実装前の接触面の表面粗さＲａを０．１μｍ以上０．５μｍ未満とした場合の実装前と実装後の接触面の状態を説明する図、（ｃ）は、実装前の接触面の表面粗さＲａを０．１μｍ未満とした場合の実装前と実装後の接触面の状態を説明する図である。本発明において、チッピングを説明する写真である。本発明において、クラックを説明する写真である。

以下、本発明の実施の形態を添付図面にしたがって説明する。

図１は、本実施の形態に係るフリップチップ実装方法を説明する図である。

図１に示すように、本実施の形態に係るフリップチップ実装方法では、半導体素子１を吸引ノズル（超音波ツール）２で吸引把持して基板３上に配置し、半導体素子１を基板３側に加重しつつ超音波振動を加えることで、半導体素子１を基板３にフリップチップ実装する。

半導体素子１に設けられた電極４には、金などからなるバンプ５が設けられており、半導体素子１を基板３側に加重しつつ超音波振動を加えることで、バンプ５が摩擦により溶融され、基板３に形成された電極６と半導体素子１の電極４とが接合される。図示していないが、吸引ノズル２には、超音波振動手段が取り付けられており、吸引ノズル２を介して半導体素子１側に超音波振動が伝えられるようになっている。

吸引ノズル２と半導体素子１間の滑りを抑制し超音波振動の伝達性を向上させるために、吸引ノズル２の半導体素子１を吸着把持する吸着面２ａは、表面に凹凸のある粗面に形成される。本実施の形態では、吸引ノズル２として、吸着面２ａの表面粗さ（算術平均粗さ）Ｒａが０．３５μｍの超硬合金からなるものを用いた。

さて、本実施の形態に係るフリップチップ実装方法では、実装前の半導体素子１の吸引ノズル２への接触面１ａの表面粗さ（算術平均粗さ）Ｒａを、０．１μｍ以上０．５μｍ未満としている。

半導体素子１の接触面１ａの表面粗さＲａは、半導体素子１を製造する際の研磨工程にて行われるラップ処理（ラッピング処理）にて制御することができる。ラップ処理では、ラップ盤上に液体研磨剤（遊離砥粒）を供給しつつ擦り合わせながら研磨を行うが、この際に用いる液体研磨剤を適宜選択することで、実装前の半導体素子１の接触面１ａの表面粗さＲａを、０．１μｍ以上０．５μｍ未満とすることができる。

接触面１ａの表面粗さＲａを０．１μｍ以上とするのは、接触面１ａの表面粗さＲａを０．１μｍ未満とすると、超音波フリップチップ実装時に接触面１ａに傷がつきやすくなり、半導体素子１にチッピングやクラックが発生し易くなるためである。

また、接触面１ａの表面粗さＲａを０．５μｍ未満とするのは、接触面１ａの表面粗さＲａを０．５μｍ以上とした場合、ラップ処理（研磨工程）の段階で微小なチッピングやクラックが発生し易くなり、信頼性や歩留りが低下してしまうためである。

なお、エッチングを用いた方法やサンドブラストを用いた方法など、ラップ処理以外の方法により接触面１ａの粗化を行う場合、歩留り等を低下させることなく接触面１ａの表面粗さＲａを０．５μｍ以上とすることも可能である。しかし、この場合、接触面１ａの粗化を行う工程を研磨工程とは別に備える必要が生じる。そのため、設備コストや作業の手間という観点からは、通常一般に研磨工程として行っているラップ処理により接触面１ａの表面粗さＲａを制御することが望ましい。

本実施の形態では、半導体素子１として、その接触面１ａがＧａＡｓ基板またはシリコン基板から構成されるものを用いた。なお、半導体素子１の種類は特に限定されない。

次に、半導体素子１の接触面１ａの表面粗さＲａを、０．１μｍ以上０．５μｍ未満とする理由について、より詳細に説明する。

表面粗さＲａの異なる半導体素子１を使用して超音波フリップチップ実装を実施し、実装前と実装後の半導体素子１の接触面１ａの表面粗さＲａを比較し、チッピングやクラックの有無を確認した。

半導体素子１としては、その接触面１ａがＧａＡｓ基板から構成されるものを用いた。また、吸引ノズル２としては、吸着面２ａの表面粗さＲａが０．３５μｍのものを用いた。

超音波フリップチップ実装時の超音波条件としては、超音波ツール（吸引ノズル２）振幅を５μｍ、超音波ツール振動周波数を６０ｋＨｚ、超音波印加時間を０．３秒、超音波印加時の荷重をバンプ５ひとつあたり３０ｇとした。

接触面１ａの表面粗さＲａは、レーザ顕微鏡により測定（５００倍、基準長さ５０μｍ）した。測定結果を図２（ａ）に示す。

図２（ａ）に示すように、実装前の接触面１ａの表面粗さＲａが０．１μｍ以上であれば、実装後の接触面１ａの表面粗さＲａは０．１〜０．２μｍ程度となった。図２（ｂ）に示すように、実装前の接触面１ａの表面粗さＲａが０．１μｍ以上であれば、超音波フリップチップ実装時に接触面１ａの表面の凹凸が削られて、実装後に０．１〜０．２μｍ程度の表面粗さＲａになると考えられる。

なお、上述のように、半導体素子１の接触面１ａの表面粗さＲａが０．５μｍ以上になるようにラップ処理により研磨を行うと、研磨時に微小なクラック等が発生し易く信頼性や歩留りが低下してしまうので、ここでは実装前の接触面１ａの表面粗さＲａを０．５μｍ未満としている。

実装前の半導体素子１の接触面１ａの表面粗さＲａを０．１μｍ以上０．５μｍ未満とした場合、チッピングやクラックの発生は確認できなかった。

これに対して、接触面１ａの表面粗さＲａを０．１μｍ未満の平滑面とした場合（図２（ａ）にて破線で囲った部分）では、図２（ｃ）に示すように、実装後に接触面１ａの表面粗さＲａが大きくなった。実装後の接触面１ａを確認したところ、明らかに超音波フリップチップ実装時に発生したと思われる微小な傷が確認できた。また、吸引ノズル２と半導体素子１とが局所的に接触することによりチッピングやクラックが発生した。

なお、ここでいうチッピングとは、図３に示すように、半導体素子１の端部が貝殻状に欠けることであり、その欠けの深さが、半導体素子１の側面高さ（図示の場合０．２ｍｍ）の１／４以上となったときに、チッピングが発生したと判断した。また、クラックとは、図４に示すように、吸引ノズル２による傷が起点となり、半導体素子１が断裂すること（ひび割れること）であり、明らかな断裂が確認できる場合にクラックが発生したと判断した。

なお、超音波フリップチップ実装前に既に半導体素子１にクラックが入っている場合には、超音波を印加することでそのクラックが起点となって半導体素子１が破断するため、超音波フリップチップ実装を行うことで不具合品も検出することも可能である。

以上説明したように、本実施の形態に係るフリップチップ実装方法では、実装前の半導体素子１の吸引ノズル２への接触面１ａの表面粗さＲａを、０．１μｍ以上０．５μｍ未満としている。

半導体素子１の接触面１ａの表面粗さＲａは研磨工程のラップ処理で容易に制御できることから、接触面１ａの表面粗さＲａを０．１μｍ以上０．５μｍ未満とすることで、超音波フリップチップ実装時に半導体素子１にチッピングやクラックが発生することを簡単に抑制することが可能になり、高い信頼性と歩留りを実現できる。

また、本実施の形態では、半導体素子１の接触面１ａにラップ処理を行うことで、接触面１ａの表面粗さＲａを０．１μｍ以上０．５μｍ未満としているため、通常一般に研磨工程で行っているラップ処理にて表面粗さＲａを制御することができ、接触面１ａの粗化を行う工程を別途備える必要がない。よって、設備コストや製造コストを抑制し、低コスト化を図ることが可能になる。

本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更を加え得ることは勿論である。

例えば、上記実施の形態では、半導体素子１の接触面１ａが、ＧａＡｓ基板またはシリコン基板から構成される場合について説明したが、これに限定されず、半導体素子１の接触面１ａが超音波フリップチップ実装時にチッピングやクラックが発生し易い材質からなる場合であれば、本発明は適用可能である。

１半導体素子
１ａ接触面
２吸引ノズル
２ａ吸着面
３基板
４電極
５バンプ
６電極

Claims

半導体素子を吸引ノズルで吸引把持して基板上に配置し、半導体素子を基板側に加重しつつ超音波振動を加えることで、前記半導体素子を前記基板にフリップチップ実装するフリップチップ実装方法において、
実装前の前記半導体素子の前記吸引ノズルへの接触面の表面粗さＲａを、０．１μｍ以上０．５μｍ未満とした
ことを特徴とするフリップチップ実装方法。
前記半導体素子の前記接触面にラップ処理を行うことで、前記接触面の表面粗さＲａを、０．１μｍ以上０．５μｍ未満とした
請求項１記載のフリップチップ実装方法。
前記半導体素子の前記接触面が、ＧａＡｓ基板またはシリコン基板から構成される
請求項１または２記載のフリップチップ実装方法。
前記吸引ノズルとして、前記半導体素子を吸着把持する吸着面の表面粗さＲａが０．３５μｍのものを用いる
請求項１〜３いずれかに記載のフリップチップ実装方法。