JP2014183057A - 半導体装置の製造方法および半導体実装基板 - Google Patents

半導体装置の製造方法および半導体実装基板 Download PDF

Info

Publication number
JP2014183057A
JP2014183057A JP2013054525A JP2013054525A JP2014183057A JP 2014183057 A JP2014183057 A JP 2014183057A JP 2013054525 A JP2013054525 A JP 2013054525A JP 2013054525 A JP2013054525 A JP 2013054525A JP 2014183057 A JP2014183057 A JP 2014183057A
Authority
JP
Japan
Prior art keywords
substrate
electrodes
relay
electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013054525A
Other languages
English (en)
Other versions
JP6064705B2 (ja
Inventor
Mamoru Kurashina
守 倉科
Daisuke Mizutani
大輔 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013054525A priority Critical patent/JP6064705B2/ja
Priority to US14/134,289 priority patent/US9048332B2/en
Priority to CN201410025125.XA priority patent/CN104064514B/zh
Publication of JP2014183057A publication Critical patent/JP2014183057A/ja
Priority to US14/682,024 priority patent/US9326372B2/en
Application granted granted Critical
Publication of JP6064705B2 publication Critical patent/JP6064705B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/032—Organic insulating material consisting of one material
    • H05K1/0326—Organic insulating material consisting of one material containing O
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/032—Organic insulating material consisting of one material
    • H05K1/0346—Organic insulating material consisting of one material containing N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】半導体基板の電極と半導体基板を実装する基板電極との未接続を抑制する接続方法を提供する。
【解決手段】複数の配線とそれぞれが前記複数の配線の一つに接続された複数の第１電極とが形成された第１基板の上に、前記複数の第１電極に対応する複数のスルーホールとそれぞれが半田で形成され前記複数のスルーホールの一つを通ってその両側に突出した複数の中継部材とが設けられた第２基板を前記複数の第１電極と前記複数のスルーホールが平面視において重なるように載置する第１工程と、前記第１工程の後に前記複数の中継部材を溶融して前記複数の中継部材を前記複数の第１電極に接続する第２工程と、前記第２工程の後に前記第２基板を挟んで前記第１基板の反対側に前記複数の第１電極に対応する複数の第２電極が形成された半導体基板を配置し、前記複数の中継部材を介して前記複数の第１電極と前記複数の第２電極とを接続する第３工程とを有すること。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体実装基板に関する。
ＩＣ（Integrated Circuit）チップの端子数は増大している。このため、近年のＩＣチップは、裏面にパッドが格子状に配置されたＬＧＡ（LandGrid Array）基板または裏面にパッドが格子状に配置されこのパッド上にボール状の半田（以下、半田ボールと呼ぶ）が接合されるＢＧＡ（Ball Grid Array）基板に実装される。
特開平１０−１２９９０号公報
ＬＧＡ基板またはＢＧＡ基板（以下、ＢＧＡ基板等と呼ぶ）には、半田ボールが接合されたパッド（以下、チップパッドと呼ぶ）が格子状に配置されたＩＣチップが実装される。
ＢＧＡ基板等には、チップパッドに対応するパッド（以下、基板パッドと呼ぶ）が格子状に配置されている。ＩＣチップはそのチップパッドが基板パッドに重なるようにＢＧＡ基板等の上に載置され、その後リフロープロセスによりＢＧＡ基板等に接続される。
ＢＧＡ基板等は、平板状の絶縁性基板と、その表面に形成された基板パッドと、裏面に形成された外部パッドと、絶縁性基板内を通り基板パッドと外部パッドとを接続する配線とを有する基板である。
絶縁性基板を形成する材料（例えば、エポキシ樹脂）の熱膨張係数と配線を形成する材料(例えば、銅)の熱膨張係数とは、大きく異なる。この熱膨張係数の違いにより、ＢＧＡ基板等は反り更にその表面に凹凸が現れる。
このためＢＧＡ基板等の上にＩＣチップを載置すると、半田ボールの一部だけが基板パッドに接触し、残りの半田ボールと基板パッドとの間には隙間が生じる。
ＢＧＡ基板等が大型化すると、基板の反りや凹凸も大きくなる。その結果、半田ボールと基板パッドの隙間も広くなる。すると、半田ボールと基板パッドの隙間がリフロープロセス後も残り、一部のチップパッドと基板パッドが未接続になる。
上記の問題を解決するために、本製造方法の一観点によれば、複数の配線とそれぞれが前記複数の配線の一つに接続された複数の第１電極とが形成された第１基板の上に、前記複数の第１電極に対応する複数のスルーホールとそれぞれが半田で形成され前記複数のスルーホールの一つを通ってその両側に突出した複数の中継部材とが設けられた第２基板を前記複数の第１電極と前記複数のスルーホールが平面視において重なるように載置する第１工程と、前記第１工程の後に前記複数の中継部材を溶融して前記複数の中継部材を前記複数の第１電極に接続する第２工程と、前記第２工程の後に前記第２基板を挟んで前記第１基板の反対側に前記複数の第１電極に対応する複数の第２電極が形成された半導体基板を配置し前記複数の中継部材を介して前記複数の第１電極と前記複数の第２電極とを接続する第３工程とを有する半導体装置の製造方法が提供される。
開示の方法によれば、半導体基板に形成された第２電極と半導体基板が実装される第１基板に形成された第１電極との未接続が抑制される。
図１は、実施の形態の半導体装置の製造方法のフローチャートである。 図２は、実施の形態の半導体装置の製造方法の工程断面図である。 図３は、実施の形態の半導体装置の製造方法の工程断面図である。 図４は、実施の形態の半導体装置の製造方法の工程断面図である。 図５は、パッケージ基板の一例を示す断面図である。 図６は、一括積層基板の一例を示す断面図である。 図７は、中継基板の製造方法の一例を示す工程断面図である。 図８は、研削による中継部材の平坦化方法を説明する図である。 図９は、半導体基板の断面図の一例である。 図１０は、パッケージ基板に半導体基板が直接実装された半導体装置の製造方法を説明する断面図である。 図１１は、基板電極上に形成した半田バンプを切削または研削した場合の問題を説明する断面図である。 図１２は、基板電極上の半田バンプに金型を押し当てる方法の問題を説明する断面図である。 図１３は、リフロープロセスによる横ずれの問題を説明する図である。 図１４は、中継基板の載置〜中継部材の平坦化により形成される半導体実装基板の断面図である。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
（１）製造方法
図１は、実施の形態の半導体装置の製造方法のフローチャートである。図２〜４は、実施の形態の半導体装置の製造方法の工程断面図である。
（i）中継基板の載置（ステップＳ２）
まず図２（ａ）に示すように、パッケージ基板２（第１基板）の上に、中継基板４（第２基板）を載置する。この時、パッケージ基板２の表面に形成された複数の基板電極（第１電極）６と中継基板４に形成された複数のスルーホール８とが平面視において重なるように、中継基板４を載置する。中継基板４には、半田で形成され複数のスルーホール８の一つを通ってスルーホール８の両側に突出した複数の中継部材１０が設けられている。
後述するようにパッケージ基板２は熱応力により、反りさらにその表面に凹凸が現れることもある。この反りや凹凸のため、図２（ａ）に示すように、一部の中継部材１２だけが基板電極６に接触し、残りの中継部材１４は基板電極６から離隔する。
―パッケージ基板―
図２（ａ）に示すように、パッケージ基板２には、複数の配線１６とそれぞれが複数の配線１６の一つに接続された複数の基板電極６とが形成されている。複数の基板電極６は、パッケージ基板２の表面に例えば格子状に形成されている。
配線１６の基板電極６とは反対側の端は、パッケージ基板２の外部電極１８に接続されている。外部電極１８は、パッケージ基板２の裏面に例えば格子状に形成されている。外部電極１８の間隔（ピッチ）は、好ましくは基板電極６の間隔（ピッチ）より広い。
図５は、パッケージ基板の一例を示す断面図である。図５に示すパッケージ基板は、ビルドアップ基板２０である。
ビルドアップ基板２０は、コア層２２と、コア層２２の少なくても一方の面側に積層された複数の絶縁層２４とを有している。
ビルドアップ基板２０はさらに、コア層２２の一方の面側において一番外側の絶縁層３２に形成された基板電極６を有している。ビルドアップ基板２０はさらに、コア層２２の他方の面側において一番外側の絶縁層３４に形成された外部電極１８を有している。
ビルドアップ基板２０はさらに、それぞれが複数の絶縁層２４の一つに形成された複数の第１配線パターン２６ａ（ビアパターンも含む）を有している。
コア層２２は、スルービア２８と、スルービア２８の一端に接続された第２配線パターン２６ｂと、スルービア２８の他端に接続された第３配線パターン２６ｃとが形成された平板状の絶縁体（例えば、ポリイミド）２３である。
第１配線パターン２６ａ〜第３配線パターン２６ｃとスルービア２８は、導電性の部材である。第１配線パターン２６ａ〜第３配線パターン２６ｃとスルービア２８は接続されて、配線１６(図２（ａ）参照)を形成している。
パッケージ基板２は、ビルドアップ基板以外の基板であってもよい。例えば、パッケージ基板２は一括積層基板であってもよい。
図６は、一括積層基板８０の一例を示す断面図である。一括積層基板８０は、導電性の配線パターン８２が形成された複数の絶縁板８４（平板状の絶縁体）をプリブレグ８６（合成樹脂）を介して積層し、プレス加工により接着した基板である。配線パターン８２は、複数の絶縁板８４およびプリブレグ８６を貫通するスルービア８８により接続される。
以上のように、パッケージ基板２（例えば、ビルドアップ基板２０）は複数の部分を有している。これらの部分は、それぞれが別々の熱膨張係数を有する材料で形成されている。例えば、ビルドアップ基板２０の配線パターン２６ａ〜２６ｃは銅で形成され、絶縁層２４はエポキシ樹脂で形成される。
さらにパッケージ基板２の少なくても一部（例えば、絶縁層２４）は、その原料（例えば、液状のエポキシ樹脂）を加熱することで形成される。
このため、形成時の温度と室温との差によりパッケージ基板２には熱応力が発生する。この熱応力によりパッケージ基板２は反り、さらにその表面に凹凸が現れることがある。さらにプレス加工により製造されるパッケージ基板２（例えば、一括積層基板）は、プレス圧力の斑によって反ることがある。パッケージ基板２の反りや凹凸により生じる基板電極６の高低差は、パッケージ基板２が大きいほど大きくなる。
パッケージ基板２の一辺は、例えば一辺が２〜２０ｃｍ（好ましくは、４７．５ｍｍ程度）である。パッケージ基板２の表面には、例えば一辺が１〜１０ｃｍ（好ましくは、２０ｍｍ程度）の半導体実装エリアが設けられている。パッケージ基板２及び半導体実装エリアの平面形状は、例えば正方形である。基板電極６は、この半導体実装エリアに形成されている。尚、特に断らない限り、パッケージ基板、中継基板、および半導体基板は正方形である。
パッケージ基板２の外部電極１８の間隔（ピッチ）は、例えば０．５〜２.０ｍｍ（例えば、１ｍｍ程度）である。パッケージ基板２の基板電極６の間隔（ピッチ）は、例えば０．１〜１．０ｍｍ（好ましくは、４００μｍ程度）である。
パッケージ基板２の一辺が４７．５ｍｍ程度の場合、パッケージ基板２の反りや凹凸による高低差は２００μｍ程度である。
―中継基板―
図２（ａ）に示すように、中継基板４には、複数の基板電極６に対応する複数のスルーホール８と半田で形成された複数の中継部材１０とが設けられている。複数の中継部材１０はそれぞれ、複数のスルーホール８の一つを通ってその両側に突出している。
半田とは、ろう接（brazing and soldering）に用いられる融点が４５０℃未満の「ろう」のことである。ろう接とは、接合する部材（例えば、金属）よりも融点が低いろう（例えば、合金）を用いて、当該部材を溶融させずに接合する方法の総称である。
中継基板４は、図２（ａ）に示すように、パッケージ基板２より平坦な基板である。すなわち、中継基板４の平坦度（Coplanarity）は、パッケージ基板２の平坦度より高い。
中継基板４は例えば、単一の絶縁性材料（例えば、ポリイミド）で形成され、複数のスルーホール８と複数の中継部材１０とが形成された平板状の基材である。
中継基板４の基材（以下、基材部分と呼ぶ）は単一の材料で形成されているので、孤立した状態では熱応力を発生しない。中継基板４には、中継部材１０が貫通している。中継部材１０は、基材部分とは異なる材料で形成されている。
したがって中継基板４には、そ基材部分の熱膨張係数と中継部材１０の熱膨張係数との違いによる熱応力が発生する。しかし、この熱応力の方向は基材部分の表面に略垂直である。したがって、単一の絶縁性材料で形成された中継基板４は、パッケージ基板２より平坦である。
中継基板４を形成する絶縁性材料は例えば、ポリイミド、アラミド、ポリエーテルエーテルケトン、フッ素樹脂、グラファイト、液晶ポリマー、ポリアミドイミド、ポリアリレート、ポリエーテルイミド、ポリスルホン、ポリエーテルスルホン、ポリフェニレンスルフィド等の絶縁性樹脂である。
但し、中継基板４は、エポキシ樹脂とガラス繊維とを有するガラス繊維強化エポキシ樹脂等の複合材料で形成されてもよい。中継基板４は、Ｓｉ等の半導体で形成されてもよい。その場合、スルーホール８の側壁は、好ましくは絶縁膜で覆われる。
中継部材１０は例えば、Ｓｎ-Ａｇ半田、Ｓｎ-Ｃｕ半田，Ｓｎ-Ｚｎ半田，Ｓｎ-Ａg−Ｃｕ半田などで形成されている。
図７は、中継基板４の製造方法の一例を示す工程断面図である。
まず、図７（ａ）に示すように、例えば厚さが１０〜５０μｍ（好ましくは、２５μｍ程度）のポリイミド・フィルム（平板状基材）４０を用意する。ポリイミド・フィルム４０は例えば、一辺が２〜２０ｃｍ（好ましくは、４７．５ｍｍ程度）の正方形のフィルムである。ポリイミド・フィルム４０の熱膨張係数は例えば、１６ｐｐｍ／℃程度である。
図７（ｂ）に示すように、このポリイミド・フィルム４０に、例えばケミカルエッチングにより複数のスルーホール８を格子状に形成する。スルーホール８の間隔は、例えば４００μｍである。
図７（ｃ）に示すように、このスルーホール８に、フラックスとＳＡＣ半田（Ｓｎ―Ａｇ―Ｃｕ半田）とを１：４の重量比で混合した半田ペースト４２を印刷により充填する。その後、半田ペースト４２を例えば１００〜１５０℃に加熱して固化させる。
図７（ｄ）に示すように、固化させた半田ペースト４２の両端に例えばハンダボールマウンターより、超音波圧着により半田ボール４４を固定する。半田ボール４４は、好ましくはスルーホール８に充填される半田と同じ材料（すなわち、ＳＡＣ半田）で形成されている。これにより、中継部材１０が形成される。
（ii）中継部材の溶融(ステップ４)
次に図２（ｂ）に示すように、複数の中継部材１０を溶融して、複数の中継部材１０を複数の基板電極６に接続する。この時、中継部材１０は、スルーホール８の両側に突出する部分だけでなくスルーホール８を通る部分も溶融する。
すると、溶融前には基板電極６から離隔していた中継部材１４が重力により下降して、基板電極６に接続（半田接合）される。溶融前に基板電極６に接触していた中継部材１２も、基板電極６に接続（半田接合）される。
具体的には例えば、パッケージ基板２上に載置された状態の中継基板４を、リフロー炉で加熱する。リフロー温度（加熱温度）の最高値は、例えば２４０℃である。これにより、中継部材１０が溶融されて基板電極６に接続される。尚、基板電極６に半田ペースト（予備半田）が塗布されたパッケージ基板２に中継基板４を載置し、リフロー炉でパッケージ基板２と中継基板４とを加熱してもよい。
（iii）中継部材の平坦化（ステップＳ６）
次に図３（ａ）及び（ｂ）に示すように、各中継部材１０のうち中継基板４を挟んでパッケージ基板２の反対側の先端４６と該反対側で複数の中継部材１０それぞれに交差する平面４８とに挟まれた先端部５０を除去する。
図３（ａ）は、先端部５０が除去される前の状態を示している。図３（ｂ）は、先端部５０が除去された後の状態を示している。
先端部５０の除去により、各中継部材１０には同一平面４８上に存在する上面５１が形成される。
具体的には例えば、図３（ｂ）に示すように、複数の中継部材１０を例えばバイト５２により切削して先端部５０を除去する。
図８は、研削による中継部材１０の平坦化方法を説明する図である。図８に示すように、例えば回転軸５４の周りを回転する砥石５６により複数の中継部材１０を研削して、先端部５０を除去してもよい。
ステップＳ２〜ステップ６により、半導体実装基板が形成される。
（iv）半導体基板の実装（ステップＳ８）
次に図４（ａ）に示すように、中継基板４を挟んでパッケージ基板２の反対側に半導体基板６０を配置する。半導体基板６０には、複数の基板電極６に対応する複数のチップ電極（第２電極）５８が形成されている。この状態で、図４（ａ）に示すように、複数の中継部材１０を介して複数の基板電極６と複数のチップ電極５８を接続する。
図９は、半導体基板６０の断面図の一例である。半導体基板６０の表面には、集積回路６４が形成されている。
集積回路６４は、半導体基板６０の表面に形成された半導体デバイス（ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ等、図示せず）と、この半導体デバイスに接続された多層配線層６６とを有している。
半導体基板６０にはさらに、チップ電極５８が形成されている。チップ電極５８は、例えば多層配線層６４の一番外側に形成される。
尚、図４（ａ）及び（ｂ）では、集積回路６４は省略されている。図１０についても、同様である。
具体的には例えば、まず厚み３００μｍ程度の枠状のスティフナ（図示せず）を用意する。スティフナの外側の一辺の長さは、中継基板４の一辺の長さ（例えば、４７．５ｍｍ）と略同じである。スティフナの内側の一辺の長さ（例えば、３５ｍｍ）は、半導体基板６０の一辺の長さ（例えば、２０ｍｍ）より長い。
用意したスティフナ（図示せず）を中継基板４に、ボンディングシートによって接着する。その後、図４（ａ）に示すように、チップ電極５８が形成された半導体基板６０を半導体実装基板７６上に載置する。好ましくは、チップ電極５８には半田ボール６２が接合されている。
半導体実装基板７６および半導体基板６０をリフロー炉で加熱して、中継部材１０と半田ボール６２とを溶融する。加熱温度の最高値は、例えば２４０℃である。半田ボール６２は、例えば中継部材１０を形成する半田と同じ材料（例えば、ＳＡＣ半田）で形成されている。
これにより、図４（ｂ）に示すように、複数の中継部材１０を介して複数の基板電極６と複数のチップ電極５８が接続される。すなわち、半導体実装基板７６に半導体基板６０が実装（搭載）される。
図４（ｂ）に示す例では、半田ボール６２を介して、チップ電極５８と中継部材１０が接続される。しかし、チップ電極５８と中継部材１０は直接接続されてもよい。
以上の工程により、半導体装置６８が製造される。
半導体装置６８は、マザーボード等の回路基板（例えば、プリント基板）に実装される。具体的には、回路基板に設けられた電極に外部電極１８が半田接合される。
以上の例では、図４（ａ）に示すように、半導体実装基板７６の上に半導体基板６０を載置している。しかし、半導体基板６０の上に半導体実装基板７６を載置した状態で、基板電極６とチップ電極５８とを接続してもよい。
（２）実装不良の抑制
図１０は、パッケージ基板２に半導体基板６０が直接実装された半導体装置の製造方法を説明する断面図である。
パッケージ基板２は例えば、ビルドアップ基板または一括積層基板である。したがって、パッケージ２は反っており更にその表面には凹凸が現れている。このため、基板電極６の上面は、同一平面上にない。
半導体基板６０には、基板電極６に対応するチップ電極５８が形成されている。チップ電極５８には、半田ボール６２が接続されている。
半導体基板６０は、例えば以下のようにパッケージ基板２に実装される。
まず図１０に示すように、チップ電極５８が基板電極６に重なるように、パッケージ基板２の上に半導体基板６０を載置する。この状態で、リフロープロセスにより半田バンプ６２を溶融して、チップ電極５８と基板電極６とを接続する。すると、パッケージ基板２に半導体基板６０が直接実装された半導体装置が形成される。
上述したように、基板電極６の上面は同一平面上には存在しない。このため半導体基板６０をパッケージ基板２の上に載置すると、一部の半田ボールだけが基板電極６に接触し、残りの半田ボールと基板電極６との間に隙間が生じる。
隙間が狭ければ、リフロープロセスにより溶融した半田ボール６２が重力により変形して、基板電極６に接触する。その結果、チップ電極５８と基板電極６は半田接続される。
パッケージ基板２が大型化すると、パッケージ基板２の反りや凹凸が大きくなる。すると、半田ボール６２と基板電極６の隙間が広くなり、半田ボール６２は溶融しても基板電極６に接触しなくなる。その結果、チップ電極５８の一部が基板電極６に接続されなくなる。
例えば、一辺が５ｃｍのパッケージ基板（例えば、ビルドアップ基板）には、２００μｍ程度の高低差が存在する。チップ電極５８の間隔（ピッチ）が４００μｍ程度の場合、半田ボール６２の直径は２００μｍ程度である。この場合、一部の半田ボールと基板電極６の間には、半田ボールの直径と同程度の大きな隙間が生じる。その結果、基板電極６に接続されないチップ電極７０が生じる。
ところで、半田ボール６２の直径は高々、チップ電極５８の間隔（ピッチ）の半分程度である。例えば、チップ電極５８の間隔が４００μｍの場合、半田ボール６２の直径は高々２００μｍ程度である。
したがって、チップ電極５８の間隔が狭くなるほど、半田ボール６２の直径は小さくなる。すると、半田バンプの溶融による変形量が小さくなる。したがって、チップ電極５８の間隔が狭くなるだけでも、チップ電極５８は基板電極６に接続され難くなる。
基板電極６に半田ペーストを塗布してからパッケージ基板２に半導体基板６０を載置すると、半田ペーストの厚さのバラつきにより、半田ボール６２と基板電極６との間隔のバラつきが大きくなる。その結果、基板電極６に接続されないチップ電極５８が発生しやすくなる。このように、基板電極６に半田ペーストを塗布することでも、基板電極６とチップ電極５８は接続され難くなる。
一方、実施の形態の製造方法によれば、中継部材１０の上面５１（図３（ｂ）参照）は同一平面４８上に存在する。このため図４（ａ）に示すように、半導体基板６０の半導体ボール６２は略全て、中継部材１０の上面５１に接触する。したがって、チップ電極５８の基板電極６への未接続は起き難い。
実施の形態の半導体装置６８（図４（ｂ）参照）の断面は、超音波顕微鏡（Scan Acoustic Tomograph）により観察できる。半導体装置６８の断面を観察すると、略全てのチップ電極５８が半田ボール６２と中継部材１０を介して基板電極６に接続されている。すなわち、実施の形態によれば、チップ電極５８の基板電極６への未接続が抑制される。
さらに、実施の形態により得られるチップ電極５８と基板電極６の接続は、熱サイクルを繰り返し受けても切り難い。例えば−２５℃から＋１２５℃への昇温を１，０００回繰り返す熱サイクル試験を受けても、中継部材１０の基板電極６からの剥離は観察されない。同様に、中継部材１０の半田ボール６２からの剥離や、半田ボール６２のチップ電極５８からの剥離も観察されない。
ところで、実施の形態では、図３（ｂ）に示すように、中継基板４を貫通する中継部材１０の先端を切削または研削することで、複数の中継部材１０の上面を同一平面４８上に形成する。図１０に示す半導体装置でも、チップ電極５８と基板電極６の未接続を抑制するため、基板電極６上に半田バンプを設けこの半田バンプの先端部を切削または研削することが考えられる。
図１１は、基板電極６上に形成した半田バンプ７２を切削または研削する方法の問題を説明する断面図である。
図１１（ａ）には、基板電極６上の半田バンプ７２を切削する前の状態が示されている。図１１（ｂ）には、半田バンプ７２を切削した後の状態が示されている。
図１１（ａ）に示すように、パッケージ基板２は反っており更にその表面に凹凸が現れることがある。このため半田バンプ７２の先端部を切削すると、一部の基板電極６（例えば、図１１（ｂ）の中央部の基板電極）が切削されてしまうことがある。さらにはパッケージ基板２が、切削されてしまうことがある。したがって、基板電極６上の半田バンプを切削または研削する方法を採用することは困難である。
基板電極６上の半田バンプを切削または研削する代わりに、基板電極６上の半田バンプ７２に金型の押し当てて、半田バンプ７２の高低差を小さくすることも考えられる。
図１２は、基板電極６上の半田バンプ７２に金型を押し当てる方法の問題を説明する断面図である。
図１２（ａ）には、基板電極６上の半田バンプ７２に金型を押し当てる前の状態が示されている。図１１（ｂ）には、金型７４を半田バンプ７２に押し当てた状態が示されている。図１１（ｃ）には、金型７４を取り去った後の状態が示されている。
図１２（ａ）に示すように、パッケージ基板２は反っており更にその表面には凹凸が現れることがある。図１２（ｂ）に示すように、金型７４を半田バンプ７２に押し当てると、半田バンプ７２には同一平面上に存在する上面が形成される。この時パッケージ基板２は、半田バンプ７２を介して加えられる圧力により、一時的に平坦になる。
図１２（ｃ）に示すように、金型７４を取り去ると、パッケージ基板２に反りや凹凸が戻って来る。すると、半田バンプ７２の上面は、同一平面上に存在しなくなる。
したがって、基板電極６上の半田バンプ７２に金型を押し当てる方法を採用することも困難である。
図２及び３に示す例では、パッケージ基板２は中継基板４側に反っている。しかし実施の形態の製造方法は、パッケージ基板２が中継基板４とは反対側に反っている場合にも有効である。
ところで、溶融後の中継部材１０の先端４６（図３（ａ）参照）の高低差Δ１は、中継部材１４と基板電極６の間隔Ｇ（図２（ａ）参照）の最大値より小さい。
溶融後の中継部材１０の先端４６の高低差Δ１は、溶融した中継部材１０の下降量（正確には、先端部の下降量）の最大値Ｘｍａｘと最小値Ｘｍｉｎの差に等しい（Δ１＝Ｘｍａｘ―最小値Ｘｍｉｎ）。基板電極６に接触していない中継部材１４（図２（ａ）参照）の下降量Ｘは、中継部材１４と基板電極６の間隔Ｇ程度である。したがって中継部材１０の下降量の最大値Ｘｍａｘは、中継部材１４と基板電極６の間隔Ｇの最大値Ｇｍａｘ程度である。
中継部材１０の下降量の最小値Ｘｍｉｎは、基板電極６に接触している中継部材１２（図２（ａ）参照）の下降量Ｘ１である。基板電極６に接触している中継部材１２の下降量Ｘ１は小さいが、ゼロではない（すなわち、Ｘ１＞０）。
したがって、溶融後における中継部材１０の先端４６の高低差Δ１（＝Ｘｍａｘ−Ｘｍｉｘ＝Ｇｍａｘ−Ｘ１＜Ｇｍａｘ）は、中継部材１４と基板電極６の間隔Ｇの最大値Ｇｍａｘより小さい。
基板電極６と中継部材１４との間隔の最大値Ｇｍａｘは、基板電極６の高低差Δ２に等しい（すなわち、Δ２＝Ｇｍａｘ）。したがって、溶融後における中継部材１０の先端４６の高低差Δ１（＜Ｇｍａｘ）は、基板電極６の高低差Δ２（＝Ｇｍａｘ）より小さい。
このため中継部材１０を平坦化（ステップＳ６）しなくても、チップ電極５８の基板電極６への未接続はある程度抑制される。すなわち、中継部材１０の平坦化（ステップＳ６）は省略してもよい。
上述したようパッケージ基板２が大きいほど、パッケージ基板２の反りは大きくなる。したがってパッケージ基板２が大きいほど、実施の形態の製造方法は有効である。ただし、パッケージ基板２が大きくなるほど、パッケージ基板２の製造は困難になる。
したがって、パッケージ基板２のサイズは一定の範囲内であることが好ましい。例えば、パッケージ基板２の対角線の長さは、２．８ｃｍ以上２８ｃｍ以下が好ましい。さらに好ましくは、パッケージ基板２の対角線の長さは、５．７ｃｍ以上２１．２ｃｍ以下である。パッケージ基板２は、長方形であってもよい。
また基板電極６の間隔(ピッチ)が狭くなるほど、半田ボール６２は小さくなる。このため、中継基板４を有さない半導体装置（図１０参照）でも、基板電極６の間隔(ピッチ)が狭くなるほど、半田ボール６２の溶融による変形量が小さくなる。その結果、チップ電極５８は基板電極６に接続され難くなる。
したがって、基板電極６の間隔(ピッチ)が狭くなるほど、実施の形態の製造方法は有効である。ただし、基板電極６の間隔(ピッチ)が狭くなるほど、半田ボール６２のチップ電極５８への接合が困難になる。
したがって、基板電極６の間隔(ピッチ)は一定の範囲内にあることが好ましい。例えば、基板電極６の間隔(ピッチ)は１００μｍ以上４００μｍ以下が好ましい。さらに好ましくは、基板電極６の間隔(ピッチ)は２００μｍ以上３００μｍ以下である。
（３）横ずれによる実装不良の抑制
図１３は、リフロープロセスによる横ずれの問題を説明する図である。図１３には、パッケージ基板２に載置された中継基板４（図２（ａ）参照）を透して見た基板電極６と中継部材１０の一例が示されている。
今、パッケージ基板２の中央部において基板電極６の中心と中継部材１０の中心とが重なるように、パッケージ基板２上に中継基板４を載置した場合を考える。上述したように、パッケージ基板２は反っており更にその表面には凹凸が現れていることもある。このためパッケージ基板２の中央から離れた位置では、図１３に示すように中継部材１０は、基板電極６から横方向（パッケージ基板２の表面に沿った方向）にずれる。
パッケージ基板２の熱膨張係数と中継基板４の熱膨張係数とが異なっていると、リフロープロセス中に、基板電極６と中継部材１０の横方向のずれ量Ｄ（図１３参照）が大きくなることがある。このため、中継部材１０が基板電極６に接続されなくなることがある。
リフロープロセス中の横方向のずれを抑制するためには、中継基板４の平板状基材４０（図７参照）が単一の絶縁性材料で形成されると共に、パッケージ基板２はコア層２２が該単一の絶縁性材料で形成されたビルドアップ基板２０であることが好ましい。中継基板４の平板状基材４０およびビルドアップ基板２０のコア層２２は、例えばポリイミドで形成される。
図５に示すように、ビルドアップ基板２０の大部分はコア層２２で占められる。したがって上記構成によれば、ビルドアップ基板２０の熱膨張係数は、中継基板４の熱膨張係数（例えば、１６ｐｐｍ／℃）に略等しくなる。すると、リフロープロセス中、横方向のずれ量Ｄは殆ど増加しない。したがって、リフロープロセス中の横方向のずれによる実装不良（中継部材１０と基板電極６の未接続）が抑制される。
リフロープロセスによる実装不良を抑制するためには、パッケージ基板２は各絶縁板８４（図６参照）が中継部材１０を形成する絶縁性材料（例えば、ポリイミド）で形成された一括積層基板８０であってもよい。このような一括積層基板８０でも、基板の半分以上が中継部材１０と同じ材料で形成された絶縁板８４なので、リフロープロセスによる実装不良が抑制される。
ところで、リフロープロセス中の熱膨張により中継部材１０は、チップ電極５８（図４（ａ）参照）からもずれる。中継部材１０の上面５１（図３（ｂ）参照）は同一平面４８上に存在するので、リフロープロセス前は、全てのチップ電極５８が中継部材１０に正確に重なっている。したがって、リフロープロセスにより中継部材１０がチップ電極５８から横ずれても、実装不良は起こり難い。
（４）半導体実装基板
図１４は、中継基板の載置（ステップＳ２）〜中継部材の平坦化（ステップＳ６）により形成される半導体実装基板７６の断面図である。
半導体実装基板７６は、図１４に示すように、パッケージ基板２と、中継基板４とを有している。パッケージ基板２には、複数の配線１６と、それぞれが複数の配線１６の一つに接続された複数の基板電極６とが形成されている。
中継基板４には、複数の基板電極６に対応する複数のスルーホール８と、それぞれが複数のスルーホール８の一つを通ってその両側に突出し一端が複数の基板電極６の一つに接続された複数の中継部材１０が設けられている。各中継部材１０は、半田で形成されている。
各中継部材１０は、図１４に示すように、中継基板４を挟んでパッケージ基板２の反対側の同一平面９０上に上面を有している。
したがって、半導体実装基板７６に半導体基板６０を載置すると図４に示すように、チップ電極５８に接続された半田ボール６２は略全て中継部材１０に接触する。この状態で中継部材１０と半田ボール６２を溶融すると、略全てのチップ電極５８が基板電極６に接続される。すなわち、半導体実装基板７６によれば、半導体基板６０に設けられたチップ電極５８と基板電極６との未接続が抑制される。
尚、各中継部材１０が同一平面９０上に上面５１を有するとは、各中継部材１０の上面５１がある平面９０に接するか十分に狭い角度（例えば１０°以下、または６°以下、または２°以下）で交差することである。
パッケージ基板２および中継基板４の具体例は、「（１）製造方法」〜「（３）横ずれによる実装不良の抑制」に示されている。
以上の例では、中継基板４は、パッケージ基板２と同じサイズを有している。しかし、中継基板４をパッケージ基板２より小さくして、パッケージ基板２にヒートスプレッダを実装してもよい。
また以上の例では、中継基板４および半導体基板６０は、パッケージ基板２に実装される。しかし、パッケージ基板２の代わりに、中継基板４および半導体基板６０は、別の電子部品（ＩＣ、コンデンサ等）が実装される配線基板（例えば、マザーボード等）に実装されてもよい。
以上の実施の形態に関し、更に以下の付記を開示する。
（付記１）
複数の配線とそれぞれが前記複数の配線の一つに接続された複数の第１電極とが形成された第１基板の上に、前記複数の第１電極に対応する複数のスルーホールとそれぞれが半田で形成され前記複数のスルーホールの一つを通ってその両側に突出した複数の中継部材とが設けられた第２基板を、前記複数の第１電極と前記複数のスルーホールが平面視において重なるように載置する第１工程と、
前記第１工程の後に、前記複数の中継部材を溶融して、前記複数の中継部材を前記複数の第１電極に接続する第２工程と、
前記第２工程の後に、前記第２基板を挟んで前記第１基板の反対側に前記複数の第１電極に対応する複数の第２電極が形成された半導体基板を配置し、前記複数の中継部材を介して前記複数の第１電極と前記複数の第２電極とを接続する第３工程とを有する
半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法において、さらに、
前記第２工程と前記第３工程の間に、前記各中継部材のうち前記第２基板を挟んで前記第１基板の反対側の先端と前記反対側で前記複数の中継部材に交差する平面とに挟まれた先端部を除去する第４工程を有することを
特徴とする半導体装置の製造方法。
（付記３）
付記２に記載の半導体装置の製造方法において、
前記第４工程では、前記複数の中継部材を切削または研削して、前記先端部を除去することを
特徴とする半導体装置の製造方法。
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２基板は、単一の絶縁性材料で形成され前記複数のスルーホールと前記複数の中継部材とが設けられた平板状基材であることを
特徴とする半導体装置の製造方法。
（付記５）
付記４に記載の半導体装置の製造方法において、
前記第１基板は、コア層が前記絶縁性材料で形成されたビルドアップ基板または、配線パターンが設けられ積層された複数の絶縁板を有し前記各絶縁板が前記絶縁性材料で形成された一括積層基板であることを
特徴とする半導体装置の製造方法。
（付記６）
付記４又は５に記載の半導体装置の製造方法において、
前記絶縁性材料は、ポリイミドであることを
特徴とする半導体装置の製造方法。
（付記７）
複数の配線とそれぞれが前記複数の配線の一つに接続された複数の第１電極とが形成された第１基板と、
前記複数の第１電極に対応する複数のスルーホールと、それぞれが半田で形成され前記複数のスルーホールの一つを通ってその両側に突出し一端が前記複数の第１電極の一つに接続された複数の中継部材とが設けられた第２基板とを有し、
前記各中継部材は、前記第２基板を挟んで前記第１基板の反対側の同一平面上に上面を有する
半導体実装基板。
（付記８）
付記７に記載の半導体実装基板において、
前記第２基板は、単一の絶縁性材料で形成され前記複数のスルーホールと前記複数の中継部材とが設けられた平板状基材であることを
特徴とする半導体実装基板。
（付記９）
付記８に記載の半導体実装基板において、
前記第１基板は、コア層が前記絶縁性材料で形成されたビルドアップ基板または、配線パターンが設けられ積層された複数の絶縁板を有し前記各絶縁板が前記絶縁性材料で形成された一括積層基板であることを
特徴とする半導体実装基板。
（付記１０）
付記８又は９の半導体実装基板において、
前記絶縁性材料は、ポリイミドであることを
特徴とする半導体装置の半導体実装基板。
２・・・パッケージ基板（第１基板）
４・・・中継基板（第２基板）
６・・・基板電極（第１電極）
８・・・スルーホール
１０，１２，１４・・・中継部材
１６・・・配線
２０・・・ビルドアップ基板
２２・・・コア層
２６・・・配線パターン
４６・・・先端
４８・・・平面
５０・・・先端部
５１・・・上面
５８・・・チップ電極（第２電極）
６０・・・半導体基板
７６・・・半導体実装基板
８０・・・一括積層基板
８４・・・絶縁板

Claims (7)

  1. 複数の配線とそれぞれが前記複数の配線の一つに接続された複数の第１電極とが形成された第１基板の上に、前記複数の第１電極に対応する複数のスルーホールとそれぞれが半田で形成され前記複数のスルーホールの一つを通ってその両側に突出した複数の中継部材とが設けられた第２基板を、前記複数の第１電極と前記複数のスルーホールが平面視において重なるように載置する第１工程と、
    前記第１工程の後に、前記複数の中継部材を溶融して、前記複数の中継部材を前記複数の第１電極に接続する第２工程と、
    前記第２工程の後に、前記第２基板を挟んで前記第１基板の反対側に前記複数の第１電極に対応する複数の第２電極が形成された半導体基板を配置し、前記複数の中継部材を介して前記複数の第１電極と前記複数の第２電極とを接続する第３工程とを有する
    半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、さらに、
    前記第２工程と前記第３工程の間に、前記各中継部材のうち前記第２基板を挟んで前記第１基板の反対側の先端と前記反対側で前記複数の中継部材に交差する平面とに挟まれた先端部を除去する第４工程を有することを
    特徴とする半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法において、
    前記第２基板は、単一の絶縁性材料で形成され前記複数のスルーホールと前記複数の中継部材とが設けられた平板状基材であることを
    特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記第１基板は、コア層が前記絶縁性材料で形成されたビルドアップ基板または、配線パターンが設けられ積層された複数の絶縁板を有し前記各絶縁板が前記絶縁性材料で形成された一括積層基板であることを
    特徴とする半導体装置の製造方法。
  5. 複数の配線とそれぞれが前記複数の配線の一つに接続された複数の第１電極とが形成された第１基板と、
    前記複数の第１電極に対応する複数のスルーホールと、それぞれが半田で形成され前記複数のスルーホールの一つを通ってその両側に突出し一端が前記複数の第１電極の一つに接続された複数の中継部材とが設けられた第２基板とを有し、
    前記各中継部材は、前記第２基板を挟んで前記第１基板の反対側の同一平面上に上面を有する
    半導体実装基板。
  6. 請求項５に記載の半導体実装基板において、
    前記第２基板は、単一の絶縁性材料で形成され前記複数のスルーホールと前記複数の中継部材とが設けられた平板状基材であることを
    特徴とする半導体実装基板。
  7. 請求項６に記載の半導体実装基板において、
    前記第１基板は、コア層が前記絶縁性材料で形成されたビルドアップ基板または、配線パターンが設けられ積層された複数の絶縁板を有し前記各絶縁板が前記絶縁性材料で形成された一括積層基板であることを
    特徴とする半導体実装基板。
JP2013054525A 2013-03-18 2013-03-18 半導体装置の製造方法および半導体実装基板 Expired - Fee Related JP6064705B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013054525A JP6064705B2 (ja) 2013-03-18 2013-03-18 半導体装置の製造方法および半導体実装基板
US14/134,289 US9048332B2 (en) 2013-03-18 2013-12-19 Semiconductor device manufacturing method and semiconductor mounting substrate
CN201410025125.XA CN104064514B (zh) 2013-03-18 2014-01-20 半导体器件制造方法
US14/682,024 US9326372B2 (en) 2013-03-18 2015-04-08 Semiconductor device manufacturing method and semiconductor mounting substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013054525A JP6064705B2 (ja) 2013-03-18 2013-03-18 半導体装置の製造方法および半導体実装基板

Publications (2)

Publication Number Publication Date
JP2014183057A true JP2014183057A (ja) 2014-09-29
JP6064705B2 JP6064705B2 (ja) 2017-01-25

Family

ID=51523957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013054525A Expired - Fee Related JP6064705B2 (ja) 2013-03-18 2013-03-18 半導体装置の製造方法および半導体実装基板

Country Status (3)

Country Link
US (2) US9048332B2 (ja)
JP (1) JP6064705B2 (ja)
CN (1) CN104064514B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102172314B1 (ko) * 2013-11-12 2020-10-30 삼성전자주식회사 반도체 장치
IT201700073501A1 (it) * 2017-06-30 2018-12-30 St Microelectronics Srl Prodotto a semiconduttore e corrispondente procedimento
US10938663B2 (en) 2018-05-07 2021-03-02 Servicenow, Inc. Discovery and management of devices
US10658331B2 (en) * 2018-08-28 2020-05-19 Ferric Inc. Processor module with integrated packaged power converter
US10367415B1 (en) * 2018-08-28 2019-07-30 Ferric Inc. Processor module with integrated packaged power converter
US10819586B2 (en) 2018-10-17 2020-10-27 Servicenow, Inc. Functional discovery and mapping of serverless resources
US11126597B2 (en) 2019-01-17 2021-09-21 Servicenow, Inc. Efficient database table rotation and upgrade
US11929673B2 (en) 2021-10-29 2024-03-12 Ferric Inc. Two-stage voltage converters for microprocessors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012989A (ja) * 1996-04-26 1998-01-16 Ngk Spark Plug Co Ltd 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体および中継基板と取付基板の接続体の製造方法
JP2000285993A (ja) * 1999-03-31 2000-10-13 Yamaichi Electronics Co Ltd 異方導電性エラストマー
JP2001007502A (ja) * 1999-06-23 2001-01-12 Sony Corp 電子部品パッケージの接続構造及び接続方法
US20020127893A1 (en) * 2001-03-06 2002-09-12 Brodsky William L. Particle distribution interposer and method of manufacture thereof
JP2009231467A (ja) * 2008-03-21 2009-10-08 Fujitsu Ltd 基板ユニット，電子装置，及び基板ユニット製造方法
JP2012190871A (ja) * 2011-03-09 2012-10-04 Teramikros Inc 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116273B2 (ja) * 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
US6900393B1 (en) * 1999-09-20 2005-05-31 Teka Interconnections Systems, Inc. Solder-bearing wafer for use in soldering operations
JP4044769B2 (ja) * 2002-02-22 2008-02-06 富士通株式会社 半導体装置用基板及びその製造方法及び半導体パッケージ
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
JP2012186374A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置、及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012989A (ja) * 1996-04-26 1998-01-16 Ngk Spark Plug Co Ltd 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体および中継基板と取付基板の接続体の製造方法
JP2000285993A (ja) * 1999-03-31 2000-10-13 Yamaichi Electronics Co Ltd 異方導電性エラストマー
JP2001007502A (ja) * 1999-06-23 2001-01-12 Sony Corp 電子部品パッケージの接続構造及び接続方法
US20020127893A1 (en) * 2001-03-06 2002-09-12 Brodsky William L. Particle distribution interposer and method of manufacture thereof
JP2009231467A (ja) * 2008-03-21 2009-10-08 Fujitsu Ltd 基板ユニット，電子装置，及び基板ユニット製造方法
JP2012190871A (ja) * 2011-03-09 2012-10-04 Teramikros Inc 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN104064514B (zh) 2017-07-11
JP6064705B2 (ja) 2017-01-25
US9326372B2 (en) 2016-04-26
US20150216040A1 (en) 2015-07-30
CN104064514A (zh) 2014-09-24
US9048332B2 (en) 2015-06-02
US20140264935A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
JP6064705B2 (ja) 半導体装置の製造方法および半導体実装基板
TWI496259B (zh) 封裝裝置及其製造方法
JP2018113414A (ja) 半導体装置とその製造方法
JP2017092094A (ja) 電子装置、電子装置の製造方法及び電子機器
JP5290215B2 (ja) 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法
JP6444269B2 (ja) 電子部品装置及びその製造方法
US20120319289A1 (en) Semiconductor package
US20120135565A1 (en) Method of manufacturing semiconductor device including filling gap between substrates with mold resin
US20150122530A1 (en) Printed wiring board
JP2013030748A (ja) 電子部品
JP2017028156A (ja) 実装構造体及びその製造方法
JP6601055B2 (ja) プリント配線板、電子機器及び実装方法
JP5113793B2 (ja) 半導体装置およびその製造方法
JP6464762B2 (ja) 半導体パッケージ基板、および半導体パッケージと、半導体パッケージ基板の製造方法、および半導体パッケージの製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
TWI503941B (zh) 晶片封裝基板及其製作方法
JP4065264B2 (ja) 中継基板付き基板及びその製造方法
TWI613729B (zh) 基板結構及其製法
JP5577734B2 (ja) 電子装置および電子装置の製造方法
JP2011119505A (ja) 半導体装置の実装方法
TWI420996B (zh) 印刷電路板及其製造方法
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2005244163A (ja) 中継基板付き基板及びその製造方法
CN117096126A (zh) 封装基板及其制法
JP2006086399A (ja) 半導体パッケージの製造方法、中継基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161205

R150 Certificate of patent or registration of utility model

Ref document number: 6064705

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees