KR102172314B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 외층, 상기 제1 외층의 반대편에 형성된 제2 외층, 및 상기 제1 외층과 상기 제2 외층 사이에 적층되어 형성된 복수의 내층을 포함하는 회로 기판; 및 상기 회로 기판을 수용하고, 그 일부분이 상기 제1 외층에 접촉하는 케이스를 포함하고, 상기 복수의 내층은 하나 이상의 접지층을 포함하고, 상기 제1 외층은 하나 이상의 비아홀(Via Hole)을 통해 상기 접지층에 접속되고, 상기 케이스는 상기 제1 외층을 통해 상기 접지층에 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치가 소형화되고 반도체 소자의 집적도가 높아짐에 따라 반도체 장치로부터 발생되는 열을 효과적으로 냉각시키는 것과, 반도체 장치의 열 변형을 최소화하는 것이 요구된다. 특히, SSD(Solid State Drive) 장치에 있어 NAND 플래시 메모리의 고집적화로 인한 열 발생은 SSD의 신뢰성을 저하시킬 수 있다. 방열을 위해 SSD와 같은 반도체 장치는 TIM(Thermal Interface Material)과 같은 열 전달 물질을 포함할 수 있으나, TIM을 반도체 장치에 삽입하는 공정은 복잡하고 TIM에 관한 비용이 클 수 있다.
일본 특허공보 제1995-282218호는 반도체 집적 회로 장치를 개시하고 있다.
본 발명이 해결하려는 과제는 회로 기판과 케이스만을 이용하여 방열 효과를 향상시키기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 회로 기판의 강성을 높이기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 제1 외층, 제1 외층의 반대편에 형성된 제2 외층, 및 제1 외층과 제2 외층 사이에 적층되어 형성된 복수의 내층을 포함하는 회로 기판; 및 회로 기판을 수용하고, 그 일부분이 제1 외층에 접촉하는 케이스를 포함하고, 복수의 내층은 하나 이상의 접지층을 포함하고, 제1 외층은 하나 이상의 비아홀(Via Hole)을 통해 접지층에 접속되고, 케이스는 상기 제1 외층을 통해 접지층에 접속된다.
상기 제1 외층은 상기 케이스의 일부분이 삽입되는 하나 이상의 개구를 포함할 수 있다.
상기 제1 외층의 표면은 전자 소자가 형성되는 제1 영역과, 상기 전자 소자가 미형성되는 제2 영역을 포함하고, 상기 하나 이상의 개구는 상기 제2 영역에 형성될 수 있다.
상기 회로 기판은 상기 제1 외층과 상기 제2 외층 사이에 형성되고, 상기 적층된 복수의 내층을 관통하는 스티프너(stiffener)를 포함할 수 있다.
상기 제1 외층 및 상기 제2 외층의 표면은 전자 소자가 형성되는 제1 영역과, 상기 전자 소자가 미형성되는 제2 영역을 포함하고, 상기 스티프너는 상기 제2 영역의 상기 제1 외층과 상기 제2 외층 사이에 형성될 수 있다.
상기 스티프너는 상기 접지층에 접속될 수 있다.
상기 복수의 내층은 하나 이상의 신호층을 더 포함하고, 상기 스티프너는 상기 하나 이상의 신호층으로부터 절연될 수 있다.
상기 스티프너는 구리(Cu) 또는 알루미늄(Al)을 포함할 수 있다.
상기 케이스는 구리(Cu)를 포함하거나, 구리(Cu)와 알루미늄(Al)으로 이루어진 접합 금속(Clad Metal)을 포함할 수 있다.
상기 회로 기판에서 발생한 열이 상기 접지층을 통해 상기 케이스로 전달될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 제1 외층, 제1 외층의 반대편에 형성된 제2 외층, 및 제1 외층과 제2 외층 사이에 적층되어 형성된 복수의 내층을 포함하는 회로 기판; 복수의 내층을 관통하는 스티프너(stiffener); 및 회로 기판을 수용하는 케이스를 포함하고, 케이스의 일부분은 제1 외층과 접촉하여 제1 접촉부를 형성하고, 케이스의 다른 일부분은 제2 외층과 접촉하여 제1 접촉부와 마주보는 제2 접촉부를 형성하고, 케이스는 제1 외층 및 제2 외층을 통해 복수의 내층에 포함된 제1 접지층 및 제2 접지층에 각각 접속되고, 스티프너는 제1 접촉부와 제2 접촉부 사이에 형성된다.
상기 제1 접촉부 및 상기 제2 접촉부의 수평 단면의 일부는 상기 스티프너의 수평 단면과 오버랩될 수 있다.
상기 제1 외층 및 상기 제2 외층의 표면은 전자 소자가 형성되는 제1 영역과, 상기 전자 소자가 미형성되는 제2 영역을 포함하고, 상기 제1 접촉부, 상기 제2 접촉부는 상기 제2 영역에 형성될 수 있다.
상기 제1 외층은 상기 케이스의 일부분이 삽입되는 제1 개구를 포함하고, 상기 제2 외층은 상기 케이스의 다른 일부분이 삽입되는 제2 개구를 포함할 수 있다.
상기 제1 외층 및 상기 제2 외층은 비아홀(Via Hole)을 통해 상기 제1 접지층 및 상기 제2 접지층에 각각 접속되고, 상기 제1 개구에 삽입된 케이스의 일부분은 상기 제1 외층을 통해 상기 제1 접지층에 접속되고, 상기 제2 개구에 삽입된 케이스의 일부분은 상기 제2 외층을 통해 상기 제2 접지층에 접속될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명에 따른 반도체 장치를 SSD에 적용한 것을 나타낸 도면이다.
도 2a는 본 발명에 따른 반도체 장치를 메모리 모듈에 적용한 것을 나타낸 도면이다.
도 2b는 본 발명에 따른 반도체 장치를 케이스가 없는 유형의 SSD 에 적용한 것을 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치에 사용되는 회로 기판의 상면 중 일부를 나타낸 도면이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 8a은 본 발명의 제3 실시예에 따른 반도체 장치에 사용되는 회로 기판의 상면 중 일부를 나타낸 도면이다.
도 8b 및 도 8c는 본 발명의 다양한 실시예에 따른 스티프너의 적용례를 나타낸 도면이다.
도 9 및 도 10은 본 발명의 다양한 실시예에 따른 반도체 장치의 방열 경로를 나타낸 도면이다.
도 11 및 도 12는 본 발명의 다양한 실시예에 따른 반도체 장치에 포함된 스티프너의 효과를 나타낸 도면이다.
도 13은 본 발명의 다양한 실시예에 따른 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 제1 소자가 제2 소자에 "직접 연결" 또는 "직접 접속"된다는 것은, 제1 소자와 제2 소자 사이에 다른 소자가 개재되지 않음을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명에 따른 반도체 장치를 SSD(1)에 적용한 것을 나타낸 도면이다.
도 1을 참조하면, 반도체 장치는 회로 기판(30) 및 회로 기판(30)을 수용하는 케이스(10, 12)를 포함한다. 구체적으로, 반도체 장치는 회로 기판(30) 상에 SSD 콘트롤러(33), 버퍼 메모리 소자(35) 및 비휘발성 메모리 소자(37)와 같은 하나 이상의 전자 소자를 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 회로 기판(30)은 인쇄 회로 기판(Printed Circuit Board, PCB)일 수 있다.
SSD 콘트롤러(33)는 호스트로부터 수신되는 리드(read) 명령에 따라 비휘발성 메모리 소자(37)에 저장되어 있는 데이터를 읽어들여 호스트로 전송할 수 있다. 또한, SSD 콘트롤러(33)는 호스트로부터 수신되는 라이트(write) 명령에 따라 호스트로부터 전송되는 데이터를 비휘발성 메모리 소자(37)에 저장할 수 있다. 본 발명의 몇몇의 실시예에서 SSD 콘트롤러(33)는 호스트와 PCIe(PCI Express) 인터페이스 방식으로 접속되어 명령 및 데이터를 교환할 수 있다.
버퍼 메모리 소자(35)는 SSD 콘트롤러(33) 및 비휘발성 메모리 소자(37) 사이의 데이터 전송 효율을 높이기 위한 것이다. 버퍼 메모리 소자(35)는 예를 들어 DRAM(Dynamic Random Access Memory)일 수 있다.
비휘발성 메모리 소자(37)에는 데이터가 저장되며, 비휘발성 메모리 소자(37)는 예를 들어 플래시 메모리, 상변화 메모리(Phase Change Random Access Memory; PRAM) 또는 저항성 메모리(Resistive Random Access Memory; RRAM)일 수 있으나, 이에 한정되는 것은 아니다.
케이스(10, 12)는 회로 기판(30)을 둘러싸도록 형성된다. 케이스(10, 12)는, 도 1에 나타난 바와 같이, 상판과 하판의 두 개의 부품으로 이루어질 수 있으나 이에 한정되는 것은 아니다. 케이스(10, 12)는 그 내부 표면에 돌출부(121a, 121b, 121c)를 포함할 수 있으며, 돌출부(121a, 121b, 121c)는 회로 기판(30)에 형성된 접촉부(31a, 31b, 31c)에 접촉하여 케이스(10, 12)와 회로 기판(30)을 접촉시킨다. 본 발명의 몇몇의 실시예에서, 케이스(10, 12)는 솔더링(soldering)이 가능하도록 열 전도도가 우수한 금속을 포함할 수 있다. 예를 들면, 본 발명의 몇몇의 실시예에서 케이스(10, 12)는 구리(Cu)를 포함하거나, 구리(Cu)와 알루미늄(Al)으로 이루어진 접합 금속(Clad Metal)을 포함할 수 있다. 본 발명의 몇몇의 실시예에서 돌출부(121a, 121b, 121c)는 케이스(10, 12)와 동일한 재질로 이루어지거나, 케이스(10, 12)와 다른 재질이지만 솔더링이 가능하고 열 전도도가 우수한 재질로 이루어질 수 있다.
도 2a는 본 발명에 따른 반도체 장치를 메모리 모듈(2)에 적용한 것을 나타낸 도면이다.
도 2a를 참조하면, 반도체 장치는 회로 기판(32) 및 회로 기판(32)을 수용하는 케이스(20, 22)를 포함한다. 구체적으로, 반도체 장치는 회로 기판(32) 상에 메모리 모듈 콘트롤러(43) 및 메모리 소자(45)와 같은 하나 이상의 전자 소자를 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 회로 기판(32)은 인쇄 회로 기판일 수 있다.
메모리 모듈 콘트롤러(43)는 호스트로부터 수신되는 리드 명령에 따라 메모리 소자(45)에 저장되어 있는 데이터를 읽어들여 호스트로 전송할 수 있다. 또한, 메모리 모듈 콘트롤러(43)는 호스트로부터 수신되는 라이트 명령에 따라 호스트로부터 전송되는 데이터를 메모리 소자(45)에 저장할 수 있다. 본 발명의 몇몇의 실시예에서, 메모리 모듈(2)은 메모리 모듈 콘트롤러(43)와 메모리 소자(45) 사이의 데이터 전송 효율을 높이기 위한 버퍼 메모리 소자를 더 포함할 수도 있다.
케이스(20, 22)는 회로 기판(32)을 둘러싸도록 형성된다. 케이스(20, 22)는, 도 2에 나타난 바와 같이, 상판과 하판의 두 개의 부품으로 이루어질 수 있으나 이에 한정되는 것은 아니다. 케이스(20, 22)는 그 내부 표면에 돌출부(221a, 221b)를 포함할 수 있으며, 돌출부(221a, 221b)는 회로 기판(32)에 형성된 접촉부(41a, 41b)에 접촉하여 케이스(20, 22)와 회로 기판(32)을 접촉시킨다. 케이스(20, 22)는 솔더링이 가능하도록 열 전도도가 우수한 금속을 포함할 수 있다. 예를 들면, 본 발명의 몇몇의 실시예에서 케이스(20, 22)는 구리(Cu)를 포함하거나, 구리(Cu)와 알루미늄(Al)으로 이루어진 접합 금속(Clad Metal)을 포함할 수 있다. 돌출부(221a, 221b) 역시 케이스(10, 12)와 동일한 재질로 이루어질 수 있다.
도 2b는 본 발명에 따른 반도체 장치를 케이스가 없는 유형의 SSD 에 적용한 것을 나타낸 도면이다.
도 2b를 참조하면, 도 2a와 함께 상술한 바와 같이, 케이스가 없는 유형의 SSD(2')는 회로 기판(32) 상에 메모리 모듈 콘트롤러(43) 및 메모리 소자(45)와 같은 하나 이상의 전자 소자를 포함할 수 있다. 도 2a에 도시된 메모리 모듈(2)과 다른 점은, 회로 기판(32)을 둘러싸는 케이스가 없다는 것과, 회로 기판(32) 상에 케이스와의 접촉부(41a, 41b)가 형성되는 대신에 회로 기판(32) 내부에 스티프너(stiffener)부(42a, 42b)가 형성된다는 점이다. 회로 기판(32) 내부에 스티프너를 삽입함에 따라, 회로 기판의 강성을 향상시켜 회로 기판의 변형, 예컨대, 열 변형을 방지할 수 있다. 이에 대한 자세한 설명은 도 6 내지 도 8을 참조하여 후술한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(3)에 사용되는 회로 기판은 제1 외층(301), 제2 외층(303) 및 제1 외층(301)과 제2 외층(303) 사이에 적층되어 형성된 복수의 내층을 포함할 수 있다. 구체적으로, 본 발명의 몇몇의 실시예에서, 복수의 내층은 도전층(330)과 절연층(340)이 번갈아 적층되어 형성될 수 있다. 예를 들어, 도전층(330)은 다른 층의 전위의 기준이 되는 접지층(311, 315, 321, 325)과, 회로 기판에 형성된 전자 소자들 간의 신호 전송을 위한 신호층(313, 317, 319, 313)을 포함할 수 있다. 또한, 도전층(330) 사이를 절연시키기 위한 절연층(340)이 각각의 도전층(330) 사이에 형성될 수 있으나, 본 발명의 다양한 실시예에 따른 회로 기판의 복수의 내층의 세부 구조는 상술한 내용으로 한정되는 것은 아니다. 한편, 제2 외층(303)의 표면에는 절연층으로서 PSR(Photo-imageable Solder Resist) 층(305)이 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 외층(301), 제2 외층(303) 및 도전층(330)은 열 전도도가 우수한 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(3)의 제1 외층(301)은 회로 기판을 둘러싸는 케이스(10)와 접촉하는 접촉부(360)를 포함할 수 있다. 도 1을 참조하여 상술한 바와 같이, 케이스(10)의 내부 표면에는 돌출부가 형성되고, 돌출부는 제1 외층(301)과 접촉하여 접촉부(360)를 형성할 수 있다. 구체적으로, 제1 외층(301)은 케이스(10)의 일부분, 즉, 케이스(10)의 내부 표면에 형성된 돌출부가 삽입될 수 있는 하나 이상의 개구를 포함할 수 있고, 케이스(10)의 돌출부는 개구에 삽입된 후 솔더링되거나 전기전도성 에폭시(Conductive Epoxy)를 사용하여 접촉을 형성하게 된다. 만일, 제1 외층(301)의 표면에 PSR 층이 형성되어 있는 경우에는, 먼저 PSR 층의 적어도 일부를 제거한 후, 상기 개구를 형성할 수 있다. 한편, 제1 외층(301)의 표면은 전자 소자가 형성되는 제1 영역과, 전자 소자가 형성되지 않는 제2 영역을 포함하고, 하나 이상의 개구는 제2 영역에 형성될 수 있다. 다시 말해서, 제1 외층(301)과 케이스(10)가 형성하는 접촉부(360)는 회로 기판에서 전자 소자가 형성되지 않는 영역에 형성될 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치(3)의 제1 외층(301)은 접지층(311)에 접속된다. 예를 들어, 제1 외층(301)은 하나 이상의 비아홀(Via Hole)(351, 352)을 통해 접지층(311)에 접속될 수 있다. 케이스(10)와 접촉부(360)를 형성하는 제1 외층(301)이 접지층(311)에 접속됨에 따라 케이스(10)는 제1 외층(301)을 통해 반도체 장치(3)의 회로 기판의 접지층(311)에 접속된다. 이에 따라, 본 발명의 제1 실시예에 따른 반도체 장치(3)의 회로 기판에 형성된 전자 소자들로부터 발생된 열은 접지층(311), 제1 외층(301) 및 케이스(10)를 따라 전달되고, 결국 케이스(10)의 외부로 방출될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(4)에 사용되는 회로 기판은 제1 외층(401), 제2 외층(403) 및 제1 외층(401)과 제2 외층(403) 사이에 적층되어 형성된 복수의 내층을 포함할 수 있다. 구체적으로, 본 발명의 몇몇의 실시예에서, 복수의 내층은 도전층(430)과 절연층(440)이 번갈아 적층되어 형성될 수 있다. 예를 들어, 도전층(430)은 다른 층의 전위의 기준이 되는 접지층(411, 415, 421, 425)과, 회로 기판에 형성된 전자 소자들 간의 신호 전송을 위한 신호층(413, 417, 419, 413)을 포함할 수 있다. 또한, 도전층(430) 사이를 절연시키기 위한 절연층(440)이 각각의 도전층(430) 사이에 형성될 수 있으나, 본 발명의 다양한 실시예에 따른 회로 기판의 복수의 내층의 세부 구조는 상술한 내용으로 한정되는 것은 아니다.
본 발명의 제2 실시예에 따른 반도체 장치(4)에서 제1 외층(401)은 회로 기판을 둘러싸는 케이스(10)와 접촉하는 제1 접촉부(460)를 포함하고, 제2 외층(403)은 회로 기판을 둘러싸는 케이스(12)와 접촉하는 제2 접촉부(462)를 포함할 수 있다. 도 1을 참조하여 상술한 바와 같이 케이스(10, 12)의 내부 표면에는 돌출부가 형성되고, 돌출부는 제1 외층(401) 및 제2 외층(403)과 접촉하여 제1 접촉부(460) 및 제2 접촉부(462)를 형성할 수 있다. 만일, 제1 외층(401) 및 제2 외층(403)의 표면에 PSR 층이 형성되어 있는 경우에는, 먼저 PSR 층의 적어도 일부를 제거한 후, 제1 접촉부(460) 및 제2 접촉부(462)를 형성할 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(4)에서 제1 외층(401)은 접지층(411)에 접속되고, 제2 외층(403)은 접지층(425)에 접속된다. 예를 들어, 제1 외층(401)은 하나 이상의 비아홀(451, 452)을 통해 접지층(411)에 접속될 수 있고, 제2 외층(403)은 하나 이상의 비아홀(455, 457)을 통해 접지층(425)에 접속될 수 있다. 케이스(10)와 제1 접촉부(460)를 형성하는 제1 외층(401)이 접지층(411)에 접속됨에 따라 케이스(10)는 제1 외층(401)을 통해 반도체 장치(4)의 회로 기판의 접지층(411)에 접속되고, 케이스(12)와 제2 접촉부(462)를 형성하는 제2 외층(403)이 접지층(425)에 접속됨에 따라, 케이스(12)는 제2 외층(403)을 통해 반도체 장치(4)의 회로 기판의 접지층(425)에 접속된다. 이에 따라, 본 발명의 제2 실시예에 따른 반도체 장치(4)의 회로 기판에 형성된 전자 소자들로부터 발생된 열은 접지층(411, 425), 제1 외층(401) 또는 제2 외층(403), 및 케이스(10, 12)를 따라 전달되고, 결국 케이스(10, 12)의 외부로 방출될 수 있다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치에 사용되는 회로 기판의 상면 중 일부를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(3)에 사용되는 회로 기판에서 케이스(10)는 제1 외층(301)에 접촉되고, 제1 외층(301)은 하나 이상의 비아홀(351a, 351b, 351c, 351d, 353a, 353b, 353c, 353d)을 통해 접지층(311)에 접속된다. 이에 따라, 케이스(10)가 제1 외층(301)을 통해 반도체 장치(3)의 회로 기판의 접지층(311)에 접속되어, 반도체 장치(3)의 회로 기판에 형성된 전자 소자들로부터 발생된 열이 접지층(311), 제1 외층(301) 및 케이스(10)를 따라 전달된다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(5)에 사용되는 회로 기판은 제1 외층(501), 제2 외층(503) 및 제1 외층(501)과 제2 외층(503) 사이에 적층되어 형성된 복수의 내층과 스티프너(stiffener)(50)를 포함할 수 있다. 구체적으로, 본 발명의 몇몇의 실시예에서, 복수의 내층은 도전층(530)과 절연층(540)이 번갈아 적층되어 형성될 수 있다. 예를 들어, 도전층(530)은 다른 층의 전위의 기준이 되는 접지층(511, 515, 521, 525)과, 회로 기판에 형성된 전자 소자들 간의 신호 전송을 위한 신호층(513, 517, 519, 523)을 포함할 수 있다. 또한, 도전층(530) 사이를 절연시키기 위한 절연층(540)이 각각의 도전층(530) 사이에 형성될 수 있으나, 본 발명의 다양한 실시예에 따른 회로 기판의 복수의 내층의 세부 구조는 상술한 내용으로 한정되는 것은 아니다. 한편, 제2 외층(303)의 표면에는 절연층으로서 PSR 층(505)이 형성될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(5)에서 제1 외층(501)은, 도 3을 참조하여 상술한 바와 같이, 케이스(10)와 접촉하는 접촉부(560)를 포함할 수 있다. 이에 따라, 케이스(10)가 제1 외층(501)을 통해 반도체 장치(5)의 회로 기판의 접지층(511)에 접속되어, 반도체 장치(5)의 회로 기판에 형성된 전자 소자들로부터 발생된 열이 접지층(511), 제1 외층(501) 및 케이스(10)를 따라 전달된다.
본 발명의 제3 실시예에 따른 반도체 장치(5)에서 스티프너(50)는 반도체 장치(5)의 회로 기판 내부에 형성된다. 구체적으로, 스티프너(50)는 제1 외층(501)과 제2 외층(503) 사이에 형성되며, 적층된 복수의 내층을 관통하도록 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 스티프너(50)의 수평 단면은 접촉부(560)와 오버랩될 수 있다. 한편, 제1 외층(501) 및 제2 외층(503)의 표면은 전자 소자가 형성되는 제1 영역과, 전자 소자가 형성되지 않는 제2 영역을 포함하고, 스티프너(50)는 제2 영역의 제1 외층(501)과 제2 외층(503) 사이에 형성될 수 있다. 다시 말해서, 스티프너(50)는 회로 기판에서 전자 소자가 형성되지 않는 영역의 내부에 형성될 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 스티프너(50)는 강성과 열 전도도가 우수한 물질, 예를 들어, 구리(Cu) 또는 알루미늄(Al)을 포함할 수 있다.
스티프너(50)는 회로 기판의 복수의 내층 중 접지층(511, 515, 521, 525)에 접속될 수 있다. 이에 따라 스티프너(50)는 접지층(511, 515, 521, 525)과 함께 회로 기판의 접지부를 형성할 수 있다. 반면, 스티프너(50)는 회로 기판의 복수의 내층 중 신호층(513, 517, 519, 523)과는 절연될 수 있다. 구체적으로, 스티프너(50)와 신호층(513, 517, 519, 523) 사이에 절연영역(561, 563, 567, 567, 569, 571, 573, 575)을 형성함으로써, 스티프너(50)를 신호층(513, 517, 519, 523)으로부터 절연시킬 수 있다. 회로 기판 내부에 스티프너(50)를 삽입함에 따라 회로 기판의 강성을 향상시켜 회로 기판의 변형, 예컨대, 열 변형을 방지할 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치에 사용되는 회로 기판의 수직 단면을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(6)에 사용되는 회로 기판은 제1 외층(601), 제2 외층(603) 및 제1 외층(601)과 제2 외층(603) 사이에 적층되어 형성된 복수의 내층과 스티프너(60)를 포함할 수 있다. 구체적으로, 본 발명의 몇몇의 실시예에서, 복수의 내층은 도전층(630)과 절연층(640)이 번갈아 적층되어 형성될 수 있다. 예를 들어, 도전층(630)은 다른 층의 전위의 기준이 되는 접지층(611, 615, 621, 625)과, 회로 기판에 형성된 전자 소자들 간의 신호 전송을 위한 신호층(613, 617, 619, 623)을 포함할 수 있다. 또한, 도전층(630) 사이를 절연시키기 위한 절연층(640)이 각각의 도전층(630) 사이에 형성될 수 있으나, 본 발명의 다양한 실시예에 따른 회로 기판의 복수의 내층의 세부 구조는 상술한 내용으로 한정되는 것은 아니다.
본 발명의 제4 실시예에 따른 반도체 장치(6)에서 제1 외층(601)은, 도 4를 참조하여 상술한 바와 같이, 케이스(10)와 접촉하는 제1 접촉부(660) 및 케이스(12)와 접촉하는 제2 접촉부(12)를 포함할 수 있다. 이에 따라, 케이스(10, 12)가 제1 외층(601) 및 제2 외층(602)을 통해 반도체 장치(6)의 회로 기판의 접지층(611, 625)에 접속되어, 반도체 장치(6)의 회로 기판에 형성된 전자 소자들로부터 발생된 열이 접지층(611, 625), 제1 외층(501) 또는 제2 외층(603), 및 케이스(10, 12)를 따라 전달된다.
본 발명의 제4 실시예에 따른 반도체 장치(6)에서 스티프너(60)는 반도체 장치(6)의 회로 기판 내부에 형성된다. 구체적으로, 스티프너(60)는 제1 외층(601)과 제2 외층(603) 사이에 형성되며, 적층된 복수의 내층을 관통하도록 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 스티프너(60)의 수평 단면은 제1 접촉부(660) 및 제2 접촉부(662)와 오버랩될 수 있다.
스티프너(60)는 회로 기판의 복수의 내층 중 접지층(611, 615, 621, 625)에 접속될 수 있다. 이에 따라 스티프너(60)는 접지층(611, 615, 621, 625)과 함께 회로 기판의 접지부를 형성할 수 있다. 반면, 스티프너(60)는 회로 기판의 복수의 내층 중 신호층(613, 617, 619, 623)과는 절연될 수 있다. 구체적으로, 스티프너(60)와 신호층(613, 617, 619, 623) 사이에 절연영역(661, 663, 667, 667, 669, 671, 673, 675)을 형성함으로써, 스티프너(60)를 신호층(613, 617, 619, 623)으로부터 절연시킬 수 있다. 회로 기판 내부에 스티프너(60)를 삽입함에 따라 회로 기판의 강성을 향상시켜 회로 기판의 변형, 예컨대, 열 변형을 방지할 수 있다. 뿐만 아니라, 스티프너(60)는 접지층(611, 625)에 접속되고, 접지층(611, 625)는 각각 케이스(10)와 접촉하는 제1 외층(601)과 케이스(12)와 접촉하는 제2 외층(603)에 접속됨으로써, 회로 기판에 형성된 전자 소자들로부터 발생된 열을 외부로 방출시킬 수 있다.
도 8a는 본 발명의 제3 실시예에 따른 반도체 장치에 사용되는 회로 기판의 상면 중 일부를 나타낸 도면이다.
도 8a를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(5)에 사용되는 회로 기판에서 케이스(10)는 제1 외층(501)에 접촉되고, 제1 외층(501)은 하나 이상의 비아홀(551a, 551b, 551c, 551d, 553a, 553b, 553c, 553d)을 통해 접지층(511)에 접속된다. 이에 따라, 케이스(10)가 제1 외층(501)을 통해 반도체 장치(5)의 회로 기판의 접지층(511)에 접속되어, 반도체 장치(5)의 회로 기판에 형성된 전자 소자들로부터 발생된 열이 접지층(511), 제1 외층(501) 및 케이스(10)를 따라 전달된다. 또한, 스티프너(50)는 그 수평 단면이 케이스(10) 또는 접촉부(560)와 오버랩되도록 형성될 수 있다.
도 8b 및 도 8c는 본 발명의 다양한 실시예에 따른 스티프너의 적용례를 나타낸 도면이다.
도 8b를 참조하면, 반도체 장치(7)는 회로 기판(32) 상에 메모리 모듈 콘트롤러(43) 및 메모리 소자(45)와 같은 하나 이상의 전자 소자를 포함할 수 있고, 회로 기판(32) 내부에 스티프너부(51a, 51b)가 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 도 8b에 도시된 바와 같이, 스티프너부(51a, 51b)는 그 단부가 둥글게 라운딩 처리가 된 형태일 수 있다. 한편, 도 8c를 참조하면, 반도체 장치(8)의 회로 기판(32) 내부에는 스티프너부(52a, 52b, 52c, 52d)가 형성될 수 있고, 도 8c에 도시된 바와 같이, 스티프너부(52a, 52b, 52c, 52d)는 꺾인 형태 또는 굴곡된 형태일 수 있다.
그러나, 본 발명의 다양한 실시예에서 사용되는 스티프너는 도 2b, 도 8b, 및 도 8c에서 도시한 스티프너의 형태와 위치에 한정되는 것은 아니다. 예를 들어, 스티프너의 단면은 상술한 바와 같은 일자형이나 굴곡형 이외의 다른 임의의 형태를 가질 수 있으며, 스티프너의 단부의 형태도 상술한 바와 같은 라운딩 처리가 된 둥근 형태 이외의 다른 임의의 형태를 가질 수 있다. 또한, 도 2b, 도 8b, 및 도 8c에서는 주로 스티프너가 회로 기판의 외곽에 형성되는 것으로 도시하였지만, 스티프너가 형성되는 위치는 이에 한정되지 않고, 회로 기판 중 전자 소자와의 절연이 가능한 위치라면 어디에든 형성될 수 있다.
도 9 및 도 10은 본 발명의 다양한 실시예에 따른 반도체 장치의 방열 경로를 나타낸 도면이고, 도 11 및 도 12는 본 발명의 다양한 실시예에 따른 반도체 장치에 포함된 스티프너의 효과를 나타낸 도면이다.
도 9를 참조하면, 반도체 패키지(90)는 하나 이상의 볼(94, 94, 96, 98)을 포함한다. 반도체 패키지(90)는 하나 이상의 볼(92, 94, 96, 98)을 통해 회로 기판(80)에 장착될 수 있다. 회로 기판(80)과 반도체 패키지(90)는 이들을 둘러싸는 케이스(70) 내부에 수납된다. 반도체 패키지(90)에 포함된 전자 소자로부터 발생된 열은 반도체 패키지(90)를 중심으로 전 방향에 걸쳐 방출되지만, 하나 이상의 볼(92, 94, 96, 98)을 통해 반도체 패키지(90)의 대부분(예컨대, 약 90%)이 회로 기판(80)으로 전달된다. 도 10을 참조하면, 본 발명의 다양한 실시예에 따른 반도체 장치에서 하나 이상의 볼(92, 94, 96, 98)을 통해 회로 기판(82)로 전달되는 반도체 패키지(90)의 열은 회로 기판(82)에 접합된 열 전도성 케이스(72)를 따라 케이스(72) 외부로 방출된다. 이에 따라, 반도체 패키지(90)에서 발생되는 열을 외부로 방출하여 신속하게 냉각시킬 수 있으며, 방열을 위한 물질을 반도체 패키지(90)에 삽입할 필요가 없으므로 비용 절감의 효과 및 생산성 증대의 효과도 기대할 수 있다.
도 11을 참조하면, 복수의 층을 포함하는 회로 기판(80)이 변형되어 수평을 이루는 기준면(81)으로부터 이격되어 있는 것을 알 수 있다. 예를 들어, 회로 기판(80)에 포함된 전자 소자들로부터 발생되는 열로 인해 회로 기판(80)이 변형되거나, 제조 공정상의 결함으로 회로 기판(80)이 변형될 수 있다. 회로 기판(80)이 변형되면 회로 기판(80)에 포함된 캐패시터와 같은 전자 소자들까지 결함을 가질 수 있다. 이를 방지하기 위해, 도 12를 참조하면, 본 발명의 다양한 실시예에 따른 반도체 장치에서는 회로 기판(82)의 내부에 스티프너(84)를 형성할 수 있고, 스티프너(84)의 높은 강성으로 인해 회로 기판(82)의 변형을 방지함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 다양한 실시예에 따른 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다.
도 13을 참조하면, 전자 시스템(900)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지를 채용할 수 있다. 구체적으로, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저 인터페이스(918)를 포함할 수 있다.
이러한, 메모리 시스템(912), 프로세서(914), 램(916), 및 유저 인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 이러한, 프로세서(914) 및 램(916)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따라 구현될 수 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다.
이러한 메모리 시스템(912)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(912)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
메모리 시스템(912)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: SSD 2: 메모리 모듈
2': 케이스가 없는 유형의 SSD
3, 4, 5, 6, 7, 8: 반도체 장치 10, 12, 20, 22: 케이스
30, 32: 회로 기판 33: SSD 콘트롤러
43: 메모리 모듈 콘트롤러 35: 버퍼 메모리 소자
37: 비휘발성 메모리 소자 45: 메모리 소자
31a, 31b, 31c, 41a, 41b: 접촉부
42a, 42b, 51a, 51b, 52a, 52b, 52c, 52d: 스티프너부
121a, 121b, 121c, 221a, 221b: 돌출부
301: 제1 외층 303: 제2 외층
305: PSR층 311, 315, 321, 325: 접지층
313, 317, 319, 313: 신호층
351a, 351b, 351c, 351d, 353a, 353b, 353c, 353d: 비아홀
330: 도전층 340: 절연층
70, 72: 케이스 80, 82: 회로 기판
81: 기준면 84: 스티프너
90: 반도체 패키지 94, 94, 96, 98: 볼

Claims (10)

  1. 제1 외층, 상기 제1 외층의 반대편에 형성된 제2 외층, 및 상기 제1 외층과 상기 제2 외층 사이에 적층되어 형성된 복수의 내층을 포함하는 회로 기판; 및
    상기 회로 기판을 수용하고, 그 일부분이 상기 제1 외층에 접촉하는 케이스를 포함하고,
    상기 복수의 내층은 하나 이상의 접지층을 포함하고,
    상기 제1 외층은 하나 이상의 비아홀(Via Hole)을 통해 상기 접지층에 접속되고,
    상기 케이스는 상기 제1 외층을 통해 상기 접지층에 접속되고,
    상기 회로 기판은 상기 제1 외층과 상기 제2 외층 사이에 형성되고, 상기 적층된 복수의 내층을 관통하고, 상기 제1 외층, 상기 제2 외층 및 상기 케이스를 관통하지 않는 스티프너(stiffener)를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 외층은 상기 케이스의 일부분이 삽입되는 하나 이상의 개구를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 외층의 표면은 전자 소자가 형성되는 제1 영역과, 상기 전자 소자가 미형성되는 제2 영역을 포함하고,
    상기 하나 이상의 개구는 상기 제2 영역에 형성되는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 스티프너는 상기 접지층에 접속되는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 내층은 하나 이상의 신호층을 더 포함하고,
    상기 스티프너는 상기 하나 이상의 신호층으로부터 절연되는 반도체 장치.
  7. 제1항에 있어서,
    상기 스티프너는 구리(Cu) 또는 알루미늄(Al)을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 케이스는 구리(Cu)를 포함하거나, 구리(Cu)와 알루미늄(Al)으로 이루어진 접합 금속(Clad Metal)을 포함하는 반도체 장치.
  9. 제1 외층, 상기 제1 외층의 반대편에 형성된 제2 외층, 및 상기 제1 외층과 상기 제2 외층 사이에 적층되어 형성된 복수의 내층을 포함하는 회로 기판;
    상기 복수의 내층을 관통하는 스티프너(stiffener); 및
    상기 회로 기판을 수용하는 케이스를 포함하고,
    상기 케이스의 일부분은 상기 제1 외층과 접촉하여 제1 접촉부를 형성하고,
    상기 케이스의 다른 일부분은 상기 제2 외층과 접촉하여 상기 제1 접촉부와 마주보는 제2 접촉부를 형성하고,
    상기 케이스는 상기 제1 외층 및 상기 제2 외층을 통해 상기 복수의 내층에 포함된 제1 접지층 및 제2 접지층에 각각 접속되고,
    상기 스티프너는 상기 제1 접촉부와 상기 제2 접촉부 사이에 형성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 접촉부 및 상기 제2 접촉부의 수평 단면의 일부는 상기 스티프너의 수평 단면과 오버랩되는 반도체 장치.
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