JP2014140006A - 半導体パッケージ - Google Patents
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Abstract
【解決手段】半導体チップ1が接着剤層を介して基板3上に実装されている半導体パッケージであって、半導体チップの側壁Yを覆うが上面は覆わないフィレット2が形成されており、半導体チップの側壁からのフィレットの最大幅をa、基板の表面からのフィレットの最大高さをbとし、基板の表面から半導体チップの上面までの距離をTとしたとき、下記式(1)及び(2)を満たす半導体パッケージ。T<b(1)、0.5b<a<1.5b(2)
【選択図】図1
Description
また、特許文献2には、回路基板と半導体チップとの間に封止樹脂が注入されると共に、半導体チップの外周側部に封止樹脂が付与されてフィレット部が形成されてなる特定のフリップチップ半導体パッケージが記載されている。特許文献2に記載のフリップチップ半導体パッケージにおいて、フィレット部は、表面が半導体チップの外周側部の上縁から基板に向けて外方に延びる傾斜面をなす構造を有している。
そこで、接着剤又は接着フィルムにより、複数のバンプを有するウエハ上のバンプが形成された面に接着剤層を形成した後、ウエハを接着剤層ごとダイシングして個々の半導体チップとし、この接着剤層付き半導体チップを、バンプを介して基板に接続する先塗布型の実装方法が提案されている。
T<b (1)
0.5b<a<1.5b (2)
上記フィレットは、上方又は斜め上方に凸の曲面を含み、フィレットの最大幅aを示す位置a1において基板と接触していないことが好ましい。
上記接着剤層は、常温〜150℃における最低溶融粘度が12000〜30000Pa・sであり、表面エネルギーが20〜34erg/cm2であることが好ましい。
以下、本発明を詳述する。
図1は、本発明の半導体パッケージの一例を模式的に示す断面図である。図1に示す本発明の半導体パッケージおいては、半導体チップ1が基板3上に実装されており、フィレット2は、半導体チップ1の上面Xは覆わず、側壁Yを覆うように形成されている。
T<b (1)
0.5b<a<1.5b (2)
また、上記フィレットの最大高さbは、上記基板の表面から上記半導体チップの上面までの距離Tの3倍以下であることが好ましく、2.5倍以下であることが更に好ましい。上記フィレットの最大高さbが、上記基板の表面から上記半導体チップの上面までの距離Tの3倍を超えると、半導体パッケージをモールド成型しようとしたときに、フィレットをモールドからはみ出さずにモールド成型することが難しくなることがある。また、複数のパッケージを重ねるPoP(Package on Package)構造のパッケージに内蔵しようとしたときに、PoP構造の下層のパッケージに内蔵された半導体チップのパッケージに形成されたフィレットが上層のパッケージと接触しやすくなるため、それぞれの半導体チップを配置する設計自由度が低下するおそれがある。
上記式(2)は、上記フィレットの最大幅aが、上記フィレットの最大高さbの0.5倍より大きく、かつ、1.5倍より小さく、上記フィレットが広がりすぎないことを示している。上記フィレットの最大幅aが上記式(2)に示す範囲を外れると、上記フィレットが広がりすぎるため、隣接するフィレット同士の接触が生じてしまう。上記フィレットの最大幅aは、上記フィレットの最大高さbの0.6倍より大きく、かつ、1.4倍より小さいことが好ましく、0.8倍より大きく、かつ、1.2倍より小さいことがより好ましい。
ただし、本発明の半導体パッケージにおいて、このような半導体チップの側壁を覆うが上面は覆わない分厚いフィレットは、半導体チップの外周のうちの少なくとも一部において形成されていればよい。
上記フィレットが自らの凝集力で、図1に示すような形状になることによって、上記フィレットの端が外側に向かって大きく広がらないので、隣接するフィレット同士の接触をより確実に防止できる。
上記接着剤組成物の常温〜150℃における最低溶融粘度は、好ましい下限が12000Pa・s、好ましい上限が40000Pa・sである。最低溶融粘度が12000Pa・s未満であると、上記フィレットが広がりすぎるため、隣接するフィレット同士の接触が生じることがある。最低溶融粘度が40000Pa・sを超えると、上記フィレットが充分に広がらず、半導体パッケージの信頼性が低下することがある。最低溶融粘度のより好ましい下限は15000Pa・s、より好ましい上限は30000Pa・sである。なお、最低溶融粘度は、レオメーターを用いて測定することができる。
上記接着剤組成物における上記常温(25℃)で液状の成分とガラス転移温度(Tg)が0℃以下の高分子量化合物とを合わせた含有量の下限は特に限定されないが、接着剤組成物の製膜性、可撓性等の観点から、好ましい下限は1重量%である。
上記常温で液状のエポキシ樹脂のうち、市販品として、例えば、EPICLON 840、840−S、850、850−S、EXA−850CRP(以上、DIC社製)等のビスフェノールA型エポキシ樹脂、EPICLON 830、830−S、EXA−830CRP(以上、DIC社製)等のビスフェノールF型エポキシ樹脂、EPICLON HP−4032、HP−4032D(以上、DIC社製)等のナフタレン型エポキシ樹脂、EPICLON EXA−7015(DIC社製)、EX−252(ナガセケムテックス社製)等の水添ビスフェノールA型エポキシ樹脂、EX−201(ナガセケムテックス社製)等のレゾルシノール型エポキシ樹脂等が挙げられる。
上記硬化促進剤は特に限定されず、例えば、イミダゾール系硬化促進剤、3級アミン系硬化促進剤等が挙げられる。なかでも、硬化速度、硬化物の物性等の調整をするための反応系の制御をしやすいことから、イミダゾール系硬化促進剤が好ましい。
上記高分子量化合物は特に限定されず、例えば、ユリア樹脂、メラミン樹脂、フェノール樹脂、レゾルシノール樹脂、エポキシ樹脂、アクリル樹脂、ポリエステル樹脂、ポリアミド樹脂、ポリベンズイミダゾール樹脂、ジアリルフタレート樹脂、キシレン樹脂、アルキル−ベンゼン樹脂、エポキシアクリレート樹脂、珪素樹脂、ウレタン樹脂等の公知の高分子量化合物が挙げられる。なかでも、エポキシ基を有する高分子量化合物が好ましい。
上記接着剤組成物における上記無機フィラーの含有量の下限は特に限定されないが、接着剤組成物の硬化物の強度及び接合信頼性を確保する観点から、好ましい下限は10重量%である。
熱圧着する際の温度の好ましい下限は240℃、好ましい上限は300℃である。温度が240℃未満であると、半導体チップと基板との間の電極接合が形成されないことがある。温度が300℃を超えると、接着剤層から揮発成分が発生してボイドを増加させることがある。熱圧着する際の時間(保持時間)は、好ましい下限が1秒、好ましい上限が3秒である。また、熱圧着する際には、接着剤層付き半導体チップに対して圧力をかけることが好ましい。圧力は、半導体チップと基板との間の電極接合が形成される圧力であれば特に限定されないが、0.3〜3MPaが好ましい。
(1)接着フィルムの製造
表1に記載の配合組成に従って、各材料を溶媒としてのメチルエチルケトン(MEK)に添加し、ホモディスパーを用いて攪拌混合することにより接着剤溶液を製造した。得られた接着剤溶液を、アプリケーターを用いて離型PETフィルム上に乾燥後の厚みが30μmとなるように塗工し、乾燥することにより、接着フィルムを製造した。使用時まで、得られた接着剤層の表面を離型PETフィルム(保護フィルム)で保護した。得られた接着剤層の最低溶融粘度を、レオメーターを用いて測定した。また、接触角計を用いて、得られた接着剤層の表面(固体表面)に対する水及びジヨードメンタンの接触角を測定し、得られた接触角から、幾何学平均法を使って上記式(3)〜(5)により表面エネルギーを算出した。測定結果を表1に示した。
先端部が半田からなるバンプが50μmピッチでペリフェラル状に形成されたウエハ(WALTS−TEG MB50−0101JY、半田溶融点235℃、ウォルツ社製)を用意した。接着フィルムの片面の保護フィルムを剥がし、真空ラミネーター(ATM−812M、タカトリ社製)を用いて、ステージ温度80℃、真空度80Paでウエハのバンプが形成された面に接着フィルムを貼り合わせた。
離型PETフィルムを剥がし、露出した接着剤面に、通常の研削用保護テープ(エレップホルダーBT3100P、日東電工社製)をラミネートした。次いで、研削装置(DFG8560、ディスコ社製)を用いて、厚みが100μmとなるまでウエハの裏面を研削した。ウエハの研削した面にダイシングテープを貼り付け、研削用保護テープを剥離した。その後、ダイシング装置(DFD651、ディスコ社製)を用いて、送り速度20mm/秒でウエハをダイシングして、厚みが30μmの接着剤層が付着した接着剤層付き半導体チップ(7.6mm×7.6mm)を得た。
Ni/Au電極を有する基板(WALTS−KIT MB50−0101JY、ウォルツ社製)を用意した。フリップチップボンダ(FC−3000、東レエンジニアリング社製)を用いて、ボンディングステージ温度120℃の条件下で、160℃接触で280℃まで昇温し、0.8MPaで2秒間荷重をかけ、得られた接着剤層付き半導体チップを基板上に熱圧着した。常圧170℃オーブンで30分間保持することにより、接着剤層を完全に硬化させて、半導体パッケージを得た。
半導体パッケージに断面研磨を施し、光学顕微鏡により半導体パッケージのフィレットを観察したところ、半導体チップの側壁を覆うが上面は覆わないフィレットが形成されていた。また、測長機能を備えた光学顕微鏡により観察することにより、半導体チップの側壁からのフィレットの最大幅a、基板の表面からのフィレットの最大高さb、基板の表面から半導体チップの上面までの距離Tを測定した。測定結果を表1に示した。また、フィレットは、上方又は斜め上方に凸の曲面を含み、フィレットの最大幅aを示す位置a1において基板と接触していなかった。
なお、図3は、実施例1で得られた半導体パッケージの断面を光学顕微鏡で観察した写真である。
表1に記載のように配合組成を変更したこと以外は実施例1と同様にして、半導体パッケージを得た。
実施例1と同様に半導体パッケージに断面研磨を施し、光学顕微鏡により半導体パッケージのフィレットを観察したところ、半導体チップの側壁を覆うが上面は覆わないフィレットが形成されていた。また、測長機能を備えた光学顕微鏡により観察することにより、半導体チップの側壁からのフィレットの最大幅a、基板の表面からのフィレットの最大高さb、基板の表面から半導体チップの上面までの距離Tを測定した。測定結果を表1に示した。
表1に記載のように配合組成を変更したこと以外は実施例1と同様にして、半導体パッケージを得た。
実施例1と同様に半導体パッケージに断面研磨を施し、光学顕微鏡により半導体パッケージのフィレットを観察したところ、基板に向かって傾斜面を形成する構造を有するフィレットが形成されていた。また、測長機能を備えた光学顕微鏡により観察することにより、半導体チップの側壁からのフィレットの最大幅a、基板の表面からのフィレットの最大高さb、基板の表面から半導体チップの上面までの距離Tを測定した。測定結果を表1に示した。
実施例及び比較例で得られた半導体パッケージについて、以下の評価を行った。結果を表1に示した。
半導体パッケージのフィレットの状態を上方から、光学顕微鏡にて観察した。半導体チップの側壁から1mm以上フィレットがはみ出ている(即ち、フィレットの最大幅aが1mm以上である)ことが確認された場合を不良とし、確認されなかった場合を良品とした。5個の半導体パッケージを作製し、その良品率を求めた。
なお、本実施例及び比較例では基板は個片であったが、マトリクス状の基板の場合、半導体チップの側壁から1mm以上フィレットがはみ出ていると、隣接するフィレット又は半導体チップとの接触が生じることがある。
半導体パッケージについて−55℃〜125℃(30分/サイクル)の冷熱サイクル試験を行い、100サイクルごとに導通抵抗値を測定した。導通抵抗値が、冷熱サイクル試験前の初期導通抵抗値に比べ5%以上変化した時点をNG判定とし、5%未満の導通抵抗値が保たれていたサイクル数を評価した。サイクル数が1000サイクル以上であった場合を○、300サイクル以上1000サイクル未満であった場合を△、300サイクル未満であった場合を×とした。
2 フィレット
3 基板
4 電極接合
1’ 半導体チップ
2’ フィレット
3’ 基板
4’ 電極接合
Claims (3)
- 半導体チップが接着剤層を介して基板上に実装されている半導体パッケージであって、
前記半導体チップの側壁を覆うが上面は覆わないフィレットが形成されており、
前記半導体チップの側壁からの前記フィレットの最大幅をa、前記基板の表面からの前記フィレットの最大高さをbとし、前記基板の表面から前記半導体チップの上面までの距離をTとしたとき、下記式(1)及び(2)を満たす
ことを特徴とする半導体パッケージ。
T<b (1)
0.5b<a<1.5b (2) - フィレットは、上方又は斜め上方に凸の曲面を含み、フィレットの最大幅aを示す位置a1において基板と接触していないことを特徴とする請求項1記載の半導体パッケージ。
- 接着剤層は、常温〜150℃における最低溶融粘度が12000〜30000Pa・sであり、表面エネルギーが20〜34erg/cm2であることを特徴とする請求項1又は2記載の半導体パッケージ。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016093114A1 (ja) * | 2014-12-08 | 2016-06-16 | 東レ株式会社 | 接着剤組成物、その硬化物を含む半導体装置およびそれを用いた半導体装置の製造方法 |
WO2017038922A1 (ja) * | 2015-09-01 | 2017-03-09 | リンテック株式会社 | 粘着シート |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774450A (ja) * | 1993-06-24 | 1995-03-17 | Toshiba Corp | 電子回路装置 |
JP2000040775A (ja) * | 1998-07-23 | 2000-02-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2001508949A (ja) * | 1997-01-16 | 2001-07-03 | フォード、グローバル、テクノロジーズ、インコーポレーテッド | 表面取付チップ用最適ロウ接合 |
JP2003031725A (ja) * | 2001-07-12 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005129571A (ja) * | 2003-10-21 | 2005-05-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置 |
JP2006147930A (ja) * | 2004-11-22 | 2006-06-08 | Seiko Epson Corp | 半導体装置 |
WO2008018557A1 (fr) * | 2006-08-10 | 2008-02-14 | Sumitomo Bakelite Co., Ltd. | Emballage à semi-conducteurs et son procédé de fabrication et résine de scellement |
JP2009004490A (ja) * | 2007-06-20 | 2009-01-08 | Fdk Corp | 鉛フリーはんだによる電子部品の実装方法およびその電子部品とプリント基板 |
-
2013
- 2013-08-29 JP JP2013178336A patent/JP5646021B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774450A (ja) * | 1993-06-24 | 1995-03-17 | Toshiba Corp | 電子回路装置 |
JP2001508949A (ja) * | 1997-01-16 | 2001-07-03 | フォード、グローバル、テクノロジーズ、インコーポレーテッド | 表面取付チップ用最適ロウ接合 |
JP2000040775A (ja) * | 1998-07-23 | 2000-02-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2003031725A (ja) * | 2001-07-12 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005129571A (ja) * | 2003-10-21 | 2005-05-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置 |
JP2006147930A (ja) * | 2004-11-22 | 2006-06-08 | Seiko Epson Corp | 半導体装置 |
WO2008018557A1 (fr) * | 2006-08-10 | 2008-02-14 | Sumitomo Bakelite Co., Ltd. | Emballage à semi-conducteurs et son procédé de fabrication et résine de scellement |
JP2009004490A (ja) * | 2007-06-20 | 2009-01-08 | Fdk Corp | 鉛フリーはんだによる電子部品の実装方法およびその電子部品とプリント基板 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016093114A1 (ja) * | 2014-12-08 | 2016-06-16 | 東レ株式会社 | 接着剤組成物、その硬化物を含む半導体装置およびそれを用いた半導体装置の製造方法 |
US10294395B2 (en) | 2014-12-08 | 2019-05-21 | Toray Industries, Inc. | Adhesive composition, semiconductor device containing cured product thereof, and method for manufacturing semiconductor device using same |
WO2017038922A1 (ja) * | 2015-09-01 | 2017-03-09 | リンテック株式会社 | 粘着シート |
JPWO2017038922A1 (ja) * | 2015-09-01 | 2018-06-14 | リンテック株式会社 | 粘着シート |
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Publication number | Publication date |
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JP5646021B2 (ja) | 2014-12-24 |
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