JP2003031725A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2003031725A
JP2003031725A JP2001211844A JP2001211844A JP2003031725A JP 2003031725 A JP2003031725 A JP 2003031725A JP 2001211844 A JP2001211844 A JP 2001211844A JP 2001211844 A JP2001211844 A JP 2001211844A JP 2003031725 A JP2003031725 A JP 2003031725A
Authority
JP
Japan
Prior art keywords
wafer
semiconductor device
semiconductor element
electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001211844A
Other languages
English (en)
Inventor
Kazuhiro Ishikawa
和弘 石川
Shinya Matsumura
信弥 松村
Yoshiaki Takeoka
嘉昭 竹岡
Junichi Sugano
純一 菅野
Yasushi Takemura
康司 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001211844A priority Critical patent/JP2003031725A/ja
Publication of JP2003031725A publication Critical patent/JP2003031725A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体素子と配線基板との間を封止する封止
樹脂が、半導体素子の側面からはみ出すために、はみ出
した封止樹脂が空気中の水分を吸収し、その水分が温度
変化等の外界の変化により膨張して封止樹脂内に亀裂等
の不具合が生じることがある。 【解決手段】 複数の半導体素子が形成されたウェハー
の電極と、個々の配線基板が連結された連結基板の配線
電極とをバンプにより電気的に接続し、ウェハーと連結
基板との間に樹脂シートが貼り付けられた状態で、ダイ
シングにより個々の半導体素子単位ごとに分離する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子が配線
基板に搭載された半導体装置およびその製造方法に関す
るものであり、特に、配線基板のサイズが半導体素子と
同等なサイズである半導体装置およびその製造方法に関
するものである。
【0002】
【従来の技術】以下、従来の半導体装置について説明す
る。
【0003】図8および図9は、従来の半導体装置を示
す断面図である。
【0004】図8に示すように、配線基板1の表面に形
成された配線電極2と半導体素子3の電極4とが突起電
極5により電気的に接続されている。そして、半導体素
子3と配線基板1との間が封止樹脂6によって封止され
ている。また、配線基板1の表面の配線電極2と裏面の
電極7とが、配線基板1の内部に形成されているスルー
ホール8によって電気的に接続されている。ここで、封
止樹脂6が半導体素子3の側面からはみ出した形状は、
半導体素子3の下面から配線基板1に向けて末広がりの
フィレット状である。
【0005】また、図9に示すように、封止樹脂6以外
の構成要件は、図8に示した場合と同様であるが、封止
樹脂6の半導体素子3の側面からのはみ出した形状は、
半導体素子3の側面にも接触した状態ではみ出してい
る。
【0006】
【発明が解決しようとする課題】ところが、前記従来の
半導体装置は、以下のような課題を有する。
【0007】すなわち、半導体素子と配線基板との間を
封止する封止樹脂が、半導体素子の側面からはみ出すた
めに、はみ出した封止樹脂が空気中の水分を吸収し、そ
の水分が温度変化等の外界の変化により膨張して封止樹
脂内に亀裂等の不具合が生じることがある。
【0008】また、半導体素子の側面から封止樹脂がは
み出すために、はみ出した封止樹脂の形成部分を確保す
るスペースが配線基板の周囲に必要となり、配線基板の
小型化を実現することが困難となる。
【0009】本発明の半導体装置およびその製造方法
は、前記従来の課題を解決するものであり、半導体素子
と同等なサイズの配線基板の使用を可能にすることで、
半導体装置の小型化を達成することを目的とする。
【0010】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明の半導体装置の製造方法は、複数の半導体
素子が形成されたウェハーの電極にバンプを形成する工
程と、前記複数の半導体素子に対応した個々の配線基板
が連結された連結基板の表面に樹脂シートを貼り付ける
工程と、前記樹脂シートに前記ウェハーの電極形成面を
押圧するとともに、前記連結基板の表面に形成された配
線電極と前記突起電極とを電気的に接続する工程と、回
転ブレードにより前記ウェハーおよび前記連結基板を、
前記半導体素子単位ごとに切断する工程とからなる。
【0011】また、回転ブレードによりウェハーおよび
連結基板を、半導体素子単位ごとに切断する工程では、
前記連結基板が切断された個々の配線基板のサイズおよ
び形状が、前記半導体素子のサイズおよび形状と同一に
なる。
【0012】これにより、最終製品の半導体装置は、半
導体素子の側面から封止樹脂がはみ出すことがなく、ま
た、配線基板のサイズおよび形状が半導体素子のサイズ
および形状と同一になるので、封止樹脂の吸湿による封
止樹脂の亀裂の防止および半導体装置の小型化を実現で
きる。
【0013】また、樹脂シートにウェハーの電極形成面
を押圧するとともに、連結基板の表面に形成された配線
電極と前記突起電極とを電気的に接続する工程の後、放
熱性接着剤を前記ウェハーの上方から滴下し、前記ウェ
ハーを回転させて前記滴下した放熱性接着剤を均一な厚
みに形成する工程および、前記均一な厚みの放熱性接着
剤を介して前記ウェハーと放熱板とを接着する工程を設
ける。
【0014】これにより、半導体素子で発生した熱の放
熱効率が半導体素子の裏面全面にわたって均一になるの
で、高効率の放熱を実現することができる。
【0015】また、樹脂シートにウェハーの電極形成面
を押圧するとともに、連結基板の表面に形成された配線
電極と突起電極とを電気的に接続する工程は、ウェハー
の上面から加熱しながら加圧して、前記配線電極と前記
突起電極とを電気的に接続するとともに、前記樹脂シー
トを硬化させる。
【0016】したがって、突起電極と配線電極との接合
と、封止樹脂の硬化とを同時に行うことができるので、
生産性の向上を実現することができる。
【0017】以上、本発明の半導体装置の製造方法は、
バンプを有する半導体素子(或いはバンプを有する配線
基板)とその半導体素子を支持する配線基板(或いは半
導体素子)の間にシート状の樹脂である樹脂シートを介
したフリップチップ実装構造の半導体装置に関するもの
であり、回路形成された複数の半導体素子を有するウェ
ハーの面上に(Auなどのバンプを配線基板に形成した
場合)、および個々の配線基板が連結した連結基板の表
層面上に(Auなどのバンプをウェハー上の半導体素子
ALパッド部に形成した場合)、半導体素子と連結基板
が完全に覆うことができるサイズの樹脂シートを貼り付
け、個片化されていない連結基板とウェハーが、熱と荷
重を連結基板裏面側(或いは半導体素子側)から印加さ
せながらバンプと基板電極部との接続および封止樹脂材
の硬化を同時に一括で行う工程と、接着硬化したウェハ
ーと連結基板を半導体素子単位ごとに切断するダイシン
グ工程との簡素化した構成の下で、半導体素子とそれを
支持する配線基板とが、同一サイズで形成された半導体
素子型サイズの半導体装置が実現できるものである。
【0018】なお、前記に説明したAuバンプの形成
は、半導体素子のALパッド部と配線基板の電極部がA
uなどのバンプと隣接する電極と接触を避け、また、ウ
ェハー内に形成された半導体素子のALパッドと配線基
板側の電極部でも対応は可能である。
【0019】これにより、半導体装置の低コスト化と高
生産性を実現し、且つセット製品の基板への更なる高密
度実装を可能にすることができるものである。また、発
熱体である半導体素子の熱を電子機器システム内の筐体
へ熱放散させる放熱性の向上を図るため、半導体素子裏
面側に熱伝導性が良好な放熱板が塗布厚みを均一にした
放熱性接着剤を介して接続接着させた高密度実装に対応
できる半導体素子型サイズの放熱板付き半導体装置も実
現できる。これら半導体素子型サイズの半導体装置の実
現により、セット製品の更なる小型化や高放熱性などの
高機能化に対応することができるものである。
【0020】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について図面を参照しながら
説明する。
【0021】まず、本実施形態の半導体装置の製造方法
によって製造される半導体装置について説明する。
【0022】図1および図2は、本実施形態の半導体装
置を示す斜視図である。
【0023】まず、図1に示すように、表面の電極9に
Auなどのバンプ10の形成された半導体素子11が、
表面側を下にして、有機基板を絶縁基体とした多層回路
基板である配線基板12上の複数の配線電極13に圧着
接合されている。配線基板12の上面には、半導体素子
11と導通するために複数の配線電極13が形成されて
おり、配線電極13と半導体素子11の電極9に形成さ
れたバンプ10とが、エポキシ系の封止樹脂である樹脂
シート14を貫通して圧着接合されている。なお、半導
体素子11と配線基板12および樹脂シート14は、全
て半導体素子11の寸法に統一された構造設計の半導体
装置である。
【0024】また、図2に示すように、放熱板15を取
り付けた構造の半導体装置を示している。放熱板15を
半導体素子11の裏面側に熱伝導性が良好な放熱性接着
剤16を介した放熱構造を有した半導体装置である。ま
た、この放熱構造を有した半導体装置の放熱板15の寸
法も、半導体素子11や配線基板12および樹脂シート
14と同一の寸法で設計されているものである。なお、
配線基板12は、その裏面に外部端子17を有し、表層
面の配線電極13とは、配線基板12内に形成されたビ
ア18により、内部接続されているものである。すなわ
ち、本実施形態の半導体装置は、バンプ10を形成した
半導体素子11とそれを支持する配線基板12の間にシ
ート状の樹脂である樹脂シート14を介したフリップチ
ップ接続構造を有した半導体装置であり、特に半導体素
子11とそれを支持する配線基板12とが、同一サイズ
で形成されていることを特徴とした半導体素子11の寸
法サイズである。また、本実施形態の半導体装置は、さ
らに放熱効果を高めるため半導体素子11の裏面側に熱
伝導性の良好な半導体素子11のサイズと同等のサイズ
の放熱板15が放熱性接着剤16を介して接続接着され
ていることを特徴とした放熱板付の図1と同じ半導体装
置である。
【0025】本発明の半導体装置は,高密度実装化や軽
量化の実現が可能であるとともに、短い製造プロセスの
実現により、設備費の削減や高生産性を実現できること
により、半導体装置の低コスト化を実現することができ
る。また、従来の凹凸型の樹脂フィレットではなく、半
導体素子と配線基板の密着性が十分確保できた構造であ
ることから耐湿性などの高い信頼性をも確保できるもの
である。さらに、半導体素子から発熱する熱を効率的に
製品内の筐体部へ逃がす放熱板が塗布厚みを均一にした
放熱性接着剤を介して接続接着させているため、発熱す
る熱を逃がす尺度である熱抵抗値のバラツキも約2〜3
[℃/W]以内に抑えることができるといった優れた放熱
設計を施した半導体素子型サイズの放熱板付き半導体装
置が実現できるものである。
【0026】次に、本実施形態の半導体装置の製造方法
の一実施形態について説明する。
【0027】図3〜図6は、本実施形態の半導体装置の
製造方法の各工程を示す断面図である。
【0028】なお、前記の半導体装置の構成要件と同一
の構成要件には同一の符号を付す。
【0029】まず、図3(a)および図3(b)に示す
ように、個片に切断していない連結基板19の表層面上
にある配線電極にAuなどのバンプを形成する(圧着す
る際にウェハー20が上側に配置される場合は、半導体
素子の電極にAuなどのバンプを形成する)工程を有し
ている。
【0030】次に、図4(a)および図4(b)に示す
ように、複数の半導体素子11を有するウェハー20上
に、個々の配線基板が連結した連結基板19上の配線電
極13に形成したバンプ10を下側に向けて(半導体素
子11の電極9にAuなどのバンプ10を形成した場合
は、複数の半導体素子11を有したウェハー20の表層
面を下側に向けて)、配線基板12の表層面とウェハー
20の表層面上に設けた実装認識マーク21を位置合わ
せするマウント工程を有している。
【0031】次に、図5(a)および図5(b)に示す
ように、複数の半導体素子11が形成されたウェハー2
0と配線基板12を、熱と荷重を印加するツール23
(一括で圧着する場合、または個々に圧着する場合でも
どちらも対応可能)で圧着する圧接・圧着工程を有して
いる。
【0032】特に、図6(a)および図6(b)に放熱
板を接着する場合を、図6(c)および図6(d)に放
熱板を接着しない場合を示している。
【0033】放熱板15を有する半導体素子11の同サ
イズの半導体装置を作製する場合は、複数の半導体素子
11が形成されたウェハー20の裏面に、熱伝導性が良
好な放熱性接着剤16をウェハー20の裏面の中央に滴
下した後、ウェハー20を回転させることで放熱性接着
剤16を一定の均一な厚みに形成し、軽量で且つ放熱性
が良好なAL等の金属材料の放熱板15を実装する工程
を設けている。最後に、複数の半導体素子11を含むウ
ェハー20と配線基板12が樹脂シート14を介して熱
圧着された状態を示す。また、半導体装置の半導体素子
12の裏面側に放熱性接着剤16を介して放熱板15が
接着されている状態から、個々の配線基板11ごとに切
断して、半導体素子12単位ごとに分割するダイシング
工程を有している半導体装置の製造方法であり、それぞ
れ個々に分割した本発明の半導体装置を放熱板無しの場
合と放熱板有りの場合を示している。
【0034】なお、本実施形態において、バンプ形成す
る側は、複数の半導体素子の電極または配線基板の配線
電極でも可能である。圧着する際の向きも特に圧着実装
に影響無ければ、どちらでも対応可能である。
【0035】図7は、本実施形態の半導体装置の製造方
法により、放熱板を接着した場合の半導体装置の熱抵抗
を示す図である。
【0036】図7に示すように、半導体素子と半導体素
子の寸法サイズの放熱板の間に介している放熱性接着剤
の塗布厚が均一化し、個々の半導体装置の放熱性を示す
熱抵抗値のバラツキを小さくすることができるものであ
る。
【0037】以上、本実施形態の半導体装置の製造方法
は、半導体素子の寸法サイズに統一した複数の小型半導
体装置を短タクトで且つ低コストで、一括生産すること
が可能である。また、放熱板を取り付けた半導体装置の
場合においては、半導体素子を有するウェハーの裏面
に、熱伝導性が良好な放熱性接着剤を均一に塗布するこ
とで、軽量で且つ放熱性が良好なAL等の金属材料の放
熱板を実装する。
【0038】
【発明の効果】本発明の半導体装置の製造方法は、半導
体素子の寸法サイズに配線基板や樹脂シートおよび放熱
板が統一している超小型の半導体装置であることによ
り、移動体通信のセット製品の更なる高密度実装の実現
を可能にすることができる。
【0039】さらに、放熱板を取り付けた半導体装置の
場合においては、複数の半導体素子を有するウェハー裏
面に、熱伝導性が良好な放熱性接着剤を塗布・スピンす
ることにより、半導体素子を有するウェハーと放熱板の
間に介している放熱性接着剤の塗布厚の均一化が可能で
あり、個々に切断分割した半導体素子型サイズの放熱板
付超小型半導体装置の熱抵抗値バラツキを約2〜3[℃
/W]と小さくすることができ、セット製品の熱影響に
よる致命的な品質低下を招く放熱性不良の製品混入を防
止することもできるものである。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置を示す斜視図
【図2】本発明の一実施形態の半導体装置を示す斜視図
【図3】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
【図4】本発明の一実施形態の半導体装置に関する放熱
実験結果を示す図
【図5】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
【図6】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
【図7】本発明の一実施形態の半導体装置の熱抵抗を示
す図
【図8】従来の半導体装置を示す断面図
【図9】従来の半導体装置を示す断面図
【符号の説明】
1 配線基板 2 配線電極 3 半導体素子 4 電極 5 突起電極 6 封止樹脂 7 電極 8 スルーホール 9 電極 10 バンプ 11 半導体素子 12 配線基板 13 配線電極 14 樹脂シート 15 放熱板 16 放熱性接着剤 17 外部端子 18 ビア 19 連結基板 20 ウェハー 21 実装認識マーク 23 ツール
フロントページの続き (72)発明者 竹岡 嘉昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 菅野 純一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 竹村 康司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5F036 AA01 BB01 BB21 BE01 BE09 5F044 KK07 LL01 LL05 LL11 RR18 5F061 AA01 BA04 CA22 CB13 FA05

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 複数の半導体素子が形成されたウェハー
    の電極にバンプを形成する工程と、前記複数の半導体素
    子に対応した個々の配線基板が連結された連結基板の表
    面に樹脂シートを貼り付ける工程と、前記樹脂シートに
    前記ウェハーの電極形成面を押圧するとともに、前記連
    結基板の表面に形成された配線電極と前記突起電極とを
    電気的に接続する工程と、回転ブレードにより前記ウェ
    ハーおよび前記連結基板を、前記半導体素子単位ごとに
    切断する工程とからなることを特徴とする半導体装置の
    製造方法。
  2. 【請求項2】 回転ブレードによりウェハーおよび連結
    基板を、半導体素子単位ごとに切断する工程では、前記
    連結基板が切断された個々の配線基板のサイズおよび形
    状が、前記半導体素子のサイズおよび形状と同一になる
    ことを特徴とする請求項1に記載の半導体装置の製造方
    法。
  3. 【請求項3】 樹脂シートにウェハーの電極形成面を押
    圧するとともに、連結基板の表面に形成された配線電極
    と前記突起電極とを電気的に接続する工程の後、放熱性
    接着剤を前記ウェハーの上方から滴下し、前記ウェハー
    を回転させて前記滴下した放熱性接着剤を均一な厚みに
    形成する工程および、前記均一な厚みの放熱性接着剤を
    介して前記ウェハーと放熱板とを接着する工程を設ける
    ことを特徴とする請求項1に記載の半導体装置の製造方
    法。
  4. 【請求項4】 樹脂シートにウェハーの電極形成面を押
    圧するとともに、連結基板の表面に形成された配線電極
    と突起電極とを電気的に接続する工程は、ウェハーの上
    面から加熱しながら加圧して、前記配線電極と前記突起
    電極とを電気的に接続するとともに、前記樹脂シートを
    硬化させることを特徴とする請求項1に記載の半導体装
    置の製造方法。
JP2001211844A 2001-07-12 2001-07-12 半導体装置の製造方法 Pending JP2003031725A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001211844A JP2003031725A (ja) 2001-07-12 2001-07-12 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001211844A JP2003031725A (ja) 2001-07-12 2001-07-12 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2003031725A true JP2003031725A (ja) 2003-01-31

Family

ID=19047096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001211844A Pending JP2003031725A (ja) 2001-07-12 2001-07-12 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2003031725A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266419A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2009239249A (ja) * 2008-03-07 2009-10-15 Denso Corp 半導体装置およびその製造方法
JP2010103245A (ja) * 2008-10-22 2010-05-06 Disco Abrasive Syst Ltd 積層デバイスの製造方法
JP2014140006A (ja) * 2012-12-18 2014-07-31 Sekisui Chem Co Ltd 半導体パッケージ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266419A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8736047B2 (en) 2006-03-29 2014-05-27 Semiconductor Components Industries, Llc Semiconductor device and manufacturing method thereof
US9917010B2 (en) 2006-03-29 2018-03-13 Semiconductor Components Industries, Llc Semiconductor device manufacturing method
JP2009239249A (ja) * 2008-03-07 2009-10-15 Denso Corp 半導体装置およびその製造方法
JP4539773B2 (ja) * 2008-03-07 2010-09-08 株式会社デンソー 半導体装置およびその製造方法
US7932132B2 (en) 2008-03-07 2011-04-26 Denso Corporation Semiconductor device and method of manufacturing the same
US8008768B2 (en) 2008-03-07 2011-08-30 Denso Corporation Semiconductor device having heat radiating configuration
JP2010103245A (ja) * 2008-10-22 2010-05-06 Disco Abrasive Syst Ltd 積層デバイスの製造方法
JP2014140006A (ja) * 2012-12-18 2014-07-31 Sekisui Chem Co Ltd 半導体パッケージ

Similar Documents

Publication Publication Date Title
JP3839323B2 (ja) 半導体装置の製造方法
US20170263539A1 (en) Power overlay structure and method of making same
JP3817453B2 (ja) 半導体装置
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US8058717B2 (en) Laminated body of semiconductor chips including pads mutually connected to conductive member
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
JP2004031607A (ja) 半導体装置及びその製造方法
JP2003100943A (ja) 半導体素子の実装方法及びその半導体装置
JP2000269411A (ja) 半導体装置及びその製造方法
JP2012146853A (ja) 半導体装置の製造方法
JP2011243724A (ja) 半導体装置およびその製造方法
JP2003031725A (ja) 半導体装置の製造方法
JP2000286302A (ja) 半導体チップ組立方法及び組立装置
TW201110250A (en) Package substrate structure and method of forming same
WO2018036319A1 (zh) 半导体封装结构及加工方法
US6797530B2 (en) Semiconductor device-manufacturing method for manufacturing semiconductor devices with improved heat radiating efficiency and similar in size to semiconductor elements
JPH08330352A (ja) 半導体装置
JPH0846086A (ja) ベアチップの搭載構造及び放熱板
JP3947502B2 (ja) 異方導電性フィルムからなる封止部材の製造方法
JPH11274227A (ja) 半導体チップの実装方法および装置
JP2002252309A (ja) 半導体チップのパッケージ構造及びパッケージ方法
JP3547270B2 (ja) 実装構造体およびその製造方法
WO2022134789A1 (zh) 半导体封装方法及半导体封装结构
JPH11150155A (ja) 半導体装置の製造方法および当該方法に用いる回路基板保持具
TWI264101B (en) Method of flip-chip packaging including chip thermocompression