JP2014082353A - 電子部品内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】高性能化を実現可能な電子部品内蔵基板を提供する。
【解決手段】基板配線層１２１〜１２３を有する樹脂基板１１０と、樹脂基板１１０に埋め込まれた半導体ＩＣ２００とを備える。樹脂基板１１０は、半導体ＩＣ２００に設けられた複数の外部電極２３０を露出させる複数のビアホール１４３ａと、複数のビアホール１４３ａ内に埋め込まれ、基板配線層１２３と外部電極１３０とを接続する複数のビア導体１４３とを有する。複数のビアホール１４３ａの少なくとも一部は、互いに異なる形状又はサイズを有している。本発明によれば、例えば所定のビア導体１４３を低抵抗化することが可能となることから、より高性能な電子部品内蔵基板を提供することが可能となる。
【選択図】図１

Description

本発明は電子部品内蔵基板及びその製造方法に関し、特に、低コスト化、薄型化及び高性能化を実現可能な電子部品内蔵基板及びその製造方法に関する。
一般的なプリント基板においては、基板の表面に半導体ＩＣなどの電子デバイスが複数実装され、基板内部の配線層を介してこれら電子デバイス間の接続が行われる。しかしながら、このようなタイプのプリント基板は全体の厚みを薄くすることが困難であるため、スマートフォンなど薄型化が要求される機器向けのプリント基板としては、半導体ＩＣなどの電子部品を樹脂層に埋め込んだタイプの電子部品内蔵基板が用いられることがある。
例えば、特許文献１には、樹脂基板に設けられた凹部に半導体ＩＣを嵌め込み、その後、半導体ＩＣに設けられたスタッドバンプを露出させる半導体ＩＣ内蔵基板の製造方法が記載されている。また、特許文献２には、半導体ＩＣが埋め込まれた樹脂基板にレーザービームを照射することによって半導体ＩＣに設けられた外部電極を露出させ、これにより半導体ＩＣのパッド電極と樹脂基板の配線層とを接続する方法が記載されている。
特開平９−３２１４０８号公報 特開２００２−２４６５００号公報
しかしながら、特許文献１，２に記載された半導体ＩＣ内蔵基板は、半導体ＩＣのパッド電極にあらかじめスタッドバンプやトランジッション層などを形成しておく必要があり、製造コストが高くなると言う問題がある。しかも、特許文献１，２に記載された半導体ＩＣ内蔵基板は、スタッドバンプやトランジッション層などの存在により、基板全体の厚みを薄くすることが困難であるという問題もあった。さらに、特許文献１，２に記載された半導体ＩＣ内蔵基板では、半導体ＩＣのパッド電極に接続されるビア導体の径や形状が全て同じであるため、例えば特定の電源配線を低抵抗化するといった特性の改善が困難であった。このような問題は、半導体ＩＣ内蔵基板のみならず、半導体ＩＣ以外の電子部品が埋め込まれた電子部品内蔵基板において全般的に生じる問題である。
したがって、本発明は、低コスト化、薄型化及び高性能化を実現可能な電子部品内蔵基板及びその製造方法を提供することを目的とする。
本発明による電子部品内蔵基板は、基板配線層を有する樹脂基板と、前記樹脂基板に埋め込まれた電子部品と、を備え、前記樹脂基板は、前記電子部品に設けられた複数の外部電極を露出させる複数のビアホールと、前記複数のビアホール内に埋め込まれ、前記基板配線層と前記外部電極とを接続する複数のビア導体とを有し、前記複数のビアホールの少なくとも一部は、互いに異なる形状又はサイズを有していることを特徴とする。
本発明によれば、複数のビアホールの少なくとも一部が互いに異なる形状又はサイズを有していることから、例えば所定のビア導体を低抵抗化することが可能となる。これにより、より高性能な電子部品内蔵基板を提供することが可能となる。
本発明においては、前記電子部品が半導体ＩＣであることが好ましい。半導体ＩＣは、電源用の外部電極や信号用の外部電極など種類の異なる多数の外部電極を有していることから、外部電極の種類や形状に応じてビアホールの形状やサイズを選択することにより、電子部品内蔵基板をより高性能化することができる。
この場合、前記半導体ＩＣは複数のチップ配線層を有し、前記複数のチップ配線層のうち最上層のチップ配線層には、前記複数の外部電極と、少なくとも前記最上層のチップ配線層において前記複数の外部電極のいずれにも接続されない内部配線とが設けられていることが好ましい。このような半導体ＩＣはいわゆるパッド層が設けられていないことから、パッド層を形成するためのコストを削減することができるとともに、パッド層が存在しない分、より薄型化することが可能となる。
本発明においては、前記複数の外部電極のうち、相対的に面積の大きい第１の外部電極には相対的に開口面積の大きい第１のビアホールが割り当てられ、相対的に面積の小さい第２の外部電極には相対的に開口面積の小さい第２のビアホールが割り当てられていることが好ましい。これによれば、外部電極のサイズに合わせてビア導体のサイズを最大化することが可能となる。
この場合、前記第１の外部電極は電源用の電極であり、前記第２の外部電極は信号用の電極であることが好ましい。これによれば、電源用のビア導体を低抵抗化することが可能となる。
本発明において、前記複数のビアホールの少なくとも一部は、対応する外部電極の外形に沿った平面形状を有していることが好ましい。これによれば、ビア導体のサイズを最大化することが可能となる。
この場合、前記複数の外部電極の少なくとも一部は、第１の方向に延在する第１電極部分と、前記第１の方向と交差する第２の方向に延在する第２電極部分とを有し、前記複数の外部電極の前記少なくとも一部に割り当てられたビアホールは、前記第１電極部分を露出させる第１開口部と、前記第２電極部分を露出させる第２開口部とを有することが好ましい。これによれば、外部電極がＬ字型、Ｕ字型、Ｈ字型など、整形されていない異形状であっても、ビア導体のサイズを最大化することが可能となる。
また、本発明による電子部品内蔵基板の製造方法は、樹脂基板に電子部品を埋め込む第１の工程と、前記樹脂基板に複数のビアホールを形成することにより、前記電子部品に設けられた複数の外部電極を露出させる第２の工程と、前記複数のビアホールを埋める複数のビア導体を形成することにより、前記樹脂基板に設けられた基板配線層と前記電子部品に設けられた前記外部電極とを接続する第３の工程と、を有し、前記第２の工程においては、前記複数のビアホールの少なくとも一部を互いに異なる径又は形状とすることを特徴とする。
本発明によれば、複数のビアホールの少なくとも一部を互いに異なる形状又はサイズとしていることから、例えば所定のビア導体を低抵抗化することが可能となる。これにより、より高性能な電子部品内蔵基板を提供することが可能となる。
本発明において、前記第２の工程は、前記基板配線層の一部を除去する工程と、前記一部が除去された前記基板配線層をマスクとしたブラスト加工によって前記複数のビアホールを形成する工程とを含むことが好ましい。これによれば、異なる形状又はサイズを有する複数のビアホールを一括して形成することが可能となる。
本発明においては、前記電子部品が半導体ＩＣであることが好ましい。上述の通り、半導体ＩＣは、電源用の外部電極や信号用の外部電極など種類の異なる多数の外部電極を有していることから、外部電極の種類や形状に応じてビアホールの形状やサイズを選択することにより、電子部品内蔵基板をより高性能化することができる。
この場合、前記半導体ＩＣは複数のチップ配線層を有し、前記複数のチップ配線層のうち最上層のチップ配線層には、前記複数の外部電極と、少なくとも前記最上層のチップ配線層において前記複数の外部電極のいずれにも接続されない内部配線とが設けられていることが好ましい。このような半導体ＩＣはいわゆるパッド層が設けられていないことから、パッド層を形成するためのコストを削減することができるとともに、パッド層が存在しない分、より薄型化することが可能となる。
このように、本発明によれば、低コスト化、薄型化及び高性能化を実現可能な電子部品内蔵基板及びその製造方法を提供することが可能となる。
本発明の好ましい実施形態による電子部品内蔵基板１００の構造を示す模式的な断面図である。 半導体ＩＣ２００の構造を説明するための模式的な断面図である。 チップ配線層Ｍ３に形成された配線パターンの一例を示す平面図である。 （ａ）は一般的な半導体ＩＣの略断面図であり、（ｂ）は一般的な半導体ＩＣの略平面図である。 チップ配線層Ｍ３を露出させるビアホール１４３ａの位置、形状及びサイズを説明するための平面図である。 （ａ）はビア導体１４３の平面形状を矩形とした場合を示し、（ｂ）はビア導体１４３の平面形状を楕円形とした場合を示している。 電子部品内蔵基板１００の製造方法を説明するための工程図である。 電子部品内蔵基板１００の製造方法を説明するための工程図である。 電子部品内蔵基板１００の製造方法を説明するための工程図である。 電子部品内蔵基板１００の製造方法を説明するための工程図である。 電子部品内蔵基板１００の製造方法を説明するための工程図である。 電子部品内蔵基板１００の製造方法を説明するための工程図である。 電子部品内蔵基板１００の製造方法を説明するための工程図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による電子部品内蔵基板１００の構造を示す模式的な断面図である。尚、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。また、図面の寸法比率は、図示の比率に限定されるものではない。さらに、以下の実施形態は、本発明を説明するための例示であり、本発明をその実施形態のみに限定する趣旨ではない。またさらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図１に示すように、本実施形態による電子部品内蔵基板１００は、樹脂基板１１０と、樹脂基板１１０に埋め込まれたベアチップ状態の半導体ＩＣ２００とを備えている。特に限定されるものではないが、半導体ＩＣ２００の厚みは、例えば２００μｍ以下、より好ましくは５０〜１００μｍ程度に薄型化されている。半導体ＩＣ２００の種類については特に限定されず、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いデジタルＩＣ、Ｆ−ＲｏｍやＳＤＲＡＭ等のメモリ系ＩＣ、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。
樹脂基板１１０には、３つの基板配線層１２１，１２２，１２３が設けられている。基板配線層１２１，１２２間には樹脂層１３１が設けられ、基板配線層１２２，１２３間には樹脂層１３２，１３３が設けられている。基板配線層１２１は樹脂基板１１０の一方の表面（下面）に露出する配線層であり、基板配線層１２３は樹脂基板１１０の他方の表面（上面）に露出する配線層である。これに対し、基板配線層１２２は樹脂基板１１０の内部に埋め込まれた配線層である。基板配線層１２１，１２２は、樹脂層１３１を貫通して設けられたビア導体１４１を介して接続され、基板配線層１２２，１２３は、樹脂層１３２，１３３を貫通して設けられたビア導体１４２を介して接続されている。
半導体ＩＣ２００は樹脂層１３２にフェースアップ方式で載置されるとともに、樹脂層１３３に埋め込まれている。半導体ＩＣ２００の主面側における表面２００ａには、複数の外部電極２３０を有するチップ配線層が設けられている。詳細については後述するが、本実施形態において用いる半導体ＩＣ２００は、一般的な半導体ＩＣとは異なり、いわゆるパッド電極として定義された電極が設けられておらず、最上層のチップ配線層に形成された配線がそのまま外部電極２３０として用いられる。外部電極２３０は、樹脂層１３３に設けられた複数のビアホール１４３ａによって露出されるとともに、これらビアホール１４３ａを埋める複数のビア導体１４３を介して基板配線層１２３に接続されている。
図２は、半導体ＩＣ２００の構造を説明するための模式的な断面図である。
図２に示すように、半導体ＩＣ２００は、シリコン（Ｓｉ）やガリウムヒ素化合物（ＧａＡｓ）などからなる半導体基板２１０と、半導体基板２１０の表面に形成された複数のチップ配線層ＧＬ，Ｍ１，Ｍ２，Ｍ３と、これらチップ配線層間を分離する層間絶縁膜２２１，２２２，２２３とを備えている。最下層に位置するチップ配線層ＧＬは、ＭＯＳトランジスタのゲート電極Ｇなどが形成される配線層である。ゲート電極Ｇに覆われた半導体基板２１０の両側にはソース領域Ｓ及びドレイン領域Ｄが形成されており、これらゲート電極Ｇ、ソース領域Ｓ及びドレイン領域ＤによってＭＯＳトランジスタが形成される。
チップ配線層Ｍ１，Ｍ２，Ｍ３は、チップ配線層ＧＬよりも上層に位置する配線層であり、本実施形態ではチップ配線層Ｍ３が最上層に位置している。最上層に位置するチップ配線層Ｍ３は、そのまま露出していても構わないし、パッシベーション膜２２４によって覆われていても構わない。チップ配線層Ｍ３がそのまま露出している場合には、外部電極２３０と樹脂層１３３が直接接することになり、パッシベーション膜２２４によって覆われている場合には、外部電極２３０と樹脂層１３３との間にパッシベーション膜２２４が介在することになる。
図３は、チップ配線層Ｍ３に形成された配線パターンの一例を示す平面図である。
図３に示すように、チップ配線層Ｍ３には、種々の形状及び大きさを有する複数の配線パターンが形成されている。例えば、配線パターン２３１はＸ方向に延在する配線パターンであり、その一端には幅広の矩形状領域２３１ａが設けられ、他端には幅広の矩形状領域２３１ｂが設けられている。同様に、配線パターン２３２はＹ方向に延在する配線パターンであり、その一端には幅広の矩形状領域２３２ａが設けられ、他端には幅広の矩形状領域２３２ｂが設けられている。さらに、配線パターン２３３はＸ方向に延在する第１電極部分とＹ方向に延在する第２電極部分とを有するＪ字型の配線パターンであり、その一端には幅広の矩形状領域２３３ａが設けられ、他端には幅広の矩形状領域２３３ｂが設けられている。
ここで、矩形状領域２３１ａ，２３２ａ，２３３ａは、矩形状領域２３１ｂ，２３２ｂ，２３３ｂよりも面積が大きい。矩形状領域２３１ａ，２３２ａ，２３３ａは図１に示した外部電極２３０として用いられる領域であり、矩形状領域２３１ｂ，２３２ｂ，２３３ｂは下層に位置する配線層Ｍ２と接続するためのビア導体が形成される領域である。これら配線パターン２３１，２３２，２３３は比較的配線幅が細く、信号用の配線パターンとして用いられる。
チップ配線層Ｍ３には、より大面積の配線パターンも多数設けられている。例えば、配線パターン２３４は、Ｘ方向に延在する直線部分と、これらの一端に設けられた大面積の矩形状領域２３４ａと、他端に設けられた矩形状領域２３４ｂとを備える。また、配線パターン２３５は、Ｘ方向に延在する直線部分と、これらの一端に設けられＹ方向に延在する直線的な幅広領域２３５ａと、他端に設けられた矩形状領域２３５ｂとを備える。さらに、配線パターン２３６はＸ方向に延在する幅広の第１電極部分とＹ方向に延在する幅広の第２電極部分とを有するＬ字型の配線パターンである。配線パターン２３７は、Ｘ方向に延在する幅広の第１電極部分２３７ａと、Ｙ方向に延在する２つの幅広の第２電極部分２３７ｂとを有するＵ字型の配線パターンである。配線パターン２３８，２３９は、Ｘ方向に延在する複数の複数の第１電極部分とＹ方向に延在する複数の幅広の第２電極部分とを有する複雑な形状を有する配線パターンである。配線パターン２３９には、斜めの部分も存在する。
これら配線パターン２３４〜２３９はいずれも比較的大面積であり、電源用の配線パターンとして用いられる。これら配線パターン２３４〜２３９のうち、大面積の部分や幅広の部分は、図１に示した外部電極２３０として用いられる領域である。矩形状領域２３４ｂ，２３５ｂなどは下層に位置する配線層Ｍ２と接続するためのビア導体が形成される領域である。
図３に示すように、最上層に位置するチップ配線層Ｍ３には、いわゆるパッド電極として定義されたパターンは存在せず、通常の配線が多数形成されているに過ぎない。このため、配線層Ｍ３には、該配線層内において外部電極に接続されない内部配線２４０も設けられている。
一般的な半導体ＩＣであれば、略断面図である図４（ａ）及び略平面図である図４（ｂ）に示すように、最上層には互いに同じ形状及びサイズを有する複数のパッド電極Ｐが規則的に配列され、これらパッド電極Ｐが外部電極として用いられる。これに対し、本実施形態にて用いる半導体ＩＣ２００には、そのようなパッド電極Ｐは存在しない。パッド電極Ｐが存在する一般的な半導体ＩＣであれば、図４（ａ）に示すように、配線層Ｍ３のさらに上層にパッド層Ｍ４を形成する必要があるが、本実施形態ではこのようなパッド層Ｍ４は不要である。このため、パッド層Ｍ４及びこれを覆うパッシベーション膜２２５の膜厚分だけ、半導体ＩＣ２００をより薄型化することが可能となる。しかも、パッド層Ｍ４及びパッシベーション膜２２５を形成する工程が不要であることから、その分、半導体ＩＣ２００の製造コストを削減することも可能となる。
図５は、チップ配線層Ｍ３を露出させるビアホール１４３ａの位置、形状及びサイズを説明するための平面図である。
図５に示すように、本実施形態ではビアホール１４３ａが種々の形状及びサイズを有している。より具体的に説明すると、矩形状領域２３１ａ，２３２ａ，２３３ａを露出させるビアホール１４３ａ１〜１４３ａ３は略円形であり、そのサイズも比較的小さい。これに対し、大面積の矩形状領域２３４ａを露出させるビアホール１４３ａ４は、矩形状領域２３４ａの形状に合わせて楕円形であり、そのサイズはビアホール１４３ａ１〜１４３ａ３よりも大きい。また、直線的な幅広領域２３５ａを露出させるビアホール１４３ａ５は、幅広領域２３５ａの形状に合わせて直線的であり、そのサイズはビアホール１４３ａ１〜１４３ａ３よりも大きい。さらに、配線パターン２３６を露出させるビアホール１４３ａ６は、Ｘ方向に延在する幅広の第１電極部分に対応する位置に設けられ、そのサイズもビアホール１４３ａ１〜１４３ａ３よりも大きい。
配線パターン２３７を露出させるビアホール１４３ａ７は、Ｕ字状である配線パターン２３７の形状に合わせ、Ｕ字状の形状を有しており、そのサイズもビアホール１４３ａ１〜１４３ａ３よりも大きい。より具体的に説明すると、ビアホール１４３ａ７は、第１電極部分２３７ａを露出させる第１開口部と、第２電極部分２３７ｂを露出させる第２開口部とを有し、これらが繋がったＵ字状の形状を有している。配線パターン２３８を露出させるビアホール１４３ａ８は、配線パターン２３８の一部の形状に合わせてＥ字状の形状を有しており、そのサイズもビアホール１４３ａ１〜１４３ａ３よりも大きい。そして、配線パターン２３９を露出させるビアホール１４３ａ９は、配線パターン２３９の形状に合わせ、２つの楕円を繋いだ形状を有しており、そのサイズもビアホール１４３ａ１〜１４３ａ３よりも大きい。
このように、通常の半導体ＩＣではパッド層Ｍ４の下層に位置する配線層Ｍ３が本実施形態では最上層に位置していることから、配線層Ｍ３に形成された配線パターンの外形に沿って、ビアホール１４３ａの平面形状を任意に設定することができる。これにより、例えば、電源用のビア導体のように低抵抗化したいビア導体を信号用のビア導体よりも大型化することが可能となる。尚、言うまでもないが、全てのビアホール１４３ａの形状及びサイズを互いに異ならせる必要はなく、複数のビアホール１４３ａの少なくとも一部について、形状又はサイズを互いに異なるものとすれば足りる。
尚、ビア導体１４３の平面形状は、矩形とするよりも円形や楕円形のように角を落とした形状とする方が好ましい。これは、図６（ａ）に示すように、ビア導体１４３を矩形とした場合、符号Ａで示すように、ビア導体１４３から引き出される配線１２４が隣接するビア導体１４３と干渉しやすくなってしまうのに対し、図６（ｂ）に示すように、ビア導体１４３の形状として角を落としたラウンド形状とした場合、このような干渉が生じにくくなるため、配線の設計自由度が向上するからである。但し、図６（ａ）に示すように角を落とす前の矩形状の方がビア導体１４３のサイズが大きく低抵抗化に有利であることから、配線の干渉が生じない位置のビア導体１４３、特に電源用のビア導体１４３については、図６（ａ）に示すような矩形状であっても構わない。
次に、本実施形態による電子部品内蔵基板１００の製造方法について説明する。
図７〜図１３は、本実施形態による電子部品内蔵基板１００の製造方法を説明するための工程図である。
まず、図７に示すように、ガラスエポキシなどからなる樹脂層１３１の両面に銅箔等の金属膜が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。次に、ドリル又はレーザによって樹脂層１３１を穿孔することによりビアホールを開口し、さらに、無電解メッキ及び電解メッキによってビアホールの内部にビア導体１４１を形成した後、公知の手法によって金属膜をパターニングすることにより、基板配線層１２１，１２２を形成する。
なお、基板配線層１２１，１２２は上述したＣｕに限定されず、他の金属、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料を用いることができるが、導電率やコストの観点からＣｕを用いることが好ましい。後述する基板配線層１２３についても同様である。
また、樹脂層１３１に用いる材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、上述したガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させた材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。
次に、図８に示すように、樹脂層１３１の表面に例えば樹脂シート等を真空圧着等によって積層することにより、樹脂層１３２を形成する。これにより、いわゆるＲＣＣ（Resin Coated Copper）構造が得られる。
次に、図９に示すように、例えば２００μｍ以下、より好ましくは５０〜１００μｍ程度まで薄型化された半導体ＩＣ２００を樹脂層１３２の表面にフェースアップ方式で載置する。上述の通り、半導体ＩＣ２００はベアチップ状態の半導体ＩＣであり、最上層のチップ配線層Ｍ３が露出し、或いは、チップ配線層Ｍ３がパッシベーション膜で覆われた状態である。半導体ＩＣ２００の薄型化加工は、ウエハー状態で多数の半導体ＩＣ２００に対して一括して行うことが好ましい。加工順序としては、まずウエハーの裏面を研削し、その後ダイシングにより複数の半導体ＩＣ２００に個片化することが好ましい。その他の方法として、研削処理によって薄くする前にダイシングによって複数の半導体ＩＣ２００に個片化するか、ウエハーをハーフカットしても構わない。この場合には、熱硬化性樹脂等によって半導体ＩＣ２００の主面を覆った状態で裏面を研削することが好ましい。このように、半導体ＩＣ２００の薄型化加工の方法については特に限定されず、種々の方法を用いることができる。半導体ＩＣ２００の裏面を研削した後は、エッチング、プラズマ処理、レーザ処理、ブラスト加工、グラインダーによる研磨、バフ研磨、薬品処理等によって粗面化することが好ましい。これによれば、樹脂層１３２との密着性を向上させることが可能となる。
次に、図１０に示すように、金属膜１２３ａが形成された未硬化又は半硬化状態の熱硬化性樹脂１３３ａを樹脂層１３２に重ね合わせることによって、半導体ＩＣ２００を熱硬化性樹脂１３３ａに埋め込む。そして、プレス手段を用いて熱プレスを行うことにより、未硬化又は半硬化状態の熱硬化性樹脂１３３ａを硬化させ、樹脂層１３３を形成する。これにより、半導体ＩＣ２００及び金属膜１２３ａが樹脂層１３３に強固に密着する。尚、未硬化又は半硬化状態の熱硬化性樹脂１３３ａを樹脂層１３２に重ね合わせた後、無電解メッキ及び電解メッキによって金属膜１２３ａを形成しても構わない。
次に、図１１に示すように、半導体ＩＣ２００の外部電極の直上に位置する金属膜１２３ａをパターニングにより除去した後、図１２に示すように、残存した金属膜１２３ａをマスクとして樹脂層１３３にビアホール１４２ａ，１４３ａを形成する。これにより、ビアホール１４２ａを介して基板配線層１２２の一部が露出するとともに、ビアホール１４３ａを介して半導体ＩＣ２００の外部電極２３０の一部が露出する。ビアホール１４２ａ，１４３ａの形成方法については特に限定されないが、ブラスト処理やレーザ処理を用いることが好ましく、ブラスト処理を用いることが特に好ましい。ブラスト処理を用いれば、形状、サイズ及び深さの異なる多数のビアホール１４２ａ，１４３ａを一括して形成することができるからである。また、本実施形態においては種々の形状及びサイズを有するビアホール１４３ａを形成する必要があることから、レーザ処理の場合、重複してレーザ照射されるエリアが生じ、半導体ＩＣ２００が損傷するおそれがあるとともに、製造リードタイムが増えるからである。また、ブラスト処理の中でも、ウエットブラスト処理を選択することが特に好ましい。ウエットブラスト処理を用いれば、ビアホール１４２ａ，１４３ａを穿孔する際に発生し得る静電気に起因する帯電が防止されるため、半導体ＩＣ２００が静電破壊から保護されるためである。
次に、図１３に示すように、無電解メッキによってビアホール１４３ａの内壁に金属膜を形成した後、電解メッキを施すことにより、ビア導体１４３及び基板配線層１２３を形成する。そして、基板配線層１２３を所望の形状にパターニングすれば、図１に示した電子部品内蔵基板１００が完成する。尚、基板配線層１２３のパターニングにおいては、ビア導体１４２，１４３をエッチングしないよう、ビア導体１４２，１４３の上部をマスクすることが好ましい。換言すれば、ビア導体１４２，１４３を覆う部分における基板配線層１２３のサイズは、ビア導体１４２，１４３よりも大きいことが好ましい。これは、基板配線層１２３のサイズがビア導体１４２，１４３よりも小さいと、基板配線層１２３をパターニングする際のエッチング液がビア内部まで混入してしまい、ビア接続抵抗が大きくなってしまうからである。したがって、ビア導体１４２，１４３を覆う部分における基板配線層１２３のサイズは、当該ビア導体１４２，１４３に対して一定以上大きく設計することが好ましい。
以上説明したように、本実施形態によれば、パッド層の設けられていない半導体ＩＣ２００を樹脂基板に埋め込んでいることから、外部電極２３０の形状やサイズに合わせてビア導体１４３の形状及びサイズを任意に設計することができる。これにより、例えば電源用のビア導体１４３を信号用のビア導体１４３よりも大型化することができるため、電源を低抵抗化することが可能となる。しかも、パッド層が省略されていることから、半導体ＩＣ２００の製造コストを下げることが可能となるだけでなく、電子部品内蔵基板１００の全体の厚みをより薄くすることも可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、樹脂基板１１０に１個の半導体ＩＣ２００を内蔵しているが、内蔵する半導体ＩＣの数についてはこれに限定されず、２個以上であっても構わない。２個以上の半導体ＩＣを内蔵する場合、これら２個以上の半導体ＩＣを同一の樹脂層内に埋め込んでも構わないし、異なる樹脂層内にそれぞれ埋め込んでも構わない。異なる樹脂層内に半導体ＩＣをそれぞれ埋め込む場合、図９〜図１３の工程を繰り返せばよい。
また、上記実施形態では樹脂基板１１０に半導体ＩＣ２００を埋め込んでいるが、樹脂基板に埋め込む電子部品が半導体ＩＣに限定されるものではなく、他の電子部品、例えば、バリスタ、抵抗、キャパシタなどの受動部品であっても構わない。但し、半導体ＩＣは、電源用の外部電極や信号用の外部電極など種類の異なる多数の外部電極を有していることから、半導体ＩＣを埋め込むことが本発明において最も効果的である。
１００ 電子部品内蔵基板
１１０ 樹脂基板
１２１〜１２３ 基板配線層
１２３ａ 金属膜
１２４ 配線
１３１〜１３３ 樹脂層
１３３ａ 熱硬化性樹脂
１４１〜１４３ ビア導体
１４２ａ，１４３ａ，１４３ａ１〜１４３ａ９ ビアホール
２００ 半導体ＩＣ
２００ａ 半導体ＩＣの表面
２１０ 半導体基板
２２１〜２２３ 層間絶縁膜
２２４，２２５ パッシベーション膜
２３０ 外部電極
２３１〜２３９ 配線パターン
２３１ａ〜２３４ａ，２３１ｂ〜２３５ｂ 矩形状領域
２３５ａ 幅広領域
２３７ａ 第１電極部分
２３７ｂ 第２電極部分
２４０ 内部配線
Ｄ ドレイン領域
Ｇ ゲート電極
ＧＬ，Ｍ１，Ｍ２，Ｍ３ チップ配線層
Ｍ４ パッド層
Ｐ パッド電極
Ｓ ソース領域

Claims (12)

  1. 基板配線層を有する樹脂基板と、
    前記樹脂基板に埋め込まれた電子部品と、を備え、
    前記樹脂基板は、前記電子部品に設けられた複数の外部電極を露出させる複数のビアホールと、前記複数のビアホール内に埋め込まれ、前記基板配線層と前記外部電極とを接続する複数のビア導体とを有し、
    前記複数のビアホールの少なくとも一部は、互いに異なる形状又はサイズを有していることを特徴とする電子部品内蔵基板。
  2. 前記電子部品が半導体ＩＣであることを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記半導体ＩＣは複数のチップ配線層を有し、
    前記複数のチップ配線層のうち最上層のチップ配線層には、前記複数の外部電極と、少なくとも前記最上層のチップ配線層において前記複数の外部電極のいずれにも接続されない内部配線とが設けられていることを特徴とする請求項２に記載の電子部品内蔵基板。
  4. 前記最上層のチップ配線層と前記樹脂基板を構成する樹脂層とが接触していることを特徴とする請求項３に記載の電子部品内蔵基板。
  5. 前記複数の外部電極のうち、相対的に面積の大きい第１の外部電極には相対的に開口面積の大きい第１のビアホールが割り当てられ、相対的に面積の小さい第２の外部電極には相対的に開口面積の小さい第２のビアホールが割り当てられていることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品内蔵基板。
  6. 前記第１の外部電極は電源用の電極であり、前記第２の外部電極は信号用の電極であることを特徴とする請求項５に記載の電子部品内蔵基板。
  7. 前記複数のビアホールの少なくとも一部は、対応する外部電極の外形に沿った平面形状を有していることを特徴とする請求項１乃至６のいずれか一項に記載の電子部品内蔵基板。
  8. 前記複数の外部電極の少なくとも一部は、第１の方向に延在する第１電極部分と、前記第１の方向と交差する第２の方向に延在する第２電極部分とを有し、
    前記複数の外部電極の前記少なくとも一部に割り当てられたビアホールは、前記第１電極部分を露出させる第１開口部と、前記第２電極部分を露出させる第２開口部とを有することを特徴とする請求項７に記載の電子部品内蔵基板。
  9. 樹脂基板に電子部品を埋め込む第１の工程と、
    前記樹脂基板に複数のビアホールを形成することにより、前記電子部品に設けられた複数の外部電極を露出させる第２の工程と、
    前記複数のビアホールを埋める複数のビア導体を形成することにより、前記樹脂基板に設けられた基板配線層と前記電子部品に設けられた前記外部電極とを接続する第３の工程と、を有し、
    前記第２の工程においては、前記複数のビアホールの少なくとも一部を互いに異なる径又は形状とすることを特徴とする電子部品内蔵基板の製造方法。
  10. 前記第２の工程は、前記基板配線層の一部を除去する工程と、前記一部が除去された前記基板配線層をマスクとしたブラスト加工によって前記複数のビアホールを形成する工程とを含むことを特徴とする請求項９に記載の電子部品内蔵基板の製造方法。
  11. 前記電子部品が半導体ＩＣであることを特徴とする請求項９又は１０に記載の電子部品内蔵基板の製造方法。
  12. 前記半導体ＩＣは複数のチップ配線層を有し、
    前記複数のチップ配線層のうち最上層のチップ配線層には、前記複数の外部電極と、少なくとも前記最上層のチップ配線層において前記複数の外部電極のいずれにも接続されない内部配線とが設けられていることを特徴とする請求項１１に記載の電子部品内蔵基板の製造方法。
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