JP2014063725A - 機能性材料 - Google Patents

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Abstract

【課題】ボイド、クラック等を生じることのない高品質、高信頼度の配線、電極、充填構造、封止構造、又は、接合構造を形成し得る機能性材料、及び、電子デバイスを提供すること。
【解決手段】本発明に係る機能性材料は、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子のうちの少なくとも2種を含有する。第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子のそれぞれは、複数種の金属成分を含有している。第1金属複合粒子の融点T1(℃)と、第2金属複合粒子の融点T2(℃)と、第3金属複合粒子の融点T3(℃)とは、T1>T2>T3の関係を満たす。
【選択図】図1

Description

本発明は、機能性材料に関する。本発明において、機能性材料とは、材料の持つ電気的性質、誘電体特性、磁性、光学特性、接合特性、封止特性などの機能を発現させるタイプの材料をいう。本発明に係る機能性材料には、配線材料、電極材料、充填材料、封止材料、又は、接合材料等が含まれる。
各種スケールの集積回路、各種半導体素子もしくはそのチップ等の電子デバイスにおいて、三次元回路配置を実現する手法として、回路基板に多数の貫通電極を設けておき、この回路基板を積層するTSV(Through-Silicon-Via)技術が提案されている。三次元回路配置にTSV技術を使用すれば、大量の機能を小さな占有面積の中に詰め込めるようになる。加えて、素子同士の重要な電気経路が劇的に短くできるために、処理の高速化を図ることができる。特許文献1には、TSV技術に不可欠なビア・ホール構造体が開示されている。
特許文献1に開示されたビア・ホール構造体は、高融点金属、低融点金属又は金属合金、及び、架橋剤とともに、必ずバインダー及び/又は反応性モノマー又はポリマーを含有する。ビア・ホール内での硬化状態では、合金化金属網とともに、電導性接着剤の有機成分の架橋で生じたポリマー網が併存している。
特許文献1に記載されたビア・ホール構造体は、その明細書の記載によれば、ビア・ホール内での硬化状態では、合金化金属網とともに、ポリマー網が併存しているので、電気的導電性がその分だけ悪くなる。
更に、金属拡散接合に固有の問題として、カーケンダルボイドによる空洞、クラック等の発生の問題がある。カーケンダルボイドは、相互拡散の不均衡により発生した原子空孔(格子)が消滅することなく集積したことにより発生する。例えば、Sn/Cuの界面の場合、Cuの拡散に対してSnの拡散が少ないため、金属間化合物とCu界面とに空孔が集積し、カーケンダルボイドを形成する。このカーケンダルボイドが、より大きな空洞又はクラックに発展し、電極の信頼性や品質を低下させ、更には断線等を生じてしまうこともある。特許文献1には、その対策手段が開示されていない。
ウエハの面上に、貫通電極と共に、又は貫通電極から独立して、配線用の平面状導体パターンを形成する場合、また、三次元システム・パッケージ(3D-SiP)などの形態をとる電子デバイスにおいて、半導体チップ間を接続する場合、更には、液晶デバイス等において封止する場合等にも同様の問題を生じる。
特許第3869859号公報
本発明の課題は、空洞、クラック等を生じることなく、配線、電極、充填構造、封止構造、又は、接合構造を形成し得る機能性材料、及び、それを適用した電子デバイスを提供することである。
本発明のもう一つの課題は、溶融温度が低く、凝固後は高い融点をもつ配線、電極、充填構造、封止構造、又は、接合構造を形成し得る機能性材料、及び、それを適用した電子デバイスを提供することである。
上述した課題の少なくとも一つを解決するため、本発明は、機能性材料、この機能性材料による配線を有する基板、この基板を用いた電子デバイスを開示する。
本発明に係る機能性材料は、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子のうちの少なくとも2種を含む。前記第1金属複合粒子、前記第2金属複合粒子及び前記第3金属複合粒子のそれぞれは、複数種の金属成分を含有している。前記第1金属複合粒子の融点T1(℃)と、前記第2金属複合粒子の融点T2(℃)と、前記第3金属複合粒子のT3(℃)とは、T1>T2>T3の関係を満たす。
上述した機能性材料を、配線、電極、充填構造、封止構造、又は、接合構造の実現に用いた場合、融点T1,T2,T3の互いに異なる第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子の組合せにより、相互拡散の不均衡が緩和される結果、原子空孔(格子)の集積が回避され、カーケンダルボイドの発生が抑制され、カーケンダルボイド等のない配線、電極、充填構造、封止構造、又は、接合構造が形成される。拡散接合領域は、通常は、膜厚若しくは層厚がnmサイズ(1μm以下)のナノコンポジット構造となる。
また、例えば、第3金属複合粒子の融点T3(℃)を低く設定する一方、第1金属複合粒子の融点T1(℃)を高く設定することが可能になる。このため、溶融温度が低く、凝固後は高い融点をもつ配線、電極、充填構造、封止構造、又は、接合構造を形成し得る。
前記第1金属複合粒子、前記第2金属複合粒子及び前記第3金属複合粒子のそれぞれは、複数種の金属成分を含有しているから、含有されるべき金属成分を選択することによって、その融点T1、T2、T3が、T1>T2>T3を満たすように調整することができる。
本発明に係る機能性材料は、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子の少なくとも2種を含有すればよく、3種を含有しなくともよい。例えば、第1金属複合粒子及び第2金属複合粒子を含有するタイプであってもよいし、第1金属複合粒子及び第3金属複合粒子を含有するタイプであってもよいし、第2金属複合粒子及び第3金属複合粒子を含有するタイプであってもよい。これらの組合せは、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子における組成分の種類、組成分の相対量等を見て選択される。
上述した目的に合う第1金属複合粒子の具体としては、Cuと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むものを挙げることができる。
次に、第2金属複合粒子の具体例としては、Snと、Cuと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むものを挙げることができる。
更に、第3金属複合粒子は、具体的には、Snと、Biと、Gaと、前記Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むことができる。
第3金属複合粒子は、もう一つの選択肢として、Snと、Biと、Inと、Sbと、Ga、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含んでいてもよい。
本発明に係る機能性材料は、前記第1金属複合粒子、前記第2金属複合粒子及び前記第3金属複合粒子を流動性分散媒中に分散させたものであってもよい。具体的には、配線用ペースト、充填用ペースト、電極用ペースト、封止用ペースト、または、接合ペースト等の流動性を有する機能性材料として使用することができる。
本発明は、上述した機能性材料を用いた電子デバイスを開示する。本発明において、電子機器には、電子工学の技術を応用した電気製品の全てを含むことができる。代表的には、インターポーザ、各種半導体チップ、または、三次元システム・パッケージ(3D-SiP)である。
上述したように、本発明によれば次のような効果を得ることができる。
(a)カーケンダルボイド等を生じることなく、配線、電極、充填構造、封止構造、又は、接合構造を形成し得る機能性材料、及び、それを適用した電子デバイスを提供することができる。
(b)溶融温度が低く、凝固後は高い融点をもつ配線、電極、充填構造、封止構造、又は、接合構造を形成し得る機能性材料、及び、それを適用した電子デバイスを提供することができる。
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。但し、添付図面は、単なる例示に過ぎない。
本発明に係る機能性材料を用いた電子デバイスの一例を示す図である。 本発明に係る機能性材料を用いた電子デバイスの別の例を示す図である。 本発明に係る機能性材料を用いた電子デバイスの更に別の例を示す図である。 本発明に係る機能性材料を用いた電子デバイスの更に別の例を示す図である。 本発明に係る機能性材料を用いた電子デバイスの更に別の例を示す図である。 図5に示した電子デバイスの一部拡大部分断面図である。 本発明に係る機能性材料を用いた電子デバイスの更に別の例を示す図である。 従来のSn-Cu系導電ペーストを用いて形成した配線のSEM像を示している。 本発明に係る機能性材料を用いて形成したメタライズ層のSEM像を示している。 300℃における高温シェア強度試験結果を示す図である。
本発明に係る機能性材料は、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子から選択された少なくとも2種を含む粉体の形態をとる。もっとも、選択可能な成分は、第1金属複合粒子〜第3金属複合粒子の3種に限定されるものではなく、4種またはそれ以上の金属粒子もしくは金属複合粒子を含んでいてもよい。
第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子のそれぞれは、複数種の金属成分を含有する。第1金属複合粒子〜第3金属複合粒子は、ナノコンポジット構造を有することが好ましい。ナノコンポジット構造とは、金属/合金の結晶、非結晶又はそれらの化合物がnmサイズで一体化され、複合化されたものをいう。第1金属複合粒子〜第3金属複合粒子は、粒形が、不揃いであっても、統一されていてもよい。また、球状、鱗片状、扁平状等、任意の形状をとることができる。
本発明に係る機能性材料において、第1金属複合粒子〜第3金属複合粒子は、全体としての組成分が互いに異なり、それぞれの融点T1(℃)、T2(℃)、T3(℃)が、T1>T2>T3の関係を満たす。
第1金属複合粒子〜第3金属複合粒子の具体例は、次のとおりである。
1.第1金属複合粒子
第1金属複合粒子の具体例としては、Cuと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むものを挙げることができる。各組成分の組成比は、次のような範囲に設定することができる。
Cu:99.9wt%以下
Sn:50wt%以下
Si、B、Ti、AlまたはAg:0.01wt%以下
Cu又はその合金粒子は、その表面が酸化抑制膜によって覆われていることが好ましい。酸化抑制膜としては、Cu又はその合金粒子の表面にメッキされたAgまたはSnのメッキ膜が適している、その他、150℃以上で昇華する樹脂の被膜であってもよい。
2.第2金属複合粒子
第2金属複合粒子の具体例としては、主成分たるSnと、Cuと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むものを挙げることができる。各組成分の組成比は、次のような範囲に設定することができる。
Sn:98wt%以下
Cu:30wt%以下
Si、B、Ti、AlまたはAg:0.01wt%以下
3.第3金属複合粒子
(1)第3金属複合粒子は、一つの選択肢として、Snと、Biと、Gaと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むことができる。この場合の各組成分の組成比は、次のような範囲に設定することができる。
Sn:40〜80wt%
Bi:15〜60wt%
Ga:0.1wt%以下
Al:1wt%以下
Si、B、TiまたはAg:0.01wt%以下
(2)第3金属複合粒子は、もう一つの選択肢として、Snと、Biと、Inと、Sbと、Ga、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含んでいてもよい。この場合の各組成分の組成比は、次のような範囲に設定することができる。
In:Snに対して、20wt%以下
Bi:Snに対して、20wt%以下
Sb:Snに対して、20wt%以下
Ga、Si、B、Ti、AlまたはAg:1wt%以下
上記具体例によれば、融点T1、T2、T3は、次のようになる。
T1=1100℃〜500℃
T2=400℃〜250℃
T3=250℃以下
上述した第1金属複合粒子〜第3金属複合粒子のうち、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子の少なくとも2種を含有すればよく、3種を含有しなくともよい。例えば、Cuを主成分とする第1金属複合粒子と、Snを主成分とする第2金属複合粒子との組合せであってもよいし、第1金属複合粒子と、Snを主成分とする第3金属複合粒子との組合せであってもよい。
本発明に係る機能性材料は、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子を、流動性分散媒中に分散させたものであってもよい。流動性分散媒としては、各種有機バインダ、水性分散媒又は揮発性有機分散媒等を用いることができる。そのような分散媒としては、種々のものが知られているので、それらを選択使用すればよい。具体的には、配線用導電ペースト、充填用ペースト、電極用ペースト、封止用ペースト、または、接合ペースト等の流動性機能性材料を例示することができる。
上述した本発明に係る機能性材料は、各種電子デバイスにおいて、配線材料、電極材料、充填材料、接合材料、または、封止材料として用いることができる。その具体例を、図1〜図7を参照して説明する。
まず、図1を参照すると、基板51に、柱状導体52を設けた電子デバイスが示されている。図1に示した電子デバイスは、代表的には、インターポーザある。そのほか、図2に図示するように、基板51の内部に、半導体回路要素54を形成した半導体チップであってもよい。そのような半導体チップとしては、例えば、メモリ・チップ、ロジック・チップ等を挙げることができる。
図1及び図2において、基板51は、Si基板、SiC基板又はSOI基板等の半導体基板によって構成することができる。無機又は有機の絶縁基板、誘電体基板、磁性基板又はそれらを複合した複合基板であってもよい。基板51の厚みは、例えば、数十μmである。
基板51は、その厚み方向に向かう縦孔55の内部に柱状導体52を含んでいる。縦孔55及び柱状導体52は、限定するものではないが、例えば、孔径が60μm以下であり、更に小径化された10μm以下のものも含む。
柱状導体52は、縦孔55の内壁面に設けられた電気絶縁層53によって、Si基板等の半導体基板でなる基板51から電気絶縁されている。
電気絶縁層53は、縦孔55の内壁面を改質した酸化膜もしくは窒化膜であってもよいし、縦孔55の内部に充填された無機もしくは有機又はそれらの機能性材料でなる絶縁層であってもよい。無機絶縁層でなる電気絶縁層53は、具体的には、絶縁性微粒子、Si微粒子及び有機Si化合物を含有する絶縁性ペーストを縦孔55の内部に充填し、硬化させて形成することができる。電気絶縁層53を形成するには、縦孔55の内部で、有機Si化合物及びSi微粒子を互いに反応させて、絶縁性微粒子の周りを埋めるSi-O結合のネットワークを形成する。有機Si化合物及びSi微粒子の反応は、好ましくは真空雰囲気中で、例えば、130℃〜150℃の温度範囲で加熱することによって進行させることができる。
柱状導体52は、本発明に係る機能性材料によって構成されたものである。図1の場合には、その溶融金属を、縦孔55の内部に充填する。充填にあたっては、真空チャンバ内の減圧雰囲気で処理することが好ましい。減圧処理の後、真空チャンバの内圧を増圧する差圧充填方式を採用してもよい。
次に、縦孔55内に充填された溶融金属を、加圧しながら、凝固させる。これにより、隙間や空隙のない高品質の導電路を形成することができる。柱状導体52は、本発明に係る機能性材料を、分散媒中に分散させた分散系機能性材料を用いて形成することもできる。
本発明に係る機能性材料用いて柱状導体52を形成した場合、全体としての組成分及び融点T1,T2,T3の互いに異なる第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子の少なくとも2種の組合せにより、相互拡散の不均衡が緩和される結果、原子空孔(格子)の集積が回避され、カーケンダルボイドの発生が抑制され、カーケンダルボイド等のない柱状導体52が形成される。
次に、図3に図示された電子デバイスは、基板71の一面に、パターン化された平面状の配線72が形成されている。配線72は、メタライズ層721と、合成樹脂膜722とを含んでいる。メタライズ層721は、金属成分が互いに拡散接合している。拡散接合は、採用するプロセスに従って、液相拡散接合又は固相拡散接合の形態をとることができる。
合成樹脂膜722は、メタライズ層721の表面を覆っている。合成樹脂膜722は、その厚み如何によって、絶縁膜ともなるし、絶縁性の低い保護膜ともなり得る。合成樹脂膜722は、感光性樹脂によって構成することができる。
メタライズ層721は、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子を含有している。第1金属複合粒子〜第3金属複合粒子のそれぞれは、前述したような複数種の金属成分を含有している。含有されるべき金属成分を選択することによって、その融点T1、T2、T3が、T1>T2>T3を満たすように調整することができる。
配線72のメタライズ層721では、金属複合粒子101、第2金属複合粒子及び第3金属複合粒子に含まれる金属成分を、カーケンダルボイドを発生させることなく、互いに拡散接合させることができるので、ボイド、クラック、断線のないメタライズ層721を有する電子機器を実現することができる。
また、ボイド、クラック、断線のほとんどない連続するメタライズ層721となるので、メタライズ層721の充填度、緻密性が上がり、導電性が高く、機械的・物理的強度に優れ、しかも、導電性の高いメタライズ層721を有する電子機器を得ることができる。
また、合成樹脂膜722が、メタライズ層721の表面を覆っているから、メタライズ層721の外的損傷を回避することができるほか、耐酸化性、耐久性、耐候性が向上する。しかも、基板71に対するメタライズ層721自体の密着力・接着力の他に、合成樹脂膜722による密着力・接着力も発生するので、メタライズ配線の全体としての密着力・接着力が向上する。
電子部品の実装にあたっては、図4に図示するように、メタライズ配線72に、外部導体や、電子部品73の電極731等を接続する。接続部分の外側は、合成樹脂膜722によって覆われているから、合成樹脂膜722による酸化防止機能が損なわれることがない。即ち、メタライズ層721に対する外部導体及び電子部品73の電気的接続の信頼性が高く、しかも、メタライズ層721に対する酸化防止機能を有するメタライズ配線を実現することができる。
好ましくは、合成樹脂膜722は、メタライズ層721と同時に形成する。この場合には、メタライズ層721と樹脂層とを異時に形成したものと異なって、メタライズ層721が空気に触れることがない。よって、酸化を受けない高品質のメタライズ層721を有する電子機器を得ることができる。
合成樹脂膜722と、メタライズ層721とを同時に形成する手段として、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子と、合成樹脂よりなる有機バインダ及び溶剤を混合した導電ペーストを、印刷技術を用いて、所定のパターンとなるように、基板71に塗布し、熱処理して得られる。この熱処理により、第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子が、前述した連鎖的プロセスによって溶解し、拡散接合が生じる。この拡散接合により、メタライズ層721が形成される。メタライズ層721は、その比重差によって合成樹脂膜722よりも下側に沈降する。これによって、基板71に付着させたメタライズ層721の外面を、合成樹脂膜722で覆ったメタライズ配線72が形成される。合成樹脂膜722は、絶縁膜として機能させるのに適した膜厚としてもよいし、絶縁膜としての機能よりも、酸化防止膜としての機能を重視すべく、薄い膜厚としてもよい。
図5は、複数の半導体チップ921〜923を積層した積層体920を、本発明に係るインターポーザ910の上に搭載し、インターポーザ910を、マザーボード900上に実装した三次元電子デバイスを示している。インターポーザ910及び半導体チップ921〜923の柱状導体52は、接合材料931によって接合されている。インターポーザ910は、ボール・グリッド950等によって、マザーボード900上に接合される。
接合材料931は、本発明に係る機能性材料によって構成することができる。好ましくは、接合材料931は、ナノコンポジット構造合金ろう材又はナノコンポジット構造微粉末を用いる。そして、図6に拡大して示すように、接合材料931により、柱状導体52の一端面に、他の導体である柱状導体52を液相拡散接合または固相拡散接合941させる。図示は省略するが、図1、図2の柱状導体と、図3、図4に示したメタライズ層との拡散接合について、上述した液相拡散接合または固相拡散接合を適用することができる。
半導体チップ921〜923は、代表的には、メモリ・チップ、ロジック・チップである。そのほか、システムLSI、メモリLSI、イメージセンサ又はMEMS等であってもよいし、アナログやデジタルの回路、CPUのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周波回路と、低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスであってもよい。更に、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、MOS FET、CMOS FET、メモリーセル、もしくは、それらの集積回路部品(IC)、又は各種スケールのLSI等、凡そ、電子回路を機能要素とする電子デバイスのほとんどのものが含まれ得る。
更に、図7は、本発明に係る機能性材料を、封止材料として用いた例を示している。図7を参照すると、例えば液晶表示装置の電子デバイスにおいて、前面板111と、裏面板112との間の周縁部を、封止層113によって封止し、前面板111及び裏面板112の間の内部空間114を、外部から遮蔽するようになっている。封止層113は、本発明に係る機能性材料によって構成される。これにより、気密性、水密性等の本来の封止機能のみならず、電磁シールドや、静電シールド等の機能を発揮する封止層113を構成することができる。
上述した図1〜図7の何れの実施の形態においても、柱状導体52(図1、図2)、メタライズ層721(図3、図4)、接合材料931(図5、図6)及び封止材料113(図7)として、本発明に係る機能性材料を用いている。本発明に係る機能性材料によれば、第1金属複合粒子の融点T1(℃)と、第3金属複合粒子の融点T3(℃)との間の融点の差に起因する相互拡散の不均衡が、中間的な融点T2(℃)を持つ第2金属複合粒子によって緩和される結果、原子空孔(格子)の集積が回避され、カーケンダルボイドの発生が抑制される。
この点について、図8及び図9に示したSEM(Scanning Electron Microscope)像を参照して説明する。図8は、従来のSn-Cu系導電ペーストを用いて形成した配線のSEM像を示し、図9は本発明に係る機能性材料を用いて形成したメタライズ層(図3、図4)のSEM像を示している。
まず、従来のSn-Cu系導電ペーストを用いて形成した配線のSEM像を示す図8を参照すると、Cu結晶と、Sn結晶との間の界面に、CuSnの拡散層があり、CuSn層とCu結晶との界面のほぼ全体に沿って、ボイドが生じている。
これに対して、図9を参照すると、本発明に係る機能性材料を用いて形成したメタライズ層は、Cu結晶粒とSn結晶粒との間の界面に生じるCuSnの拡散層は、Cu結晶粒及びSn結晶粒の何れに対しても、その結晶粒形状に合わせた倣い形状を持ち、ボイドを生じることなく、連続している。CuSnの拡散層は、層厚が700nm以下のナノコンポジット構造を構成していることが、一つの特徴となっている。なお、図9において、Cu結晶粒領域における画像色の違いは、結晶方位の違いが現れたものである。
また、本発明に係る機能性材料を用いて形成したメタライズ層は、高温シェア強度試験において、高い高温保持信頼性を有する。この点について、図10を参照して説明する。図10は、300℃における高温シェア強度試験結果を示す図で、横軸に時間(h)をとり、縦軸にシェア強度(MPa)をとってある。曲線Aは、本発明に係る機能性材料を用いたメタライズ層(図3、図4)のシェア強度特性を示し、曲線Bは特許文献1に記載された導電ペーストを用いた配線のシェア強度特性を示し、曲線Cは、Au-12Ge系導電ペーストを用いた従来の配線のシェア強度特性を示している。
まず、特許文献1に記載された導電ペーストを用いて形成した配線は、曲線Bに示すように、シェア強度が、初期値30(MPa)と低く、400時間経過後には10(MPa)で低下してしまう。
また、Au-12Ge系導電ペーストを用いた従来の配線は、曲線Cに示すように、シェア強度特性が、初期値こそ、80(MPa)と高い値を示すものの、時間経過につれて、急激に低下し、500時間経過後には、約20(MPa)まで低下してしまう。
これに対して、本発明に係る機能性材料を用いたメタライズ層は、曲線Aに示すように、シェア強度特性が、初期値57(MPa)と高い値を示し、その後、500時間を経過しても、殆ど変わらないシェア強度特性を保持している。
これは、本発明に係る機能性材料を用いたメタライズ層が、ボイド、クラック、断線のほとんどない連続するメタライズ層となり、メタライズ層の充填度、緻密性が上がり、導電性が高く、機械的・物理的強度の高いメタライズ層を形成し得ることを示している。
図8〜図10は、本発明に係る機能性材料それ自体の特徴を示すものであるから、図8〜図10の実験データは、同じ機能性材料を用いた柱状導体(図1、図2)、接合材料(図5、図6)及び封止材料(図7)についても妥当する。
即ち、図1、図2の柱状導体52の内部では、図9に示したように、Cu結晶粒とSn結晶粒との間の界面に生じるCuSnの拡散層が、Cu結晶粒及びSn結晶粒の何れに対しても、その結晶粒形状に合わせた倣い形状を持ち、ボイドを生じることなく、連続する。
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
51 基板
52 柱状導体
53 電気絶縁層
71 基板
72 メタライズ配線
721 メタライズ層
73 電子部品
900 マザーボード
910 インターポーザ
921〜923 半導体チップ
931 接合材料
113 封止材料

Claims (6)

  1. 第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子のうちの少なくとも2種を含有する機能性材料であって、
    前記第1金属複合粒子、前記第2金属複合粒子及び前記第3金属複合粒子のそれぞれは、複数種の金属成分を含有しており、
    第1金属複合粒子の融点T1(℃)と、第2金属複合粒子の融点T2(℃)と、第3金属複合粒子のT3(℃)とは、T1>T2>T3の関係を満たす、機能性材料。
  2. 第1金属複合粒子、第2金属複合粒子及び第3金属複合粒子のうちの少なくとも2種を含有する機能性材料であって、
    前記第1金属複合粒子は、Cuと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含んでおり、
    前記第2金属複合粒子は、Snと、Cuと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含んでおり、
    前記第3金属複合粒子は、
    (a)Snと、Biと、Gaと、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含むか、または、
    (b)Snと、Biと、Inと、Sbと、Ga、Si、B、Ti、AlまたはAgの群から選択された少なくとも一種とを含む、
    機能性材料。
  3. 請求項1または2に記載された機能性材料であって、前記第1金属複合粒子、前記第2金属複合粒子又は前記第3金属複合粒子を、流動性分散媒中に分散させたものでなる、機能性材料。
  4. 半導体基板と、柱状導体とを含む電子デバイスであって、
    前記柱状導体は、請求項1乃至3の何れかに記載された機能性材料を用いて形成され、前記半導体基板に電気絶縁して充填されている、
    電子デバイス。
  5. 請求項4に記載された電子デバイスであって、電子素子を含み、
    前記電子素子は、配線導体、他の電子デバイス又は電子部品であって、その導体部分の少なくとも一部が、前記柱状導体の両端面の少なくとも一端面に拡散接合されている、
    電子デバイス。
  6. 請求項5に記載された電子デバイスであって、前記柱状導体の両端面の少なくとも一端面に、ナノコンポジット構造合金ろう材又はナノコンポジット構造微粉末を用いて、他の導体を液相拡散接合または固相拡散接合させてある、電子デバイス。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016051843A (ja) * 2014-09-01 2016-04-11 有限会社 ナプラ 3次元積層配線基板、電子機器、情報処理システム、及び、情報通信システム
JP2016171297A (ja) * 2015-03-12 2016-09-23 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
US9924592B2 (en) 2016-08-18 2018-03-20 Napra Co., Ltd. Three-dimensional laminated circuit board, electronic device, information processing system, and information network system
JP6357271B1 (ja) * 2017-10-25 2018-07-11 有限会社 ナプラ 柱状導体構造

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6042577B1 (ja) * 2016-07-05 2016-12-14 有限会社 ナプラ 多層プリフォームシート
US10385469B2 (en) 2017-09-11 2019-08-20 Toyota Motor Engineering & Manufacturing North America, Inc. Thermal stress compensation bonding layers and power electronics assemblies incorporating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094242A (ja) * 2000-09-14 2002-03-29 Denso Corp プリント多層基板の層間接続用材料およびこれを用いたプリント多層基板の製造方法
JP2002198654A (ja) * 2000-12-25 2002-07-12 Kyocera Corp 電気素子内蔵配線基板およびその製造方法
JP2003101219A (ja) * 2001-09-27 2003-04-04 Kyocera Corp 配線基板及びその製造方法
JP2004363052A (ja) * 2003-06-06 2004-12-24 Asahi Kasei Corp 導電性材料、導電性成形体、導電性成形体の製造方法
JP2011023497A (ja) * 2009-07-15 2011-02-03 Napura:Kk 回路基板及び電子デバイス

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5948533A (en) 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US5716663A (en) * 1990-02-09 1998-02-10 Toranaga Technologies Multilayer printed circuit
JP2967666B2 (ja) * 1992-12-08 1999-10-25 株式会社村田製作所 チップ型電子部品
US6207259B1 (en) * 1998-11-02 2001-03-27 Kyocera Corporation Wiring board
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
US7910837B2 (en) * 2007-08-10 2011-03-22 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
JP2012523091A (ja) 2009-04-02 2012-09-27 オーメット サーキッツ インク 混合された合金フィラーを含む伝導性組成物
US8415784B2 (en) * 2009-06-02 2013-04-09 Napra Co., Ltd. Electronic device, conductive composition, metal filling apparatus, and electronic device manufacturing method
JP2012174332A (ja) 2011-02-17 2012-09-10 Fujitsu Ltd 導電性接合材料、導体の接合方法、及び半導体装置の製造方法
JPWO2013038817A1 (ja) 2011-09-16 2015-03-26 株式会社村田製作所 導電性材料、それを用いた接続方法、および接続構造
JP5124693B1 (ja) 2012-04-24 2013-01-23 有限会社 ナプラ 電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094242A (ja) * 2000-09-14 2002-03-29 Denso Corp プリント多層基板の層間接続用材料およびこれを用いたプリント多層基板の製造方法
JP2002198654A (ja) * 2000-12-25 2002-07-12 Kyocera Corp 電気素子内蔵配線基板およびその製造方法
JP2003101219A (ja) * 2001-09-27 2003-04-04 Kyocera Corp 配線基板及びその製造方法
JP2004363052A (ja) * 2003-06-06 2004-12-24 Asahi Kasei Corp 導電性材料、導電性成形体、導電性成形体の製造方法
JP2011023497A (ja) * 2009-07-15 2011-02-03 Napura:Kk 回路基板及び電子デバイス

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016051843A (ja) * 2014-09-01 2016-04-11 有限会社 ナプラ 3次元積層配線基板、電子機器、情報処理システム、及び、情報通信システム
JP2016171297A (ja) * 2015-03-12 2016-09-23 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
US9924592B2 (en) 2016-08-18 2018-03-20 Napra Co., Ltd. Three-dimensional laminated circuit board, electronic device, information processing system, and information network system
JP6357271B1 (ja) * 2017-10-25 2018-07-11 有限会社 ナプラ 柱状導体構造
JP2019079965A (ja) * 2017-10-25 2019-05-23 有限会社 ナプラ 柱状導体構造

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