JP2014060330A - 圧電デバイス及びその使用方法 - Google Patents

Abstract

【課題】従来必要とされていた高電圧の印加による分極処理を不要とし、使用環境や経時による分極劣化を防止して安定した動作性能を確保する。
【解決手段】圧電デバイス(10)は、圧電材料のバイポーラ分極−電界（Pr-E）ヒステリシス特性が非対称となる偏りを持ち、絶対値の小さい方の第１の抗電界をEc1、絶対値の大きい方の第２の抗電界をEc2とし、抗電界の偏り率を〔（Ec2＋Ec1）/（Ec2−Ec1）〕×100［％］と定義するとき、偏り率が２０％以上である圧電体膜(42)が用いられ、第１の抗電界よりも小さい電界強度で動作する圧電素子部（28）を備える。また、圧電デバイス(10)は、当該デバイスの動作性能を保つために、デバイスを動作させる電界強度よりも大きく、かつ第１の抗電界の絶対値｜Ec１|の３倍以下の電界強度となる電圧を印加して圧電体膜(42)の分極状態を回復させるリフレッシュ電圧印加回路(36)を備える。
【選択図】図１

Description

本発明は圧電デバイス及びその使用方法に係り、特に圧電アクチュエータ、加速度センサ、角速度センサなど圧電体膜の圧電効果や逆圧電効果を利用して動作する圧電素子を用いたデバイスの構成及びその圧電デバイスの動作性能を保つための方法に関する。

チタン酸ジルコン酸鉛（ＰＺＴ）などの圧電体膜を用いた圧電アクチュエータや圧電センサは広く知られている。従来のＰＺＴ膜は所要の圧電性能を得るために、デバイスの製造プロセスにおいて分極処理が必要であった。特許文献１では、圧電部品に用いられる圧電体を分極するために、圧電部品の製造工程において加熱（エージング）を行い、抗電界の２〜２．５倍の印加電圧にて処理することが開示されている（特許文献１の請求項１）。また、一般的には圧電材料の分極処理の条件として抗電界の３倍以上の印加電圧が必要であると記載されている（特許文献１第１頁右欄）。

特許文献２では、圧電振動ジャイロ用振動子の分極方法が記載されており、同文献２によれば、電極間に高電界を印加して空気中で分極処理を施すことが提案されている（特許文献２の請求項２、３）。

特許文献３では、圧電素子部品の分極処理の温度をリフロー温度よりも高温で行うことが記載されている（特許文献３の請求項１）。

特許文献４では、非対称なバイポーラ分極−電界曲線（Ｐｒ−Ｅヒステリシス）の分極特性をもつ圧電体膜を用いた圧電アクチュエータとその駆動方法が提案されている。

特開平４−８２３０９号公報 特開２００７−４０８７９号公報 特開２００５−３４０６３１号公報 特開２０１１−７８２０３号公報

特許文献１〜３に示されているような従来の圧電材料では、デバイス化した後にハンダリフロー工程などを経ると、圧電体膜が脱分極（減分極）するため、できる限り低い温度でリフローなどのプロセス工程を進め、圧電体の特性低下を最小限に抑えるか、或いは、リフローなどの高温プロセス後に再度の分極処理を行う必要があった。

その一方で、特許文献４に示されているように、ＮｂをドープしたＰＺＴ膜は分極処理を経ずに（未分極処理状態にて）圧電定数が良好である（特許文献４）。この材料は、加熱しても容易には脱分極しないため成膜後のプロセスに温度制限がなく扱いやすいという利点がある。

しかしながら、ＮｂドープＰＺＴ膜を用いたデバイスであっても、例えば、途中のプロセスで脱分極する方向でプラズマ処理されたり、故意によらず逆分極方向の電界が印加されたり（例えば、真空装置内の静電チャック）、高温の使用環境や長時間の使用での劣化などによって、脱分極し、十分な性能が引き出せないという場合がある。

また、特許文献４は、圧電体膜の抗電界よりも十分に大きな電界強度の駆動電圧を印加するアクチュエータの駆動方法を提案しているが、センサとして用いる場合の駆動方法や微小な電位での駆動については記載されていない。さらに、非対称な分極特性を持つセンサ駆動とリフローとの関係も記載されていない。

本発明はこのような事情に鑑みてなされたものであり、上記の課題に着目し、従来必要とされていた高電圧の印加による分極処理を不要とし、使用環境や経時による分極劣化を防止して安定した動作性能を確保できる信頼性の高い圧電デバイス及びその使用方法を提供することを目的とする。

前記目的を達成するために、次の発明を提供する。

（第１態様）：第１態様に係る圧電デバイスは、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電デバイスにおいて、圧電材料のバイポーラ分極−電界（Ｐｒ−Ｅ）ヒステリシス特性がゼロ電界の軸を基準としたときに非対称となる偏りを持ち、圧電材料における抗電界のうち、絶対値の小さい方の第１の抗電界をＥｃ１、絶対値の大きい方の第２の抗電界をＥｃ２とし、抗電界の偏り率を〔（Ｅｃ２＋Ｅｃ１）/（Ｅｃ２−Ｅｃ１）〕×１００［％］と定義するとき、抗電界の偏り率が２０％以上である圧電体膜が用いられ、第１の抗電界よりも小さい電界強度で動作する圧電素子部と、圧電体膜の分極状態を回復させて圧電デバイスの動作性能を保つために、前記動作させる前記電界強度よりも大きく、かつ前記第１の抗電界の絶対値｜Ｅｃ１|の３倍以下の電界強度となる電圧を印加するリフレッシュ電圧印加回路と、を備える。

この態様によれば、従来必要とされていた高電圧の印加による分極処理が不要であり、使用環境や経時によって脱分極が発生した場合でも、比較的に低電圧の電圧印加によって分極状態を回復することができる。これにより、デバイスの性能を維持／回復することができ、安定した動作性能を確保できる。

（第２態様）：第１態様に記載の圧電デバイスにおいて、圧電体膜の偏り率が７０％以上であることが好ましい。

偏り率が大きいほど、第１の抗電界の値が小さい値となる。かかる態様によれば、より低い電圧で分極状態の回復処理（リフレッシュ処理）が可能である。

（第３態様）：第１態様又は第２態様に記載の圧電デバイスにおいて、圧電素子部を駆動する駆動電圧を圧電素子部に供給する駆動回路及び圧電素子部から得られる電圧信号を検出する検出回路のうち少なくとも一方の回路を備える構成とすることができる。

アクチュエータデバイスは、逆圧電効果を利用して動作する圧電素子と、その駆動回路を備える。センサデハイスは、圧電効果を利用して動作する圧電素子と、その検出回路を備える。また、センサデバイスの種類によっては、逆圧電効果を利用して動作する駆動用の圧電素子と、圧電効果を利用して動作する検出用の圧電素子とを組み合わせた圧電素子部と、駆動回路及び検出回路とを備える構成もある。

（第４態様）：第３態様に記載の圧電デバイスにおいて、リフレッシュ電圧印加回路は、駆動回路及び検出回路のうち少なくとも一方の回路に組み込まれている構成とすることができる。

リフレッシュ電圧を出力する機能を駆動回路や検出回路に組み込む回路構成とすることができる。

（第５態様）：第３態様又は第４態様に記載の圧電デバイスにおいて、駆動回路及び検出回路のうち少なくとも一方の回路と、リフレッシュ電圧印加回路とを含んだ電子回路部が集積回路で構成されるものとすることができる。

例えば、電子回路部をＡＳＩＣ（Application Specific Integrated Circuit）で構成することができる。

（第６態様）：第１態様から第５態様のいずれか１項に記載の圧電デバイスにおいて、リフレッシュ電圧印加回路から圧電素子部に供給する電圧の大きさは５Ｖ以下であるものとすることが好ましい。

ＡＳＩＣの設計を考慮すると、リフレッシュ電圧の大きさは５Ｖ以下であることが好ましく、より好ましくは３Ｖ以下、さらに好ましくは、１．５Ｖ以下である。

（第７態様）：第１態様から第６態様のいずれか１項に記載の圧電デバイスにおいて、圧電素子部は、第１電極と、圧電体膜と、第２電極とが積層された積層構造を有し、リフレッシュ電圧印加回路は、第１電極を接地したときに、第２電極にマイナス電圧を印加する構成とすることができる。

圧電体膜の分極方向によって、印加する電圧の極性は適宜選択できるが、例えば、基板上に下部電極（第１電極に相当）、圧電体膜、上部電極（第２電極に相当）が積層された圧電素子構造において、下部電極を接地し、上部電極にマイナス電圧を印加してリフレッシュ処理（分極状態を回復させる処理）を行う構成とすることができる。

（第８態様）：第１態様から第７態様に記載の圧電デバイスにおいて、圧電体膜がペロブスカイト型の酸化物である構成とすることができる。

（第９態様）：第１態様から第８態様に記載の圧電デバイスにおいて、圧電体膜が、次の一般式（Ｐ−１）で表される１種又は複数種のペロブスカイト型酸化物（不可避不純物を含んでいても良い。）からなる構成とすることができる。

一般式 Ｐｂ_ａ（Ｚｒ_ｂ１Ｔｉ_ｂ２Ｘ_ｂ３）Ｏ_３・・・（Ｐ−１）
（式（Ｐ−１）中、ＸはＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素である。ａ＞０、ｂ１＞０、ｂ２＞０、ｂ３≧０。ａ≧１．０であり、かつｂ１＋ｂ２＋ｂ３＝１．０である場合が標準であるが、これらの数値はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。）
かかる材料は、良好な圧電特性を示し、センサ用途、アクチュエータ用途のデバイスに好適である。

（第１０態様）：第９態様に記載の圧電デバイスにおいて、圧電体膜のＸがＮｂであり、ｂ３が０．０５以上０．３以下であることが好ましい。

（第１１態様）：第９態様又は第１０態様に記載の圧電デバイスにおいて、圧電体膜のＸがＮｂ、Ｂｉのうち少なくとも１種の金属元素であることが好ましい。

（第１２態様）：第９態様から第１１態様のいずれか１項に記載の圧電デバイスにおいて、圧電体膜の一般式（Ｐ−１）中のａが１．１以上であることが好ましい。

（第１３態様）：第１態様から第１２態様のいずれか１項に記載の圧電デバイスにおいて、圧電素子部は、逆圧電効果を利用して動作する駆動用の圧電素子と、圧電効果を利用して動作する検出用の圧電素子と、を含み、駆動用の圧電素子を所定の駆動電圧で駆動したときに検出用の圧電素子から出力される検出電圧が基準値よりも低い場合にリフレッシュ電圧印加回路から圧電素子部に電圧を印加する制御手段を備える構成とすることができる。

かかる態様によれば、脱分極による性能劣化を自動的に判別して、リフレッシュ処理の実施の要否を制御することができ、一定のデバイス性能を保つことができる。

（第１４態様）：第１４態様に係る圧電デバイスの使用方法は、圧電材料のバイポーラ分極−電界（Ｐｒ−Ｅ）ヒステリシス特性がゼロ電界の軸を基準としたときに非対称となる偏りを持ち、圧電材料における抗電界のうち、絶対値の小さい方の第１の抗電界をＥｃ１、絶対値の大きい方の第２の抗電界をＥｃ２とし、抗電界の偏り率を〔（Ｅｃ２＋Ｅｃ１）／（Ｅｃ２−Ｅｃ１）〕×１００［％］と定義するとき、抗電界の偏り率が２０％以上である圧電体膜を用い、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して第１の抗電界よりも小さい電界強度で動作させる圧電デバイスの使用方法であって、圧電デバイスの動作性能を保つために、動作させる電界強度よりも大きく、かつ第１の抗電界の絶対値｜Ｅｃ１|の３倍以下の電界強度となる電圧を印加して圧電体膜の分極状態を回復させる。

この方法によれば、脱分極による圧電デバイスの性能劣化を防止することができ、デバイスの動作性能を維持して安定した性能を確保できる。

本発明によれば、従来必要とされていた高電圧の印加による分極処理が不要であり、使用環境や経時などによる分極劣化を防止してデバイス性能を保つことができる。これにより、安定性及び信頼性の高い圧電デバイスを提供することができる。

本発明の実施形態に係る圧電デバイスの構成例を示す図 圧電体膜のバイポーラ分極−電界ヒステリシス（Ｐｒ−Ｅヒステリシス）特性の一例を示す図 作製したジャイロセンサの平面図 図３のＡ−Ａ断面図 予備実験の結果をまとめたグラフ 従来の圧電体膜（真性ＰＺＴ）のＰｒ−Ｅヒステリシス特性を示す図 従来の圧電体膜（真性ＰＺＴ）を用いた電子機器の製造プロセスの手順を示したフローチャート 従来の圧電体膜（真性ＰＺＴ）を用いた電子機器の製造プロセスの手順を示したフローチャート 本実施形態の圧電体膜（Ｎｂ−ＰＺＴ）のＰｒ−Ｅヒステリシス特性を示す図 本実施形態に係る圧電デバイスの製造方法とその使用方法を示すフローチャート 実施例１、２及び比較例１、２について得られた結果をまとめた図表 本発明の他の実施形態を示す構成図

以下、添付図面に従って本発明の実施形態について詳細に説明する。

図１は本発明の実施形態に係る圧電デバイスの構成例を示す図である。ここでは、ジャイロセンサや角速度センサとして用いられるセンサデバイスの要部構成を例示する。この圧電デバイス１０は、振動部１２を構成する基板１４の上に駆動用の圧電素子２０、２２と、検出用の圧電素子２６とが設けられたセンサ素子部２８（「圧電素子部」に相当）を備えている。また、圧電デバイス１０は、センサ素子部２８と電気的に接続された電子回路部３０を備えている。圧電デバイス１０は、センサ素子部２８と電子回路部３０とを含んでパッケージ化された（図示せぬパッケージ部材で覆われた）センサユニットとして構成することができる。

センサ素子部２８における駆動用の圧電素子２０、２２は、逆圧電効果を利用して動作し、電気信号（駆動電圧）から機械的応力に変換する。検出用の圧電素子２６は、圧電効果を利用して動作し、機械的応力を電気信号に変換する。

電子回路部３０は、駆動用の圧電素子２０、２２に対して駆動電圧を供給する駆動回路３２と、検出用の圧電素子２６から得られる電圧信号（検出電圧）を検知する検出回路３４と、デバイスの動作性能を保つために圧電素子２０、２２、２６に対して分極状態を維持／回復するためのリフレッシュ処理（分極回復処理）用の電圧（本明細書において「リフレッシュ電圧」という。）を供給するリフレッシュ電圧印加回路３６と、を含んでいる。

電子回路部３０は、ＡＳＩＣ（Application Specific Integrated Circuit）に代表される集積回路で構成することができる。図１では、説明の便宜上、駆動回路３２、検出回路３４、リフレッシュ電圧印加回路３６をそれぞれ別々のブロックとして記載したが、駆動回路３２にリフレッシュ電圧印加機能を組み込むことも可能であるし、検出回路３４にリフレッシュ電圧印加機能を組み込むことも可能である。

センサ素子部２８の圧電素子２０、２２、２６は、支持層としての基板１４上に、下部電極４０（「第１電極」に相当）、圧電体膜４２、上部電極４４（「第２電極」に相当）がこの順で順次積層された積層構造を有する。なお、図１や他の図面に示す各層の膜厚やそれらの比率は、説明の都合上、適宜変更して描いており、必ずしも実際の膜厚や比率を反映したものではない。また、本明細書では、積層構造を表現するにあたり、基板１４の表面から基板厚み方向に離れる方向を「上」として表現する。図１では基板１４を水平に保持した状態で基板１４の上面に、下部電極４０、圧電体膜４２、上部電極４４が順次重ねられている構成となっているため、重力の方向（図１の下方）を下方向としたときの上下の関係と一致している。ただし、基板１４の姿勢を傾けたり、反転させたりすることも可能である。基板１４の姿勢に依存する積層構造の積み重ね方向が必ずしも重力の方向を基準とする上下方向と一致しない場合についても、積層構造の上下関係を混乱なく表現するために、基板１４の面を基準にして、その面から厚み方向に離れる方向を「上」と表現する。例えば、図１の上下を反転させた場合であっても、基板１４上に下部電極４０が形成され、その上に圧電体膜４２が積層されるという表現で記述される。

基板１４の材料としては、特に制限はなく、例えば、シリコン（Ｓｉ）、酸化シリコン、ガラス、ステンレス（ＳＵＳ）、イットリウム安定化ジルコニア（ＹＳＺ）、アルミナ、サファイヤ、ＳｉＣ，及びＳｒＴｉＯ_３等を用いることができる。また、基板１４としては、シリコン基板上にＳｉＯ_２膜とＳｉ活性層とが順次積層されたＳＯＩ（Silicon on Insulator）基板等の積層基板を用いてもよい。

下部電極４０や上部電極４４の組成についても、特に制限なく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ａｇ（銀）、Ｉｒ（イリジウム）、Ａｌ（アルミミウム）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、ＴｉＮ（窒化チタン）、ＩｒＯ_２、ＲｕＯ_２、ＬａＮｉＯ_３、及びＳｒＲｕＯ_３等の金属又は金属酸化物、及びこれらの組み合わせなどを用いることができる。

その中でも特に、下部電極４０は、白金族の金属を含む構成が好ましい。また、基板１４との密着性を高めるために、密着層としてＴｉやＴｉＷなどを用いる構成が好ましく、この密着層の上に白金族の金属を積層して形成する態様がさらに好ましい。

上部電極４４は、ワイヤーボンディングや異方性導電膜（ＡＣＦ；anisotropic conductive film）などを利用して、ＡＳＩＣ（電子回路部３０）や他の電子回路（リード配線パターンなどを含む）と電気的な接続が行われる。このため、上部電極４４の最上層（最表面層）はワイヤーボンディング性に優れた材料であることが望ましい。その条件としては比較的、低融点の金属が好ましい。目安として、融点が１５００度以下の金属が望ましく、例えば、Ａｌ、Ａｕ、Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉのうちいずれかを含むものである構成が好ましい。

＜デバイス構造に関する変形例１＞
図１では各圧電素子２０、２２、２６が素子単位で個別に分離加工された形態を示し、下部電極４０、圧電体膜４２、上部電極４４について素子単位で分離されている構成を示したが、下部電極４０や圧電体膜４２については素子毎に個別に分離加工しない形態も可能である。例えば、図１に示した複数の圧電素子２０、２２、２６について共通の下部電極（パターニングされていない共通の電極層）とすることができる。また、圧電体膜４２についても複数の圧電素子２０、２２、２６について個別に分離加工されていない一体の圧電体膜として構成することができる（例えば、特許文献２の図１、図３参照）。圧電素子２０、２２、２６に対応して上部電極４４がパターニング（分離形成）されていることにより、上部電極４４と対向する下部電極４０との間に挟まれる圧電体膜４２の部分が圧電活性部として機能する。

＜デバイス構造に関する変形例２＞
図１では、センサ素子部２８として、２つの駆動用の圧電素子２０、２２と、１つの検出用の圧電素子２６とを組み合わせた構成を記載したが、圧電素子の個数、駆動用と検出用の組み合わせの有無やその個数比率、圧電素子の配置形態などについては本例に限定されず、デバイスの用途や仕様に応じて様々な設計が可能である。例えば、後述する音叉型のジャイロセンサ（図３及び図４）では、図１に示した構成の振動部１２を複数備えている。また、特許文献２に記載されているジャイロセンサのように、中央部に駆動用の電極を配置し、その両側に検出用の電極を配置する形態も可能である。

構造によらず様々な圧電デバイスに適用可能である。

或いはまた、図１の構成から、駆動用の圧電素子２０、２２及び駆動回路３２を省略した圧電センサデバイスの形態も可能である。また、図１の構成から検出用の圧電素子２６や検出回路３４を省略した圧電アクチュエータデバイスの形態も可能である。

＜圧電材料について＞
圧電体膜４２としては、下記一般式（Ｐ−１）で表される１種又は複数種のペロブスカイト型酸化物からなる（不可避不純物を含んでいてもよい。）圧電体膜が用いられる。

Ｐｂａ（Ｚｒ_ｂ１Ｔｉ_ｂ２Ｘ_ｂ３）Ｏ_３・・・（Ｐ−１）
式（Ｐ−１）中、ＸはＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素である。ａ＞０、ｂ１＞０、ｂ２＞０、ｂ３≧０。ａ≧１．０であり、かつｂ１＋ｂ２＋ｂ３＝１．０である場合が標準であるが、これらの数値はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。

一般式（Ｐ−１）で表されるペロブスカイト型酸化物は、ｂ３＝０のときチタン酸ジルコン酸鉛（ＰＺＴ）であり、ｂ３＞０のとき、ＰＺＴのＢサイトの一部をＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素であるＸで置換した酸化物である。

Ｘは、ＶＡ族、ＶＢ族、ＶＩＡ族、及びＶＩＢ族のいずれの金属元素でもよく、Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，及びＢｉからなる群より選ばれた少なくとも１種であることが好ましい。

被置換イオンの価数よりも高い価数を有する各種ドナーイオンを添加したＰＺＴでは、真性ＰＺＴよりも圧電性能等の特性が向上することが知られている。

例えば、ＸがＮｂである場合、ｂ３が０．０５以上０．３以下であることが好ましい。

本実施形態における圧電体膜４２の一具体例として、例えば、Ｎｂを原子組成百分率で１２％ドープしたチタン酸ジルコン酸鉛（ＰＺＴ）薄膜を用いることができる。スパッタリング法等によってＮｂを１２％ドープしたＰＺＴを成膜することにより、圧電定数ｄ３１＝２５０ｐｍ／Ｖという高い圧電特性を持つ薄膜を安定的に作製できる。なお、バルクの圧電体を基板に接合し、研磨してもよいが、この方法では圧電体を薄膜化するのが難しいために変位量が小さくなる上に、研磨中における破壊などによる歩留まりが小さいといった問題がある。このようなことを鑑みると、気相成長法やゾルゲル法などにより基板上に圧電薄膜を直接成膜する構成が好ましい。特に、本実施形態の圧電体膜４２としては、膜厚が５μｍ以下の厚さの薄膜であることが好ましい。膜厚が薄いほど印加電圧を低くすることができるため、より好ましくは、膜厚が３μｍ以下とする。後述する予備実験や実施例１では圧電体膜として、スパッタリング法によって成膜された２μｍ厚の圧電薄膜を使用しているが、これに限定されるものではない。圧電体膜の膜厚を１μｍ〜１．５μｍとすることも可能である。

＜成膜方法について＞
圧電体膜４２の成膜方法としては気相成長法が好ましい。例えば、スパッタ法の他、イオンプレーティング法、ＭＯＣＶＤ法（有機金属気相成長法）、ＰＬＤ法（パルスレーザー堆積法）など、各種の方法を適用し得る。また、気相成長法以外の方法（例えば、ゾルゲル法など）を用いることも考えられる。

本実施形態では、ＮｂをドープしたＰＺＴ膜を用いる例を説明する。以下、圧電体膜４２を「ＮｂドープＰＺＴ膜」と呼ぶ場合がある。

＜圧電体膜の特性について＞
図２は、圧電体膜４２のバイポーラ分極−電界ヒステリシス（Ｐｒ−Ｅヒステリシス）特性を示したものである。図２の横軸は駆動電圧（電界）、縦軸は分極を示す。なお、横軸の駆動電圧は、圧電体膜の電圧印加方向の厚みと電界の積で表されるため、駆動電圧の値を圧電体の厚みで除算すれば電界の値となる。図２中の「Ｖ１」は、正電界側の抗電界と圧電体膜の電圧印加方向の厚みとの積であり、「Ｖ２」は、負電界側の抗電界と圧電体膜の電圧印加方向の厚みとの積である。

図２に示すように、ＮｂドープＰＺＴ膜は、負電界側と正電界側とにそれぞれ抗電界点を有し、残留分極を示すｙ軸（ゼロ電界の位置）に対して非対称な（正電界側に偏った）Ｐｒ−Ｅヒステリシス特性を有する。図２において、負電界側の抗電界Ｅｃ１と正電界側の抗電界Ｅｃ２とは｜Ｅｃ１｜＜Ｅｃ２の関係がある。このように正電界側に偏った非対称Ｐｒ−Ｅヒステリシスを有する圧電体膜では、正電界を印加した場合は抗電界Ｅｃ２が大きいため分極されにくく、負電界を印加した場合は抗電界Ｅｃ１の絶対値が小さいため分極されやすい。

つまり、正負の抗電界のうち、抗電界値の絶対値が小さい側の極性の電界印加により駆動させることにより（図２の場合、マイナス電界による駆動）、大きな圧電性能を得ることができる。図２のようなＰ−Ｅヒステリシス特性の偏りを持つ圧電材料を用いた圧電デバイス１０は、絶対値が小さい方の抗電界（Ｅｃ１）より小さい値の範囲内で圧電素子を動作させる。

Ｐｒ−Ｅヒステリシスの「偏り率」を以下の［式１］で定義すると、図２に示されるＰ−Ｅヒステリシスの偏り率は約７５％である。

［式１］ 〔（Ｅｃ２＋Ｅｃ１）／（Ｅｃ２―Ｅｃ１）〕×１００ （％） …（１）
このように、Ｐｒ−Ｅヒステリシス曲線が全体的に右に（正電界側に）偏った形となる圧電体膜４２は分極処理を実施しない状態で、予め分極されている。

なお、本実施形態では正電界側に偏ったＰｒ−Ｅヒステリシス特性を有しているため［式１］で計算される値が「偏り率」となるが、逆に負電界側に偏ったＰｒ−Ｅヒステリシス特性を有している圧電体においては、偏り率は［式１］で得られる値の絶対値となる。

なお、正電界側に偏ったＰｒ−Ｅヒステリシス特性を有している場合、駆動電圧の方向は負電界側に偏ったＰｒ−Ｅヒステリシス特性を有している場合と逆方向になる。

Ｐｒ−Ｅヒステリシスの偏り率は圧電体膜におけるＮｂドープ量（すなわち、一般式（Ｐ−１）中の「Ｘ」元素のドープ量）と相関がある。ＮｂやＢｉなどの元素のドープ量を増やすほど、偏り率が増加する。また、一般式（Ｐ−１）中における「Ｐｂ」の量が多いほど偏り率が増加する傾向を示す。一般式（Ｐ−１）の「ａ」の値が１．１以上のＰｂ過剰な状態であることが好ましい。

なお、圧電材料中のＮｂ量の上限については、実用に適した圧電体膜を成膜できるか否かという観点で決定される。一般にＮｂのドープ量を増やすと圧電性能が向上するが、Ｎｂドープ量が過剰に多くなると、応力の関係でクラックが発生しやすい傾向にある。膜厚が薄ければクラックは発生しにくいため、実際に使用される圧電体膜の膜厚にも依存してＮｂのドープ量が決定される。携帯電話機やインクジェットプリンタなど一般的な電子機器への適用を想定した圧電アクチュエータや圧電センサの場合、圧電体膜の膜厚は概ね１μm〜５μm程度であり、Ｎｂドープ量の上限は概ね２０at％（原子組成百分率；at%）程度とされる。すなわち、圧電体膜４２のＮｂドープ量として、好ましくは６at%以上２０at%以下である。

＜予備実験の内容＞
基板１４としてのＳＯＩウエハ上に下部電極を形成し、下部電極の上に重ねてＮｂを１２％ドープしたＰＺＴ（ＮｂドープＰＺＴ）を２μｍ厚形成した。さらに、ＮｂドープＰＺＴ膜の上に上部電極を形成し、ドライエッチングなどの半導体加工プロセスを用いて目的のデバイス形状に加工を行い予備実験用の角速度センサ素子（ジャイロセンサ）を作製した。

図３は予備実験のために作製したジャイロセンサの平面図、図４は図３のＡ−Ａ断面図である。このジャイロセンサは、特開２０１１−５９１２５号公報に開示されている構造と同様のものである。図３及び図４は同公報における図１及び図２を援用した図面であり、図中の符号についても同公報の記載と同一の符号を用いた。符号１は基板、２は振動部、３は振動部２を支持している固着部である。４は下部電極、５は圧電体、６は駆動電極、７は検出電極、８は保護膜、９は外部の電気回路（図３中不図示、図１の電子回路部３０に相当）と接続するための接続電極である。

図３の基板１、振動部２、下部電極４、圧電体５がそれぞれ図１の基板１４、振動部１２、下部電極４０、圧電体膜４２に対応している。また、図３の駆動電極６は図１における駆動用の圧電素子２０、２２の上部電極に対応し、図３の検出電極７は図１における検出用の圧電素子２６の上部電極に対応している。

特開２０１１−５９１２５号公報にも記載されているとおり、このジャイロセンサは、２本一対の柱状の振動部２と、振動部２を支持する固着部３とを備えており、それぞれの振動部２の上面には２つの駆動電極６と１つの検出電極７が形成されている。

各振動部２の２つの駆動電極６に交流電圧を印加することにより、固有振動数で屈曲運動させることができる。１本の振動部２における２本の駆動電極６への電圧印加の位相を１８０度ずらす等の工夫をすることによって、振動部２を図３の紙面左右方向へ励振させることができる。２本の振動部２を略平行な状態に振動させるのではなく、閉じたり開いたりすりように振動させる。このような振動を行っているときに、当該ジャイロセンサを振動部２の長手方向に平行な軸周りに角速度運動させると、コリオリの力により、振動部２が歪み、これにより検出電極７に電位が生じる。この信号を外部の回路で増幅し処理することにより、角速度を検出できる。

（予備実験１）
作製したジャイロセンサの分極度を調べるために、当該作製したデバイスについて、初期の分極処理を実施しないまま、駆動電極６に０．１４Ｖの駆動電圧を印加して駆動しながら、検出電極７より得られる出力電圧を検出した。検出電極に印加する電圧（リフレッシュ電圧）を変化させながら、出力される電圧をプロットして、−２０Ｖ（−１００ｋＶ／ｃｍ）の電界強度の時の出力を「１」として規格化した。

図５中の黒塗り四角形印で示した点が規格化後の分極度のプロット点を示すものである。この予備実験１の結果から、本例の圧電体膜は、分極処理を実施しない状態で（未分極処理の状態で）、ほぼ分極されている（初期状態で分極が概ね揃っている）ことがわかった。つまり、このような圧電材料を用いることにより、従来必要とされていた分極処理（圧電性能を出すための初期の分極処理）が不要となる。

（予備実験２）
次に、予備実験１で用いた圧電体膜を逆方向に分極処理して、同様の実験を行った。すなわち、初期状態で得られている分極の方向とは逆方向に＋２０Ｖの電圧を１分間印加した後、上記予備実験１と同様の実験を行った。これは、初期状態（未分極処理状態）で分極状態が揃っている圧電体膜を予め故意に逆分極させた状態とし（脱分極状態に相当）、これにリフレッシュ電圧を印加して分極状態が回復するか否かを調べる実験となっている。図５中の三角形印で示したプロット点が予備実験２の実験結果を示すものである。

図５によれば、同図中破線で示した−１０ｋＶ／ｃｍの電界の付近で急激に分極度が変化しており、１０ｋＶ／ｃｍ以上の電界強度の電界を印加すると、分極度が０．８を越える（分極状態が８０％以上回復する）。つまり、１０ｋＶ／ｃｍ未満の電界強度の電界印加では分極状態を十分に回復できておらず、１０ｋＶ／ｃｍ以上の電界強度の電界を印加しなければ８０％以上の分極が回復しないことがわかった。この１０ｋＶ／ｃｍという値は、従来の圧電材料（真性ＰＺＴ）の分極処理に必要な電界強度よりも充分に低い値である。なお、分極処理の継続時間は１分間としたが、実際には分極処理における電圧の印加継続時間は１秒程度あれば十分である。

＜圧電デバイスの性能維持／回復のための再分極の処理について＞
本実施形態で用いる圧電体膜は上記のように初期の状態で（成膜したままの未分極処理状態で）予め分極状態が整っており、従来の分極処理を実施することなく、所要の圧電性能が実現されている。ただし、圧電体膜を加工する際のプロセスにおいて、様々な要因で脱分極する可能性がある。例えば、ウエハを吸着する静電チャックを用いると、膜面に大きな電界が印加されるため逆分極される可能性がある。あるいは、プラズマ中に晒されることにより、条件によっては膜面に電位が印加され逆分極される可能性がある。さらに、デバイス化された後にリフロー処理にて高温に晒されている状態では少なくとも脱分極のリスクがある。

また、最終商品として完成した圧電デバイスを、デバイスとして長期間使用していると、その使用方法や使用環境によっては僅かずつでも脱分極する可能性がある。圧電体膜が脱分極してしまうと、センサ感度やアクチュエータ特性（すなわち、デバイスとしての動作特性）が変わるため何らかの校正をする必要がある。

以上のような脱分極による性能劣化を避けるために、本実施形態の圧電デバイスでは、圧電素子にリフレッシュ電圧を印加して分極状態を回復させ、デバイス性能を保つ機能を備えている。

＜従来の構成との比較＞
（従来方法）
図６は従来の圧電体膜（真性ＰＺＴ）のＰｒ−Ｅヒステリシス特性を示す図である。横軸は電界（単位は［ｋＶ／ｃｍ］）、縦軸は残留分極（単位は［μＣ／ｃｍ^２］）を示す。図６に示すように、従来のＰＺＴ膜のＰｒ−Ｅヒステリシス特性は、限定に対して概ね対称である。

このような従来のＰＺＴ膜を用いた圧電素子を例えばインクジェットプリンタの吐出エネルギー発生素子として用いる場合には、図６中の矢印Ａで示したように、負極側の抗電界を少し超える（絶対値として大きい）電界を印加して駆動することになる。脱分極が発生した状態でこのような駆動電圧（電界）を印加しても分極状態は十分に回復しない（元の分極状態に戻らない）。つまり、脱分極の状態を元の分極状態に戻すためには、抗電界の２〜３倍の絶対値となる大きい電界（電圧）の印加が必要である（特許文献１）。

その一方、ジャイロセンサなどの微小電圧で駆動する用途の場合は、図６中の矢印Ｂで示したように、非常に小さい電界で動作させるＡＳＩＣが用いられる。このような微小電圧に対応したＡＳＩＣで分極処理を行うことはできず、分極処理を行うには駆動電圧よりも遙かに大きい電圧が必要となる。

図７及び図８は、従来の圧電膜（ＰＺＴ）を用いた電子機器の製造プロセスの手順を示したフローチャートである。図７はシリコン（Ｓｉ）デバイス加工前に分極処理を実施するフロー、図８はＰＺＴ膜形成直後に分極処理を実施するフローである。

図７の例は、シリコン（Ｓｉ）の基板上に下部電極を形成した後（ステップＳ２１０〜Ｓ２１２）、下部電極上にＰＺＴ膜を形成する（ステップＳ２１４）。その上に上部電極を形成してパターニングを行い、目的の積層構造を形成した後に（ステップＳ２１６）、シリコン層を所望の形状及び厚さに加工する（ステップＳ２１８）。その後、分極処理を行い（ステップＳ２２０）、所要の分極状態を達成する。分極処理後、ダイシングによってウエハから個別の素子単位に分離し（ステップＳ２２２）、ワイヤーボンディングによる集積回路との接続を行い（ステップＳ２２４）、パッケージ化を行う（ステップＳ２２６）。パッケージ化されたデバイスは、電子回路基板に実装され、ハンダリフロー処理が行われる（ステップＳ２２８）。こうして、デバイスが搭載された電子回路基板が作製され、その後組み立て工程を経て、最終商品（電子機器）が製造される（ステップＳ２３０）。

図８では、図７で説明したフローと同一又は類似する工程には同一のステップ番号を付した。図８の例は、ステップＳ２１４で示したＰＺＴ膜形成工程の後に、分極処理（ステップＳ２１５）が実施され、その後、上部電極の形成及びパターン化の工程（ステップＳ２１６）が行われる。以後の処理は図７と同様である。

図７、図８に示したように、従来、分極処理（図７のステップＳ２２０、図８のステップＳ２１５）は、最終商品（電子機器）になる手前で行われていた。

しかしながら、これでは最終商品の使用環境（例えば、高い温度下に置かれる、長期間の使用など）によって脱分極が発生し、デバイスの性能バラツキの原因になっていた。また、最終商品で分極処理を行うためには数十ボルトから数百ボルト程度の大きな電圧を印加する必要があり、このような高電圧の供給は駆動用ＡＳＩＣでは困難かつ、配線の耐圧を越えてしまうという問題がある。

一般的に駆動用のＡＳＩＣは消費電力の関係から携帯電話等のモバイル機器用途には低い方が好ましい。ＡＳＩＣの出力電圧は各社の仕様によって異なるが、例えば、モバイル機器用途では一般的には５Ｖ以下のものが用いられる。そのため、仮に、当該機器内で５Ｖ以上の電圧を印加するためにはチャージポンプなどの特別な工夫が必要となり、コストアップの要因となる。さらに、高い電圧を出力するためのＡＳＩＣはサイズが大きくなったりし、問題である。

（本発明の実施形態）
これに対し、本実施形態では、図２で説明したように、Ｐｒ−Ｅヒステリシス特性が非対称に偏っている圧電体を用いており、従来のものより、はるかに低い電圧で分極処理が可能となっている。また、図１で説明したとおり、最終製品の電子回路部３０にリフレッシュ電圧印加のための機能を組み入れることで使用環境に依存せずに長期間安定した性能を発揮できる。

図９は本実施形態の圧電体膜（Ｎｂ−ＰＺＴ）のＰｒ−Ｅヒステリシス特性を示す図である。このような非対称のヒステリシス特性を持つＮｂドープＰＺＴ膜を用いた圧電素子を例えばインクジェットプリンタの吐出エネルギー発生素子として用いる場合には、負極側の抗電界よりも十分に大きい（絶対値として大きい）電界を印加して使用される。一例として、膜厚３μmの圧電体膜に対して２０Ｖの大きさ（電位差）の駆動電圧で駆動される。この駆動電圧は抗電界を越えており、脱分極の懸念が無い。

その一方、ジャイロセンサなどのセンサ用途の場合は、負極側の抗電界よりも小さい微小な電圧（例えば、１Ｖ以下又は０．５Ｖ以下といった小さい電圧）で駆動される。脱分極した際に、この微小な電圧の駆動電圧の印加では分極状態を元に戻すことはできないが、従来のＰＺＴと比較して抗電界の絶対値が非常に小さいため、１Ｖから数Ｖ程度の比較的低い電圧印加での分極処理（分極状態の回復を行う処理であり、「リフレッシュ処理」という。）が可能である。一般的なデバイス駆動用のＡＳＩＣの電源は、５Ｖ或いは３Ｖ程度であるため、デバイス駆動用のＡＩＳＣの出力電圧程度で十分に分極（分極状態の回復）処理が可能である。

図１０は本実施形態による圧電デバイスの製造プロセスと、最終商品完成後のリフレッシュ処理（「再分極処理」、或いは、「分極状態の回復処理」ともいう）についてフローチャートとして示したものである。図１０中、図６で説明した従来のフローと同一又は類似する工程には同一のステップ番号を付した。図１０を参照して本実施形態に係る圧電デバイスの製造方法とその使用方法を説明する。

（工程１）：まず、基板を準備する（図１０のステップＳ２１０）。単結晶のバルクシリコン基板（Ｓｉウエハ）を用いてもよいし、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。

（工程２）：次に、基板の片側面に下部電極（「第１電極」に相当）を形成する（ステップＳ２１２、「下部電極形成工程」）。例えば、スパッタ法にてＴｉＷを膜厚２０ｎｍ形成し、その上に重ねてＩｒを膜厚１５０ｎｍ形成する。このＴｉＷ（２０ｎｍ）／Ｉｒ（１５０ｎｍ）の積層膜が下部電極となる。なお、下部電極の材料や各層の膜厚は上記の例に限定されず、様々な設計が可能である。

（工程３）：その後、下部電極の上にＮｂドープＰＺＴ膜（圧電体膜４２）を形成する（ステップＳ２１４、「圧電体膜形成工程」）。例えば、下部電極の上に、ＮｂをドープしたＰＺＴ薄膜（符号４４）を５００℃の成膜温度にてスパッタ法により、２μｍの膜厚で形成する。

（工程４）：さらにこのＰＺＴ薄膜の上に、上部電極を形成し、目的の形状にパターニングする（ステップＳ２１６、「上部電極形成工程」）。例えば、上部電極は、ＩｒＯ／Ｉｒ／Ａｕの積層構造を有する。なお、積層構造を表現するにあたり、下層から上層に向かって、Ａ材料層、Ｂ材料層、Ｃ材料層の順に積層されている構成を「Ａ／Ｂ／Ｃ」という表記によって表す。つまり、「／」の前に記載された材料が下層を構成し、「／」の後ろに記載された材料が上層を構成するものとして表記した。

（工程５）：その後、基板を所望の形状及び厚さに加工する（ステップＳ２１８、「Ｓｉデバイス加工工程」）。リソグラフィー、アッシング、Ｓｉ深掘り等のデバイス加工技術を用いて加工が行われる。

（工程６）：そして、ダイシングによってウエハから個別の素子単位に分離する（ステップＳ２２２、「ダイシング工程」）。

（工程７）：次に、個別分離された素子をワイヤーボンディングによって集積回路との電気的な接続を行う（ステップＳ２２４、「ワイヤーボンディング工程」）。

（工程８）：その後、パッケージ部材によってデバイスのパッケージ化を行う（ステップＳ２２６、「パッケージ工程」）。こうして、パッケージ化されたセンサデバイスが得られる。

（工程９）：パッケージ化されたデバイスは、電子回路基板に実装され（「実装工程」）、リフロー処理が行われる（「リフロー工程」、ステップＳ２２８）。リフローは、表面実装技術として公知の技術であり、プリント基板などの回路基板上に電子部品を実装する際に、電子部品を予めハンダペーストを塗布した基板上に載せ、加熱処理を行ってハンダ接合を一括で行う工程である。もちろん、本例のデバイスに限らず、電子回路基板には、他の様々な電子部品を実装することができ、各電子部品はリフローによって電子回路基板に固定（ハンダ接合）される。こうして、デバイスが搭載された電子回路基板が作製される。その後、電子機器の組み立て工程にて電子回路基板の組み付けが行われ（ステップＳ２２８）、最終商品（電子機器）が製造される（ステップＳ２３０）。

最終商品が出来上がるまでのプロセス中に、分極処理（図７のステップＳ２２０、図８のステップＳ２１５に相当する処理）は不要となっておいる。

なお、ここでいう電子機器としては、例えば、携帯電話、デジタルカメラ、パソコン、デジタル音楽プレーヤ、ゲーム機、電子内視鏡などの医療機器その他の様々な機器が可能であり、機器の対象を特に制限するものではない。

最終製品としての電子機器を使用すると、その使用環境や長期間の使用による経年劣化などにより、圧電体膜に脱分極が発生し得る。本実施形態では、このような脱分極による性能低下に対処するために、図１０のステップＳ２４０で示した分極処理が行われる。ここでいう分極処理の工程（ステップＳ２４０）は、脱分極による分極状態を元の分極状態に回復させるためリフレッシュ電圧の印加を行う工程（リフレッシュ処理工程）である。このリフレッシュ処理により、デバイスの性能を維持／回復させることができる。

デバイス性能を保つためのリフレッシュ処理を実現するためには、圧電体としてＰｒ−Ｅヒステリシスの偏りが必要である。圧電体のＰｒ−Ｅヒステリシス特性の偏りは、ＰＺＴ中にＮｂやＢｉを添加することで実現できる。また、Ｐｂ量が多いほど偏り率が大きくなる。

このように偏り率が大きい圧電体を使用することで、最終製品になった後からも、低い電圧（例えば、５Ｖ以下）で分極処理することが可能である。本実施形態によれば、デバイスの長期間使用後にリフレッシュ処理を行い、デバイスの感度を安定さることができる。また、高温下などの厳しい環境において使用した後に脱分極した場合に、リフレッシュ処理を行い、分極状態を元に戻すことができる。

＜リフレッシュ電圧の決定＞
リフレッシュ処理で印加する電圧（リフレッシュ電圧）は、図５の実験結果において、分極度の変化の傾きが急激に変化する１０ｋＶ／ｃｍ以上の大きさの電界を印加するものであることが好ましい。この電界強度以上の大きな値の電界を印加することで８０％以上の分極度が期待できる。

センサ用途やアクチュエータ用途における圧電体膜の膜厚として、例えば、１μｍ以上５μｍ以下、好ましくは４μｍ以下、さらに好ましくは３μｍ以下を想定している。できる限り膜厚の薄いものが望ましく、例えば、１〜２μｍの膜厚の圧電体膜に対し、２Ｖ〜３Ｖ程度のリフレッシュ電圧を印加してリフレッシュ処理を行う構成とする。

このリフレッシュ用の分極処理を行うタイミングはいつでも構わない。デバイスをスマートフォンや携帯電話、ゲーム機、デジタルカメラなどの電子機器に取り付けた後で定期的に或いは不定期にリフレッシュ処理を行うことで、常に良好な性能を維持できる。

リフレッシュ処理の実施は、デバイスの立ち上げ時や機器のリセット時などに自動的行われる態様、ソフトウエアによる強制実施を行う態様、ユーザ操作に応じて適宜のタイミングで実施する態様など、様々な態様があり、いかなるタイミングで実施されてもよい。また、複数の圧電素子を含むデバイスの場合、それぞれの電極に個別にリフレッシュ電圧を印加しても構わないし、全チャンネル同時でも構わない。また、分極処理時間は１秒程度あれば充分である。実験データによれば、リフレッシュ電圧を１秒程度印加すると、リフレッシュ電圧を１分間印加した場合の８０％以上の性能が出る。したがって、１秒程度の短時間のリフレッシュ電圧印加で充分である。

＜実施例１＞
予備実験と同様に、基板１４としてのＳＯＩウエハ上に下部電極を形成し、下部電極の上に重ねてＮｂを１２％ドープしたＰＺＴ（ＮｂドープＰＺＴ）を２μｍ厚形成した。この圧電体膜は、Ｐ−Ｅヒステリシスの偏り率が７５％であり（図９参照）、予め分極されているものであった。この圧電体膜をそのまま（分極処理を行わずに）用い、上部電極を形成した後、リソグラフィー、アッシング、Ｓｉ深掘り等のデバイス加工を行い、図３及び図４で説明した形態のジャイロセンサに加工した。

圧電体膜の抗電界の値｜Ｅｃ１｜（絶対値が小さい方の抗電界Ｅｃ１の値）は６ｋＶ／ｃｍであり、当該実施例１に係るジャイロセンサは、抗電界の値｜Ｅｃ１｜＝６ｋＶ／ｃｍ以下の電界強度で駆動するデバイスである。

駆動電圧は０．１４Ｖとし、下部電極を接地し、上部電極にマイナス電圧を印加して駆動したところ、良好に動作することが確認できた。

更に、この圧電体膜を長期間使用したことを想定して、意図的に逆方向に分極処理（逆分極処理）した。この逆分極処理によって、脱分極による性能が劣化した状態を作り出した。その後、電界強度が１０ｋＶ／ｃｍの電界が印加されるように、ＡＳＩＣ（図１の電子回路部３０）から２Ｖほどの電圧を約１秒間印加した（下部電極を接地し、上部電極にマイナス電圧を印加した）。

このリフレッシュ処理後、再び、０．１４Ｖでの駆動を行ったところ、先ほどの駆動時より若干低いものの、実用上問題無いレベルで良好に動作した（図１１の「実施例１」参照）。

この実施例１では、逆分極処理によって脱分極の状態を発生させたが、実際のデバイスの長期使用による経時劣化や使用環境によって脱分極が発生することになり、リフレッシュ処理（リフレッシュ電圧の印加）によって、分極状態を回復させ、デバイスの動作性能を維持／回復させることができる。

なお、リフレッシュ処理によって必ずしも完全に元の分極状態に戻すことができるものとは言えないが、デバイスの実用性能上問題のない許容範囲で性能を保つことができる。

＜リフレッシュ電圧の条件について＞
デバイスの性能を保つために印加する電界強度は圧電材料のＰｒ−Ｅヒステリシスの偏りと関係がある。リフレッシュ処理で印加する電界強度は、デバイス駆動する電圧側（本例ではマイナス側）の抗電界値｜Ｅｃ１｜の３倍以下であることが好ましい。電界強度でいうと概ね３０ｋＶ／ｃｍ程度以下となる。リフレッシュ処理で印加する電界強度の上限は抗電界値｜Ｅｃ１｜の３倍以下とすることが目安であるが、ＡＳＩＣで対処できる範囲であれば、３倍を超える値であってもよい。

本実施例１では、マイナス側の抗電界値｜Ｅｃ１｜が約６ｋＶ／ｃｍであるため（図９参照）、その３倍の１８ｋＶ／ｃｍの電界強度を印加すれば十分に分極処理（リフレッシュ処理）できる。

具体的なリフレッシュ処理の電圧として、ＡＳＩＣの設計より、電圧値は５Ｖ以下が好ましく、より好ましくは３Ｖ以下であり、さらに好ましくは１．５Ｖ以下である。

リフレッシュ電圧の下限については、微小電圧で動作するデバイスの駆動電圧よりも大きい電圧とする。つまり、リフレッシュ電圧は、デバイスを動作させる電界強度よりも大きい電界強度の電界を印加する電圧値とし、かつ、リフレッシュ電圧の印加によって圧電体膜に印加する電界強度は、抗電界の値｜Ｅｃ１｜の３倍以下とすることが好ましい。

このような低い電圧による分極処理を実現するためには、デバイスを駆動する極性側（本実施例では負側）の抗電界の値をより小さくするような材料を設計するか、圧電体膜の厚みを薄くすることで実現できる。

圧電材料の選択や膜厚の設計は、発明を実施する際の設計パラメータとなる。

＜実施例２＞
実施例１の圧電体膜に代えて、Ｎｂのドープ量を８at％とし、Ｐｒ−Ｅヒステリシスの偏り率が２３％、負側の抗電界が「−３０ｋＶ／ｃｍ」の圧電体膜を２μm厚で作製し、他の条件は実施例１と同様のジャイロセンサを作製した。駆動電圧は０．１４Ｖとし、下部電極を接地し、上部電極にマイナス電圧を印加して駆動したところ、良好に動作することが確認できた。

この実施例２の圧電体膜は、逆分極処理された後に分極度が８０％に達する電界強度が１５ｋＶ／ｃｍであった。

更に、この圧電体膜を長期間使用したことを想定して、意図的に逆方向に分極処理（逆分極処理）した。この逆分極処理によって、脱分極による性能が劣化した状態を作り出した。その後、電界強度が１５ｋＶ／ｃｍの電界が印加されるように、ＡＳＩＣ（図１の電子回路部３０）から３Ｖほどの電圧を約１秒間印加した（下部電極を接地し、上部電極にマイナス電圧を印加した）。

このリフレッシュ処理後、再び、０．１４Ｖでの駆動を行ったところ、先ほどの駆動時より若干低いものの、実用上問題無いレベルで良好に動作した（図１１の「実施例２」参照）。

＜比較例１＞
比較例１として、Ｎｂのドープ量を３at％とし、Ｐ−Ｅヒステリシスの偏り率が４％、負側の抗電界が−４６ｋＶ／ｃｍの圧電体膜を２μｍ厚で作製した。この圧電体膜は予め十分に分極されていないため、成膜後にＡｌ電極を圧電体膜の全面に形成し、分極処理を実施した。その後、Ａｌ電極はエッチングして剥離し、上部電極を形成した。その後、リソグラフィー、アッシング、Ｓｉ深掘り等のデバイス加工を行い、図３及び図４と同様の形態のジャイロセンサを作製した。

得られたデバイスの特性を調べたところ、分極が十分ではなく、脱分極していると思われる素子があった。これはどの工程で脱分極したか明確に解明することはできなかった。

この比較例１の圧電体膜は、逆分極処理された後に分極度が８０％に達する電界強度が３０ｋＶ／ｃｍであった。当該比較例１のデバイスを再分極処理するためには、６Ｖ以上の電圧印加が必要であり、ＡＳＩＣによる分極処理はできなかった（図１１の「比較例１」参照）。

＜比較例２＞
比較例２として、Ｎｂのドープ量を０at％とし、Ｐ−Ｅヒステリシスの偏り率が３％、負側の抗電界が−４８ｋＶ／ｃｍの圧電体膜を２μｍ厚で作製した。この圧電体膜は予め分極されていないため、成膜後にＡｌ電極を圧電体膜の全面に形成し、分極処理を実施した。その後、Ａｌ電極はエッチングして剥離し、上部電極を形成した。その後、リソグラフィー、アッシング、Ｓｉ深掘り等のデバイス加工を行い、図３及び図４と同様の形態のジャイロセンサを作製した。

得られたデバイスの特性を調べたところ、分極が十分ではなく、脱分極していると思われる素子があった。この比較例２の圧電体膜は、逆分極処理された後に分極度が８０％に達する電界強度が６０ｋＶ／ｃｍであった。当該比較例２のデバイスを再分極処理するためには、１２Ｖ以上の電圧印加が必要であり、ＡＳＩＣによる分極処理はできなかった（図１１の「比較例２」参照）。

上述した実施例１、２及び比較例１、２について得られた結果を図１１の表にまとめた。図１１の表における判定欄について「Ａ」は良好な評価を表し、「Ｃ」は不良或いは不適当の評価を示す記号である。

図１１では、実施例１（偏り率７５％）、実施例２（偏り率２３％）を示したが、偏り率２０％以上のものについて、良好な結果が得られる。特に、偏り率７０％以上のものについて、より低いリフレッシュ電圧での分極状態の回復が可能である。さらに初期状態での分極状況が良好であるため、材料として好ましい。

実施例１（偏り率７５％）の結果から条件のバラツキなどを考慮すれば、偏り率が７０％以上あれば十分であると考えられる。

＜角速度センサ（ジャイロセンサ）における自動リフレッシュ機能について＞
図１２は、本発明の他の実施形態を示す構成図である。図１２中、図１に示した構成と同一又は類似する要素には同一の符号を付し、その説明は省略する。

既に説明したとおり、角速度センサやジャイロセンサなどとして用いられる圧電デバイス１０は、駆動用の圧電素子２０、２２と、検出用の圧電素子２６とが組み合わされた構成を備えており、駆動用の圧電素子２０、２２を駆動したときに検出用の圧電素子２６から検出電圧が得られる。したがって、ある特定の駆動電圧で駆動したときに出力される検出電圧を基準値（予め定められている閾値）と比較することにより、脱分極による性能低下が発生しているか否かを判別することができる。

図１２に示す実施形態は、脱分極による性能低下の有無を自動判別してリフレッシュ処理の実行を制御する制御回路３８（「制御手段」に相当）を備えた構成である。

すなわち、制御回路３８は、駆動用の圧電素子２０、２２を所定の駆動電圧で駆動したときに検出用の圧電素子２６から出力される検出電圧が基準値よりも低い場合にリフレッシュ電圧印加回路３６からセンサ素子部２８に電圧を印加する制御回路３８を備える。

制御回路３８は、駆動回路３２に指令を送り、ある特定の（所定の）駆動電圧で駆動用の圧電素子２０、２２を駆動し、その駆動時に検出用の圧電素子２６から得られる検出電圧の情報を取得する。この検出電圧が予め定められている基準値よりも低い場合に、脱分極による性能低下が発生していると判定することができる。制御回路３８は、この判定結果に基づき、リフレッシュ処理の要否を自動判別して、必要な場合にリフレッシュ電圧印加回路３６に指令を送り、リフレッシュ電圧印加回路３６からリフレッシュ電圧を供給させる。

制御回路３８としては、例えば、検出回路３４から得られる信号と、所定の基準値とを比較して、その比較結果を出力する比較器を用いる態様、或いは、ＣＰＵ（中央演算処理装置）を用いる態様など、様々な設計が可能である。

このような制御機能を実現する制御回路３８をＡＳＩＣ（電子回路部３０）に搭載することができる。なお、制御回路３８は、電子回路部３０に搭載する形態に限らず、外部の回路部又は装置に搭載することも可能である。

＜他の応用例＞
本発明は、上記に例示した角速度センサ、ジャイロセンサに限らず、様々な形態のセンサデバイスやアクチュエータデバイスに適用することができる。図１で例示した駆動用アクチュエータ（逆圧電効果を利用）と、センサ用圧電体（圧電効果を利用）とが組み合わされた構成のセンサに限らず、圧電効果のみを利用するセンサ素子や、逆圧電効果のみを利用するアクチュエータ素子についても本発明を適用することも可能である。

なお、駆動用の圧電素子を備えていないセンサデバイスの場合、検出用の圧電素子の電極間に発生する電位差に対応した電界強度が、当該デバイスを「動作させる電界強度」に相当する。

本発明の圧電体デバイスの用途は、角速度センサ、加速度センサ、圧力センサ、アクチュエータ、発電デバイスなど、様々な用途があり得るが、特に、微小な電圧駆動領域や微小電圧のセンシングに用いるものについて効果を発揮する。

本発明は以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で当該分野の通常の知識を有するものにより、多くの変形が可能である。

１…基板、２…振動部、３…固着部、４…下部電極、５…圧電体、６…駆動電極、７…検出電極、１０…圧電デバイス、１２…振動部、１４…基板、２０…圧電素子、２２…圧電素子、２６…圧電素子、２８…センサ素子部、３０…電子回路部、３２…駆動回路、３４…検出回路、３６…リフレッシュ電圧印加回路、３８…制御回路

Claims (14)

1. 圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電デバイスにおいて、
   圧電材料のバイポーラ分極−電界（Ｐｒ−Ｅ）ヒステリシス特性がゼロ電界の軸を基準としたときに非対称となる偏りを持ち、
   前記圧電材料における抗電界のうち、絶対値の小さい方の第１の抗電界をＥｃ１、絶対値の大きい方の第２の抗電界をＥｃ２とし、
   抗電界の偏り率を〔（Ｅｃ２＋Ｅｃ１）/（Ｅｃ２−Ｅｃ１）〕×１００［％］と定義するとき、
   前記抗電界の偏り率が２０％以上である前記圧電体膜が用いられ、前記第１の抗電界よりも小さい電界強度で動作する圧電素子部と、
   前記圧電体膜の分極状態を回復させて前記圧電デバイスの動作性能を保つために、前記動作させる前記電界強度よりも大きく、かつ前記第１の抗電界の絶対値｜Ｅｃ１|の３倍以下の電界強度となる電圧を印加するリフレッシュ電圧印加回路と、
   を備える圧電デバイス。
2. 前記圧電体膜の前記偏り率が７０％以上である請求項１に記載の圧電デバイス。
3. 前記圧電素子部を駆動する駆動電圧を前記圧電素子部に供給する駆動回路及び前記圧電素子部から得られる電圧信号を検出する検出回路のうち少なくとも一方の回路を備える請求項１又は２に記載の圧電デバイス。
4. 前記リフレッシュ電圧印加回路は、前記駆動回路及び前記検出回路のうち少なくとも一方の回路に組み込まれている請求項３に記載の圧電デバイス。
5. 前記駆動回路及び前記検出回路のうち少なくとも一方の回路と、前記リフレッシュ電圧印加回路とを含んだ電子回路部が集積回路で構成される請求項３又は４に記載の圧電デバイス。
6. 前記リフレッシュ電圧印加回路から前記圧電素子部に供給する電圧の大きさは５Ｖ以下である請求項１から５のいずれか１項に記載の圧電デバイス。
7. 前記圧電素子部は、第１電極と、前記圧電体膜と、第２電極とが積層された積層構造を有し、
   前記リフレッシュ電圧印加回路は、前記第１電極を接地したときに、前記第２電極にマイナス電圧を印加する請求項１から６のいずれか１項に記載の圧電デバイス。
8. 前記圧電体膜がペロブスカイト型の酸化物である請求項１から７のいずれか１項に記載の圧電デバイス。
9. 前記圧電体膜が、次の一般式（Ｐ−１）で表される１種又は複数種のペロブスカイト型酸化物（不可避不純物を含んでいても良い。）からなる請求項１から８のいずれか１項に記載の圧電デバイス。
   一般式 Ｐｂ_ａ（Ｚｒ_ｂ１Ｔｉ_ｂ２Ｘ_ｂ３）Ｏ_３・・・（Ｐ−１）
   （式（Ｐ−１）中、ＸはＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素である。ａ＞０、ｂ１＞０、ｂ２＞０、ｂ３≧０。ａ≧１．０であり、かつｂ１＋ｂ２＋ｂ３＝１．０である場合が標準であるが、これらの数値はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。）
10. 前記圧電体膜のＸがＮｂであり、ｂ３が０．０５以上０．３以下である請求項９に記載の圧電デバイス。
11. 前記圧電体膜のＸがＮｂ、Ｂｉのうち少なくとも１種の金属元素である請求項９又は１０に記載の圧電デバイス。
12. 前記圧電体膜の前記一般式（Ｐ−１）中のａが１．１以上である請求項９から１１のいずれか１項に記載の圧電デバイス。
13. 前記圧電素子部は、前記逆圧電効果を利用して動作する駆動用の圧電素子と、前記圧電効果を利用して動作する検出用の圧電素子と、を含み、
    前記駆動用の圧電素子を所定の駆動電圧で駆動したときに前記検出用の圧電素子から出力される検出電圧が基準値よりも低い場合に前記リフレッシュ電圧印加回路から前記圧電素子部に電圧を印加する制御手段を備える請求項１から１２のいずれか１項に記載の圧電デバイス。
14. 圧電材料のバイポーラ分極−電界（Ｐｒ−Ｅ）ヒステリシス特性がゼロ電界の軸を基準としたときに非対称となる偏りを持ち、
    前記圧電材料における抗電界のうち、絶対値の小さい方の第１の抗電界をＥｃ１、絶対値の大きい方の第２の抗電界をＥｃ２とし、
    抗電界の偏り率を〔（Ｅｃ２＋Ｅｃ１）／（Ｅｃ２−Ｅｃ１）〕×１００［％］と定義するとき、
    前記抗電界の偏り率が２０％以上である圧電体膜を用い、
    前記圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して前記第１の抗電界よりも小さい電界強度で動作させる圧電デバイスの使用方法であって、
    前記圧電デバイスの動作性能を保つために、前記動作させる前記電界強度よりも大きく、かつ前記第１の抗電界の絶対値｜Ｅｃ１|の３倍以下の電界強度となる電圧を印加して前記圧電体膜の分極状態を回復させる圧電デバイスの使用方法。

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