JP2014051413A - グラフェン−cnt構造及びその製造方法 - Google Patents

グラフェン−cnt構造及びその製造方法 Download PDF

Info

Publication number
JP2014051413A
JP2014051413A JP2012197324A JP2012197324A JP2014051413A JP 2014051413 A JP2014051413 A JP 2014051413A JP 2012197324 A JP2012197324 A JP 2012197324A JP 2012197324 A JP2012197324 A JP 2012197324A JP 2014051413 A JP2014051413 A JP 2014051413A
Authority
JP
Japan
Prior art keywords
graphene
layer
vertical
cnt structure
cnt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012197324A
Other languages
English (en)
Inventor
Akio Kawabata
章夫 川端
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2012197324A priority Critical patent/JP2014051413A/ja
Priority to PCT/JP2013/062501 priority patent/WO2014038243A1/ja
Priority to TW102116054A priority patent/TW201410598A/zh
Publication of JP2014051413A publication Critical patent/JP2014051413A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00Nanotechnology for materials or surface science, e.g. nanocomposites
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26Deposition of carbon only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53276Conductive materials containing carbon, e.g. fullerenes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0676Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66439Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors
    • H01L2221/1094Conducting structures comprising nanotubes or nanowires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221Carbon nanotubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Composite Materials (AREA)
  • Mathematical Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

【課題】グラフェンとCNTとの複合構造が十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン−CNT構造及びその製造方法を提供する。
【解決手段】グラフェン−CNT構造は、基体1と、基体1の上方に形成された下地2と、下地2から成長した、基体1の表面に対して垂直方向に起立して稠密に重畳された垂直グラフェン4と、垂直グラフェン4の上部先端に接続して垂直グラフェン5と一体形成されてなる、基体1の表面に対して水平方向に成長した水平グラフェン3と、下地2から成長し、上端で垂直グラフェン4の下端と一体形成されてなるカーボンナノチューブ5とを含み構成される。
【選択図】図1

Description

本発明は、グラフェン−CNT構造及びその製造方法に関するものである。
近年、半導体デバイスにおける配線の微細化に伴い、従来の銅配線において信頼性の低下が懸案となっている。そこで、銅に置き換わる材料として、炭素原子からなる材料であるカーボンナノチューブ(CNT:Carbon NanoTube)やグラフェン(Graphene)の利用が提案されている。グラフェンは、層状の結晶であるグラファイト(Graphite)の1層であって、炭素(C)原子が六角形に結合した理想的な2次元結晶であり、移動度が観測されており、バリスティック伝導が発現する。これらの材料は、ナノカーボン材料として注目されている。配線の微細化が10nm程度まで進行すると、銅からナノカーボン材料に置き換えることが予測される。CNTは、配線と接続されるビアと呼ばれる基板表面に垂直な方向の配線(縦配線)で研究が進んでいる。グラフェンは、透明電極等へ適用する研究が盛んである。
K. S. Novoselov, et al., "Electronic Field Effect in Atomically Thin Carbon Films", Science, 306, 2004, 666
従来の技術では、CNTを用いて縦配線を形成することは可能である。ところがこの場合、ビア孔内におけるCNTの密度が不十分であり、抵抗値が高く電流密度が低いという問題がある。
本発明は、上記の課題に鑑みてなされるものであり、グラフェンとCNTとの複合構造が十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン−CNT構造及びその製造方法を提供することを目的とする。
本発明のグラフェン−CNT構造は、基体と、前記基体の上方に形成された下地と、前記下地から成長した、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンと、前記下地から成長し、上端で前記垂直グラフェンの下端と一体形成されてなるカーボンナノチューブとを含む。
本発明のグラフェン−CNT構造の製造方法は、基体の上方に下地を形成する工程と、前記下地を用いて、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンを成長し、引き続き前記垂直グラフェンの下端と上端で接続するカーボンナノチューブを成長する工程とを含む。
本発明によれば、グラフェンとCNTとの複合構造が十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン−CNT構造が実現する。
第1の実施形態によるグラフェン構造の製造方法を工程順に示す概略断面図である。 第1の実施形態において、真空一貫プロセスを行うための真空プロセスシステムを示す模式図である。 横方向グラフェンと縦方向グラフェン、及びCNTの一体構造を形成する際の成長時間と成長温度との関係を示す特性図である。 第2の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。 第2の実施形態によるMOSトランジスタのうち、コンタクト孔内の様子を拡大して示す概略断面図である。 第2の実施形態によるMOSトランジスタのうち、コンタクト孔内の縦方向グラフェンの様子を拡大して示す概略平面図である。
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
(第1の実施形態)
本実施形態では、グラフェン−CNT構造について、その製造方法と共に開示する。図1は、第1の実施形態によるグラフェン−CNT構造の製造方法を工程順に示す概略断面図である。
本実施形態では、後述する触媒の形成工程、縦方向グラフェン及び横方向グラフェン、並びにCNTの形成工程(図1の全工程)を、真空一貫プロセスとして、in-situで行う。図2は、真空一貫プロセスを行うための真空プロセスシステムを示す模式図である。この真空プロセスシステムは、中央部に設けられた搬送室101と、成長用基板の出し入れを行うロードロック室102と、下地形成を行う堆積室103と、グラフェン−CNT成長を行うCVD室104とを備えている。成長用基板は、搬送室101に設けられたロボットアームにより、所期の各室に真空搬送される。真空プロセスシステムでは、成長用基板を外気に晒すことなく、各工程を一貫してin-situで行うことができる。
先ず、図1(a)に示すように、シリコン基板1上に下地2を形成する。
詳細には、成長用基板として、例えばシリコン基板1を用意する。このシリコン基板1を真空プロセスシステムの堆積室103に搬送する。堆積室103において、真空蒸着法又はスパッタ法、原子層堆積法(Atomic Layer Deposition:ALD法)等により、シリコン基板1上に第1層2a及び第2層2bを順次積層する。
第1層2aは、チタン(Ti)、チタン窒化物(TiN)、チタン酸化物(TiO2)、ニオブ(Nb)、バナジウム(V)のうちから選ばれた少なくとも1種であり、膜状に形成される。例えばTiを0.5nm〜1.5nm程度の厚みに堆積し、第1層2aが形成される。第1層2aは、第2層2bのシリコン基板1との密着機能を有している。
第2層2bは、コバルト(Co)、ニッケル(Ni)、鉄(Fe)のうちから選ばれた少なくとも1種であり、形成直後は膜状となる。例えばCoを2nm〜5nm程度の厚みに堆積し、第2層2bが形成される。第2層2bは、グラフェン成長の直接的な触媒機能を有する。
続いて、横方向グラフェンと縦方向グラフェン、及びCNTの一体構造を連続的に形成する。図3は、横方向グラフェンと縦方向グラフェン、及びCNTの一体構造を形成する際の成長時間と成長温度との関係を示す特性図である。
詳細には、シリコン基板1をCVD室104に搬送する。CVD室104内に原料ガスを導入する。原料ガスとしては、アセチレン(C22)ガスを用いる。C22ガスの流量を50sccm程度とする。図3のように、成長温度(CVD法104内の環境温度)を、400℃〜450℃の低温範囲内の値、ここでは450℃程度に設定し、450℃まで昇温する。
第2層2bのCo膜を触媒として、シリコン基板1の表面に対して水平方向(横方向)にグラフェンが成長する。このグラフェンを横方向グラフェン3と呼ぶ。横方向グラフェン3は、1層乃至複数層に積層される。このときの様子を図1(b)に示す。
横方向グラフェン3の成長が進むと、第2層2bのCo膜が凝集してゆき、粒子状又は島状のCoとなる。この場合、第3層2cのCoが粒子状又は島状であるため、シリコン基板1の表面に対して垂直方向(縦方向)にグラフェンが成長する。このグラフェンを縦方向グラフェン4と呼ぶ。縦方向グラフェン4は、横方向グラフェン3と上端で接続して一体形成され、垂直方向に起立して稠密に重畳された複数層に積層される。このときの様子を図1(c)に示す。
引き続き、原料ガスの導入を継続しながら、成長温度(CVD法104内の環境温度)を250℃〜1000℃の高温範囲内の値、ここでは800℃程度に設定し、450℃から800℃まで徐々に昇温する。このとき、第2層2bの粒子状又は島状のCoの凝集が更に進み、第2層2bのCoは微粒子化し始め、シリコン基板1の表面に対して垂直方向(縦方向)にCNT5が成長する。CNT5は、その上端で縦方向グラフェン4の下端と接続して一体形成され、複数本が垂直方向に稠密に起立する。このときの様子を図1(d)に示す。CNT5は、450℃から800℃まで昇温する際の昇温率(温度勾配)を変えることにより、その太さを変えることができる。図3のaのように温度勾配を緩やかに設定すれば、CNT5は大直径となる。一方、図3のbのように温度勾配を急峻に設定すれば、CNT5は図3のaのCNT5よりも小直径となる。
以上のようにして、横方向グラフェン3と縦方向グラフェン4、及びCNT5の一体構造が形成される。当該一体構造では、横方向グラフェン3下で複数枚の縦方向グラフェン4が極めて高密度で形成されると共に、縦方向グラフェン4下でCNT5が極めて高密度で形成されることが確認された。
以上説明したように、本実施形態によれば、横方向グラフェン3と縦方向グラフェン4、及びCNT5の一体構造を、連続した一工程で形成することができ、極めて高密度で積層された縦方向グラフェン4及びCNT5を得ることができる。
(第2の実施形態)
本実施形態では、第1の実施形態で開示した横方向グラフェンと縦方向グラフェンとの一体構造を、MOSトランジスタの配線構造に適用する場合を例示する。
図4及び図5は、第2の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図4(a)に示すように、シリコン基板10上に機能素子としてトランジスタ素子20を形成する。
詳細には、シリコン基板10の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、素子活性領域を確定する。
次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル12を形成する。
次に、素子活性領域に熱酸化等によりゲート絶縁膜13を形成し、ゲート絶縁膜13上にCVD法により多結晶シリコン膜及び膜厚例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜13をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜13上にゲート電極14をパターン形成する。このとき同時に、ゲート電極14上にはシリコン窒化膜からなるキャップ膜15がパターン形成される。
次に、キャップ膜15をマスクとして素子活性領域にウェル12と逆導電型の不純物をイオン注入し、いわゆるエクステンション領域16を形成する。
次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極14及びキャップ膜15の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜17を形成する。
次に、キャップ膜15及びサイドウォール絶縁膜17をマスクとして素子活性領域にエクステンション領域16と同じ導電型の不純物をイオン注入し、エクステンション領域16と重畳されるソース/ドレイン領域18を形成する。以上により、トランジスタ素子20が形成される。
続いて、図4(b)に示すように、層間絶縁膜19を形成する。
詳細には、トランジスタ素子20を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜21を形成する。層間絶縁膜19は、CMPによりその表面を研磨する。
続いて、図4(c)に示すように、層間絶縁膜19にコンタクト孔19aを形成する。
詳細には、先ず、層間絶縁膜19上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、ソース/ドレイン領域18に位置整合する部分に開口を有するレジストマスクが形成される。
次に、上記のレジストマスクを用い、ソース/ドレイン領域18をエッチングストッパーとして、ソース/ドレイン領域18の表面の一部が露出するまで層間絶縁膜19をドライエッチングする。これにより、層間絶縁膜21にコンタクト孔19aが形成される。コンタクト孔19aは、その開口径が10nm〜30nm程度、ここでは10nm程度に形成される。
続いて、コンタクト孔19aを、横方向グラフェンと縦方向グラフェン、及びCNTの一体構造で埋め込む。
本実施形態では、図2の真空プロセスシステムを用いて、触媒の形成工程、縦方向グラフェン、横方向グラフェン及びCNTの形成工程(図1の全工程)を、真空一貫プロセスとして、in-situで行う。
先ず、コンタクト孔19aの底部に、第1の実施形態で説明した下地2を形成する。
シリコン基板1を真空プロセスシステムの堆積室103に搬送する。堆積室103において、真空蒸着法又はスパッタ法、ALD法等により、コンタクト孔19aの底部に第1層2a及び第2層2bを順次積層する。ここでは、第1の実施形態と同様に、第1層2aは、例えばTiを0.5nm〜1.5nm程度の厚みに膜状に堆積する。第2層2bは、例えばCoを2nm〜5nm程度の厚みに膜状に堆積する。
次に、コンタクト孔19a内に、第1の実施形態で説明した成長条件で、横方向グラフェン3と縦方向グラフェン4、及びCNT5の一体構造を連続的に形成する。図5に示すように、コンタクト孔19aは、横方向グラフェン3と、高密度に成長した縦方向グラフェン4と、高密度に成長したCNT5との一体構造により埋め込まれる。縦方向グラフェン4は、図6に示すように、垂直方向に起立して稠密に重畳されて形成されている。
本実施形態では、層間絶縁膜19上に形成された横方向グラフェン3を、リソグラフィー及びドライエッチングにより配線形状に加工し、配線として用いて良い。また、層間絶縁膜19上に形成された横方向グラフェン3をエッチングで除去し、所期の導電材料を用いて配線を形成することも可能である。
以上説明したように、本実施形態によれば、グラフェンとCNTとの複合構造がが十分に高い密度で微細領域であるコンタクト孔内に成長してなる信頼性の高い配線構造を備えたMOSトランジスタが実現する。
なお、第1の実施形態で開示した横方向グラフェンと縦方向グラフェン、及びCNTの一体構造は、LSIの配線構造のみならず、放熱機構等に適用することも可能である。
以下、グラフェン構造及びその製造方法の諸態様を付記としてまとめて記載する。
(付記1)基体と、
前記基体の上方に形成された下地と、
前記下地から成長した、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンと、
前記下地から成長し、上端で前記垂直グラフェンの下端と一体形成されてなるカーボンナノチューブと
を含むことを特徴とするグラフェン−CNT構造。
(付記2)前記垂直グラフェンの上部先端に接続して当該垂直グラフェンと一体形成されてなる、前記基体表面に対して水平方向に成長した水平グラフェンを更に含むことを特徴とする付記1に記載のグラフェン−CNT構造。
(付記3)前記下地は、第1層及び第2層が順次積層されてなり、
前記第2層は、膜状であって、前記第2層の前記基体との密着機能を有しており、
前記第3層は、粒子状であって、グラフェン成長の直接的な触媒機能を有することを特徴とする付記1又は2に記載のグラフェン−CNT構造。
(付記4)前記第1層は、チタン、チタン窒化物、チタン酸化物、ニオブ、バナジウムのうちから選ばれた少なくとも1種であり、
前記第2層は、コバルト、ニッケル、鉄のうちから選ばれた少なくとも1種であることを特徴とする付記3に記載のグラフェン−CNT構造。
(付記5)基体の上方に下地を形成する工程と、
前記下地を用いて、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンを成長し、引き続き前記垂直グラフェンの下端と上端で接続するカーボンナノチューブを成長する工程と
を含むことを特徴とするグラフェン−CNT構造の製造方法。
(付記6)前記垂直グラフェンの成長時の処理温度は400℃〜450℃の範囲内の値であり、前記カーボンナノチューブの成長時の処理温度は400℃〜1000℃の範囲内の値であることを特徴とする付記5に記載のグラフェン−CNT構造の製造方法。
(付記7)前記下地を用いて、前記基体表面に対して水平方向に水平グラフェンを成長し、前記水平グラフェン下に当該水平グラフェンと上部先端で接続して一体形成されてなる前記垂直グラフェンを成長することを特徴とする付記5又は6に記載のグラフェン−CNT構造の製造方法。
(付記8)前記下地は、第1層及び第2層が順次積層されてなり、
前記第2層は、膜状であって、前記第2層の前記基体との密着機能を有しており、
前記第3層は、粒子状であって、グラフェン成長の直接的な触媒機能を有することを特徴とする付記5〜7のいずれか1項に記載のグラフェン−CNT構造の製造方法。
(付記9)前記第1層は、チタン、チタン窒化物、チタン酸化物、ニオブ、バナジウムのうちから選ばれた少なくとも1種であり、
前記第2層は、コバルト、ニッケル、鉄のうちから選ばれた少なくとも1種であることを特徴とする付記8に記載のグラフェン−CNT構造の製造方法。
(付記10)前記各工程を、所定の真空状態で一貫したin-situで行うことを特徴とする付記5〜9のいずれか1項に記載のグラフェン−CNT構造の製造方法。
1,10 シリコン基板
2 下地
2a 第1層
2b 第2層
3 横方向グラフェン
4 縦方向グラフェン
5 CNT
11 素子分離構造
12 ウェル
13 ゲート絶縁膜
14 ゲート電極
15 キャップ膜
16 エクステンション領域
17 サイドウォール絶縁膜
18 ソース/ドレイン領域
19 層間絶縁膜
19a コンタクト孔
101 搬送室
102 ロードロック室
103 堆積室
104 CVD室

Claims (10)

  1. 基体と、
    前記基体の上方に形成された下地と、
    前記下地から成長した、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンと、
    前記下地から成長し、上端で前記垂直グラフェンの下端と一体形成されてなるカーボンナノチューブと
    を含むことを特徴とするグラフェン−CNT構造。
  2. 前記垂直グラフェンの上端に接続して当該垂直グラフェンと一体形成されてなる、前記基体表面に対して水平方向に成長した水平グラフェンを更に含むことを特徴とする請求項1に記載のグラフェン−CNT構造。
  3. 前記下地は、第1層及び第2層が順次積層されてなり、
    前記第2層は、膜状であって、前記第2層の前記基体との密着機能を有しており、
    前記第3層は、粒子状であって、グラフェン成長の直接的な触媒機能を有することを特徴とする請求項1又は2に記載のグラフェン−CNT構造。
  4. 前記第1層は、チタン、チタン窒化物、チタン酸化物、ニオブ、バナジウムのうちから選ばれた少なくとも1種であり、
    前記第2層は、コバルト、ニッケル、鉄のうちから選ばれた少なくとも1種であることを特徴とする請求項3に記載のグラフェン−CNT構造。
  5. 基体の上方に下地を形成する工程と、
    前記下地を用いて、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンを成長し、引き続き前記垂直グラフェンの下端と上端で接続するカーボンナノチューブを成長する工程と
    を含むことを特徴とするグラフェン−CNT構造の製造方法。
  6. 前記垂直グラフェンの成長時の処理温度は400℃〜450℃の範囲内の値であり、前記カーボンナノチューブの成長時の処理温度は400℃〜1000℃の範囲内の値であることを特徴とする請求項5に記載のグラフェン−CNT構造の製造方法。
  7. 前記下地を用いて、前記基体表面に対して水平方向に水平グラフェンを成長し、前記水平グラフェン下に当該水平グラフェンと上端で接続して一体形成されてなる前記垂直グラフェンを成長することを特徴とする請求項5又は6に記載のグラフェン−CNT構造の製造方法。
  8. 前記下地は、第1層及び第2層が順次積層されてなり、
    前記第2層は、膜状であって、前記第2層の前記基体との密着機能を有しており、
    前記第3層は、粒子状であって、グラフェン成長の直接的な触媒機能を有することを特徴とする請求項5〜7のいずれか1項に記載のグラフェン−CNT構造の製造方法。
  9. 前記第1層は、チタン、チタン窒化物、チタン酸化物、ニオブ、バナジウムのうちから選ばれた少なくとも1種であり、
    前記第2層は、コバルト、ニッケル、鉄のうちから選ばれた少なくとも1種であることを特徴とする請求項8に記載のグラフェン−CNT構造の製造方法。
  10. 前記各工程を、所定の真空状態で一貫したin-situで行うことを特徴とする請求項5〜9のいずれか1項に記載のグラフェン−CNT構造の製造方法。
JP2012197324A 2012-09-07 2012-09-07 グラフェン−cnt構造及びその製造方法 Pending JP2014051413A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012197324A JP2014051413A (ja) 2012-09-07 2012-09-07 グラフェン−cnt構造及びその製造方法
PCT/JP2013/062501 WO2014038243A1 (ja) 2012-09-07 2013-04-26 グラフェン-cnt構造及びその製造方法
TW102116054A TW201410598A (zh) 2012-09-07 2013-05-06 石墨烯-cnt構造及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012197324A JP2014051413A (ja) 2012-09-07 2012-09-07 グラフェン−cnt構造及びその製造方法

Publications (1)

Publication Number Publication Date
JP2014051413A true JP2014051413A (ja) 2014-03-20

Family

ID=50236868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012197324A Pending JP2014051413A (ja) 2012-09-07 2012-09-07 グラフェン−cnt構造及びその製造方法

Country Status (3)

Country Link
JP (1) JP2014051413A (ja)
TW (1) TW201410598A (ja)
WO (1) WO2014038243A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109286011A (zh) * 2018-09-28 2019-01-29 哈尔滨理工大学 一种二硫化锡/垂直石墨烯纳米片阵列电极的制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6350220B2 (ja) * 2014-10-30 2018-07-04 株式会社デンソー グラフェンの製造方法
CN108933082B (zh) * 2017-05-25 2020-09-29 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
CN109722641B (zh) * 2017-10-30 2023-09-22 深圳先进技术研究院 金刚石/石墨烯复合导热膜及其制备方法和散热系统
CN110350206B (zh) * 2018-08-27 2022-04-26 哈尔滨工业大学 垂直石墨烯负载碳纳米管复合电极材料及其制备方法以及在全固态锌-空气电池中的应用
CN113213454B (zh) * 2021-04-21 2022-06-24 温州大学 以石墨烯为催化剂制备单壁碳纳米管的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253052A (ja) * 2008-04-07 2009-10-29 Toshiba Corp 半導体装置及びその製造方法
JP5470779B2 (ja) * 2008-09-03 2014-04-16 富士通株式会社 集積回路装置の製造方法
JP5150690B2 (ja) * 2010-09-16 2013-02-20 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2012166989A (ja) * 2011-02-15 2012-09-06 Vision Development Co Ltd グラフェン積層ナノカーボン、その製造方法及びグラフェン積層ナノカーボン製造用触媒

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109286011A (zh) * 2018-09-28 2019-01-29 哈尔滨理工大学 一种二硫化锡/垂直石墨烯纳米片阵列电极的制备方法
CN109286011B (zh) * 2018-09-28 2021-11-09 哈尔滨理工大学 一种二硫化锡/垂直石墨烯纳米片阵列电极的制备方法

Also Published As

Publication number Publication date
TW201410598A (zh) 2014-03-16
WO2014038243A1 (ja) 2014-03-13

Similar Documents

Publication Publication Date Title
JP5109648B2 (ja) 層状炭素構造体の製造方法および半導体装置の製造方法
WO2014038243A1 (ja) グラフェン-cnt構造及びその製造方法
JP5353009B2 (ja) 半導体装置の製造方法および半導体装置
Chai et al. Low-resistance electrical contact to carbon nanotubes with graphitic interfacial layer
JP5245385B2 (ja) グラフェンシートの製造方法、半導体装置の製造方法および半導体装置
US9293596B2 (en) Graphene devices and methods of manufacturing the same
JP2009070911A (ja) 配線構造体、半導体装置および配線構造体の製造方法
WO2011058651A1 (ja) 半導体装置及びその製造方法
US9576907B2 (en) Wiring structure and method of manufacturing the same
CN102893381A (zh) 具自对准接触和栅极的石墨烯/纳米结构fet
JP6186933B2 (ja) 接合シート及びその製造方法、並びに放熱機構及びその製造方法
US20120168723A1 (en) Electronic devices including graphene and methods of forming the same
WO2004105140A1 (ja) 電界効果トランジスタ及びその製造方法
US8394664B2 (en) Electrical device fabrication from nanotube formations
TWI552191B (zh) Connection structure and manufacturing method thereof, semiconductor device
JP6330415B2 (ja) 半導体装置の製造方法
JP2014157923A (ja) 半導体装置
JP5671896B2 (ja) 半導体装置及びその製造方法
JP5870758B2 (ja) 電子デバイス及びその製造方法
JP6225596B2 (ja) 配線構造の製造方法及び配線構造
TW201135935A (en) Self aligned carbide source/drain FET
WO2014038244A1 (ja) グラフェン構造及びその製造方法
TWI548041B (zh) 半導體裝置及在半導體裝置內製造金屬接觸及生成奈米碳管結構以連接半導體終端與金屬層的方法
JP5637231B2 (ja) 電界効果型トランジスタの製造方法
CN107919400A (zh) 一种InSe晶体管及其制备方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20150223